DE2326580C3

DE2326580C3 - Memory with a dynamic, feedback shift register

Info

Publication number: DE2326580C3
Application number: DE19732326580
Authority: DE
Inventors: Ekkehard 7500 Karlsruhe Scholz
Original assignee: Siemens AG
Current assignee: Siemens AG
Filing date: 1973-05-24
Publication date: 1977-10-27

Description

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Die Erfindung betrifft einen Speicher mit einem dynamischen, rückgekoppelten Speicherschieberegister, in dem die gespeicherten Daten mit einer Taktfrequenz von Stufe zu Stufe geschoben werden und mit einem dynamischen, rückgekoppelten Steuerschieberegister, das mit derselben Schiebetaktfrequenz wie das Speicherschieberegister angesteuert ist, in das eine Markierung eingeschrieben ist, bei deren Auftreten am Ausgang des Steuerschieberegisters ein am Ausgang des Speicherschieberegisters befindliches Datenwort ausgelesen wird. Eine Anordnung dieser Art, die aus der DT-AS 12 63 088 bekannt ist, dient dazu, die in einem Schieberegister gespeicherten Daten entgegen der Schieberichtung auszulesen.The invention relates to a memory with a dynamic, feedback memory shift register, in which the stored data are shifted from stage to stage with a clock frequency and with a dynamic, feedback control shift register that operates with the same shift clock frequency how the memory shift register is controlled in which a marking is written, when it occurs at the output of the control shift register a located at the output of the memory shift register Data word is read out. An arrangement of this type, which is known from DT-AS 12 63 088, is used to read out the data stored in a shift register against the shift direction.

Zur Überwachung von Anlagen werden Registriergeräte, z. B. Schreiber, eingesetzt. Häufig ist es nicht erforderlich, daß diese Registriergeräte den vollständigen Verlauf einer Größe aufzeichnen, sondern es genügt, daß das Registriergerät nur dann in Betrieb ist, wenn eine Störung auftritt. Für derartige Überwachungen werden Vorrichtungen eingesetzt, die Speicher enthalten, welche den Verlauf von zu beobachtenden Meßgrößen speichern und diese formgetreu nach einer Verzögerungszeit an ein Registrier- gerät abgeben. Die Meßgröße wird stets überwacht, und bei Auftreten einer Störung gibt eine Auslösevorrichtung ein Signal ab, welches das Registriergerät startet. Die Verzögerungszeit des Speichers ist so lange gewählt, daß bei Auftreten einer Störung das von der Auslösevorrichtung gesteuerte Registriergerät anlaufen und den Beginn der Störung aufzeichnen kann. Die Meßgröße ist daher von Beginn der Störung an aufgezeichnet, und ihr Verlauf kann analysiert werden. Die Auslösevorrichtung spricht z. B. an, wenn die Amplitude oder die Änderung der Spannung einen vorbestimmten konstanten Wert über- oder unterschreitet. Für den Speicher werden zweckmäßig Schieberegister eingesetzt. Dem Einsatz von dynamischen Schieberegistern, die eine Reihe von Vorteilen, wie hohe Speicherkapazität, geringe Verlustleistung und Wirtschaftlichkeit aufweisen, steht entgegen, daß in derartigen Schieberegistern die Information siets umlaufen muß, wenn sie nicht verloren gehen soll, und zwar mit einer so großen Geschwindigkeit, daß die Datentransferrate größer als die Aufzeichnungsgeschwindigkeit von Registriergeräten ist, zumal bei einem analogen Registriergerät zwischen den Speicher und das Registriergerät ein Digital-Analog-Umsetzer einzuschalten ist, dessen Umsetzzeit verhältnismäßig lang ist. Diese Schwierigkeit tritt nicht nur bei Störwertschreibern auf, sondern immer dann, wenn die kleinste Transferrate von dynamischen Schieberegistern für diesen nachgeschaltete Anordnungen zu groß ist.Recording devices, z. B. Schreiber used. Often it is not necessary for these recorders to provide the complete Record the course of a variable, but it is sufficient that the recorder is only in operation is when a fault occurs. For such monitoring devices are used that Contain memories, which store the course of the measured variables to be observed and, true to form, after a delay time to a registration hand in device. The measured variable is always monitored, and if a fault occurs there is a triggering device a signal that starts the recorder. The memory delay time is like this long chosen that when a malfunction occurs, the recorder controlled by the triggering device can start up and record the start of the fault. The measurand is therefore from the beginning of the Fault is recorded and its course can be analyzed. The trigger speaks z. B. on when the amplitude or the change in voltage has a predetermined constant value exceeds or falls below. Shift registers are expediently used for the memory. The use of dynamic shift registers, which have a number of advantages, such as high storage capacity, low Have power loss and economy, is contrary to the fact that in such shift registers the Information must circulate, if it is not to be lost, and at such a great speed that that the data transfer rate is greater than the recording speed of recording devices is, especially in the case of an analog recorder between the memory and the recorder Digital-to-analog converter is to be switched on, the conversion time of which is relatively long. This difficulty occurs not only with fault recorders, but always when the lowest transfer rate of dynamic shift registers for these downstream arrangements is too large.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Datenspeicher mit dynamischen Schieberegistern zu schaffen, der Daten mit kleinerer Geschwindigkeit ausgibt, als die Transferrate des Schieberegisters ist.The present invention is based on the object of a data memory with dynamic To create shift registers that output data at a lower speed than the transfer rate of the Shift register is.

Erfindungsgemäß wird diese Aufgabe dadurch gelöst, daß zum Auslesen der Daten mit einer anderen Frequenz als die Schiebetaktfrequenz in den Rückkopplungsweg des Steuerschieberegisters eine Verzögerungsschaitung einschaltbar ist.According to the invention, this object is achieved in that to read out the data with another Frequency as the shift clock frequency in the feedback path of the control shift register a delay circuit can be switched on.

Durch die Steuerung der Datenausgabe mit Hilfe der im Steuerschieberegister enthaltenen Markierung werden die Daten stroboskopisch ausgelesen, d. h., es finden immer ein oder mehrere Datenumläufe in den Speicherschieberegistern statt, bis das nächste Datenwort ausgelesen wird. Mit der eingangs beschriebenen bekannten Anordnung werden zwar die im Schieberegister enthaltenen Daten auch mit einer niedrigeren Frequenz als der Schiebetaktfrequenz ausgelesen, dort ist dies aber ein unerwünschter Nebeneffekt, da dadurch die Datenrate herabgesetzt wird. Mit der neuen Anordnung wird dieser unerwünschte Nebeneffekt bewußt und planmäßig ausgenützt. Die in den Rückkopplungsweg eingeschaltete Verzögerungsstufe sorgt dafür, daß die Markierung einem anderen Datenwort zugeordnet wird. Verzögert die Verzögerungsstufe um einen Schiebetaktimpuls, so wird bei jedem Umlauf ein Datenwort ausgelesen, und zwar immer dasjenige, das im Schieberegister auf das zuvor ausgelesene folgt. Verzögert die Verzögerungsstufe die Markierung um N + 1 Schiebetaktimpulse, so läuft die Information im Speicherschieberegister zweimal um, bis das nächste Datum ausgelesen wird, wenn die Stufenzahl des Schieberegisters N ist. Allgemein wird bei einer Verzögerung von m ■ N + 1 Schiebetaktimpulsen nach N +1 Umläufen ausgelesen. Im einfachsten Fall kann die Verzögerungsstufe eine zusätzliche Stufe des Steuerschieberegisters sein. Sollen die Daten in dem Speicherschieberegister zwischen zwei Datenausgaben mehrmals umlaufen, so setzt man die Verzögerungs-By controlling the data output with the help of the marking contained in the control shift register, the data are read out stroboscopically, ie one or more data cycles always take place in the memory shift registers until the next data word is read out. With the known arrangement described at the beginning, the data contained in the shift register are also read out at a frequency lower than the shift clock frequency, but there this is an undesirable side effect, since it reduces the data rate. With the new arrangement, this undesirable side effect is deliberately and systematically exploited. The delay stage switched on in the feedback path ensures that the marking is assigned to another data word. If the delay stage is delayed by a shift clock pulse, a data word is read out with each cycle, always the one that follows the one previously read out in the shift register. If the delay stage delays the marking by N + 1 shift clock pulses, the information in the memory shift register circulates twice until the next data item is read out if the number of stages in the shift register is N. In general, with a delay of m · N + 1 shift clock pulses, read out after N +1 revolutions. In the simplest case, the delay stage can be an additional stage of the control shift register. If the data in the memory shift register is to circulate several times between two data outputs, then the delay

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stufe zweckmäßig aus einer Frequenzuntcrsetzerscbal- ten ist. In diesem Zustand gibt sie das rechte UND-tung und einer dieser nachgeschalteten, die Markie- Gatter der Torschaltung Tl fü·· die vom Ausgang rung um einen Taktimpuls verzögernden Verzöge- des Registers SR 2 kommende Markierung frei, so lungsschaltung zusammen. daß diese wieder auf den Eingang des Registers SR 2 stage is expediently from a frequency divider. In this state, they are the right and Maintenance and a downstream thereof, the marking gate of the gate circuit Tl fo the ·· tion from the output delayed by one clock pulse delay of register SR 2 coming marking dates, so averaging circuit together. that this again on the input of the register SR 2

Anhand der Zeichnung, in der ein Ausführungsbei- 5 gelangt.On the basis of the drawing, in which an exemplary embodiment arrives.

spiel dargestellt ist, werden im folgenden die Erfin- Das Abschalten des am Eingang A stehenden Si-game is shown, the following are the inventions The switching off of the Si at input A

dung sowie weitere Vorteile und Ergänzungen näher gnals kann mit Hilfe der im Register SR2 umlaufenbeschrieben und erläutert. den Markierung gesteuert werden, indem das Signal Mit 5Rl ist ein Speicher bezeichnet, der aus meh- zum Einschreiben eines Datenblockes auf eine nicht reren parallelgeschalteten dynamischen Schieberegi- io daigestellte bistabile Kippstufe gegeben wird, die stern besteht. Die in diesem Speicher enthaltene das »1 «-Signal auf den Eingang A gibt und die beim Information wird im Takt der Ausgangsimpulse eines Erscheinen der Markierung am Ausgang des Re-Taktgenerators TG durch die einzelnen Schieberegi- gisters SR 2 von dieser zurückgesetzt wirdsterstufen geschoben. Dynamische MOS-Schiebe- Die am Speicher SR1 enthaltenen Daten werden register benötigen zwei Taktspannungen mit einer 15 also wie gewünscht stets mit einer Mindestfrequenz Mindestfrequenz; sie werden auf Leitungen <l-\ und verschoben, so daß die Daten gespeichert bleiben. Φ2 dem Speicher SRI zugeführt. Ferner gelangen An den Eingängen A, B, C liegt dabei »O«-Signal. die Taktspannungen auf ein Steuerschieberegister Die in den Speicher SRI eingeschriebenen Daten SR 2, dessen Stufenzahl gleich der der schieberegister und die Markierung im Register SR 2 laufen synchron des Speichers SR 1 ist. 20 um, wobei die Markierung stets das als erstes in den Die Anordnung kann auf verschiedene Arten be- Speicher SR1 eingeschriebene Wort kennzeichnet, trieben werden. Die verschiedenen Betriebsarten wer- Dabei erscheinen die Daten nacheinander am Ausden durch Zuführen von Signalen über die Ein- gang des Schieberegisters SR1 mit der Frequenz des gänge A, B und C eingeschaltet. Es wird zunächst Taktgenerators TG. Die umlaufenden Daten sollen der Fall betrachtet, daß eine Reihe von Daten in den as nun ausgelesen werden, aber mit einer niedrigeren Speicher SRI eingeschrieben werden soll. Die zu Frequenz. Die Frequenz des Taktgenerators TG darf speichernden Daten werden über eine Leitung INF aber nicht erniedrigt werden, da sonst wegen der auf eine Torschaltung Tl gegeben. Da die Daten im technologischen Eigenschaften der Schieberegister allgemeinen aus einem mehrstelligen Wort bestehen, die Daten in diesen verloren gehen. Zum Auslesen ist die Leitung INF eine Mehrfachleitung, deren 30 der Daten mit einer geringeren Transferrate wird auf Adernzahl gleich der Zahl der im Speicher SR1 den Eingangs »1 «-Signal gegeben. Die beiden parallelgeschalteten Schieberegister ist. In gleicher anderen Eingänge A und C bleiben auf »O«-Signal. Weise besteht die Torschaltung Tl aus mehreren Damit wird die Torschaltung T5 freigegeben. Ferner parallelgeschalteten Torschaltungen. Durch Schräg- wird das NAND-Gatter N1 vorbereitet. Es sei zustriche über die Leitungen ist angedeutet, daß es sich 35 nächst angenommen, daß das Untersetzungsverhältbei diesen Leitungen um Mehrfachleitungen handelt. nis eines Frequenzuntersetzers US, dem die Mar-Nach Anlegen von »1 «-Signal an den Eingang A und kierung von Register SR 2 zugeführt wird, 1:1 ist. »O«-Signal an den Eingängen B und C werden die An den Untersetzer US ist ein Decoder DC ange-Daten nacheinander in den Speicher SRI eingetra- schlossen, der das NAND-Gatter N1 steuert. Der gen. Mit dem Einschreiben des ersten Datenwortes 40 Decoder ist so angeschlossen, daß er im Falle, daß wird gleichzeitig über eine Leitung M eine Markie- das Untersetzungsverhältnis 1: 1 ist, stets »1 «-Signal rung in das Steuerregister SR2 eingeschrieben. Da abgibt, so daß das Tor T4 gesperrt ist. Die Mardas Steuerregister die gleichen Schiebetaktimpulse kierung läuft daher vom Register SR 2 durch den erhält wie der Speicher SRI, kennzeichnet die Mar- Untersetzer US zur Torschaltung T5 und von dort kierung von nun an den Standort des ersten Daten- 45 einerseits auf eine Verzögerungsstufe VZ und wortes im Speicher SRI. Spätestens in dem Augen- andererseits auf die monostabile KippstufeMF2, blick, in dem der Speicher SR1 gefüllt ist, wird das deren Schaltzeit größer ist als die Verzögerungszeit Signal am Eingang A zurückgenommen, damit das der Stufe VZ. Tritt daher die Markierung am Auserste in den Speicher SR1 eingeschriebene Wort über gang der Verzögerungsstufe VZ auf, so findet sie die Rückkopplungsleitung, die ebenfalls eine Viel- 50 die linke UND-Schaltung des Tores Tl geöffnet, von fachleitung ist, und die Torschaltung Tl erneut in der sie zum Eingang des Registers SRI durchgeden Speicher SR1 eingeschrieben werden kann und schaltet wird. Die Verzögerungszeit der Stufe VZ ist nicht verlorengeht. gleich der Periodendauer der Taktimpulse des Takt-application as well as further advantages and additions can be described and explained in more detail with the help of the in register SR2. the marking can be controlled by the signal 5Rl denotes a memory which is made up of several bistable flip-flops which are set up to write a data block on a non-rere parallel-connected dynamic shift register and which consists of a star. The "1" signal contained in this memory is sent to input A and the information is shifted in time with the output pulses of an appearance of the marking at the output of the re-clock generator TG through the individual shift register SR 2 from this is shifted. Dynamic MOS shift The data contained in the memory SR 1 will need two clock voltages with a 15 so as desired always with a minimum frequency minimum frequency; they are moved to lines <l- \ and so that the data is retained. Φ2 fed to the memory SRI. In addition, there is an “O” signal at inputs A, B, C. the clock voltages to a control shift register The data SR 2 written into the memory SRI , the number of stages of which is the same as that of the shift register and the marking in the register SR 2 run synchronously with the memory SR 1. 20 µm, the marking always being the first word to be written into the memory SR 1. The different operating modes are thereby switched on one after the other at the output by feeding signals via the input of the shift register SR 1 with the frequency of the gears A, B and C. It is first clock generator TG. The circulating data are to be considered in the event that a series of data are now read out in the AS, but are to be written with a lower memory SRI . The too frequency. The frequency of the clock generator TG may store data but not be lowered via a line INF , otherwise because of the given to a gate circuit T1 . Since the data in the technological properties of the shift register generally consist of a multi-digit word, the data in these are lost. For reading out the line INF is a multiple line whose 30 of the data with a lower transfer rate is given to the number of wires equal to the number of the input "1" signal in the memory SR 1. The two shift registers connected in parallel is. In the same other inputs A and C remain on the "O" signal. The gate circuit T1 consists of several so that the gate circuit T5 is enabled. Furthermore, gate circuits connected in parallel. The NAND gate N 1 is prepared by slanting. It is indicated over the lines that it is next assumed that the reduction ratio in these lines is multiple lines. nis of a frequency scaler US, to which the Mar-Nach application of "1" signal to input A and marking of register SR 2 is fed, is 1: 1. An “O” signal at the inputs B and C is sent to the coaster US . A decoder DC is fed into the memory SRI , which controls the NAND gate N 1. When the first data word 40 is written, the decoder is connected in such a way that, in the event that the reduction ratio is 1: 1 via a line M, it always writes a "1" signal to the control register SR2 . As gives, so that the gate T 4 is locked. The Mardas control register therefore runs the same shift clock pulses from the register SR 2 through the receives as the memory SRI, identifies the Mar sub-US to the gate circuit T5 and from there marking from now on the location of the first data 45 on the one hand to a delay stage VZ and word in memory SRI. At the latest in the moment, on the other hand, look at the monostable multivibrator MF2, in which the memory SR 1 is filled, its switching time is greater than the delay time signal at input A , so that that of stage VZ. Therefore, if the marking occurs on the first word written into the memory SR 1 over the transition of the delay stage VZ , it finds the feedback line, which is also a multiple 50 the left AND circuit of the gate Tl is opened by the specialized line, and the gate circuit Tl again in which it can be written to the input of the register SRI through the memory SR 1 and is switched. The delay time of stage VZ is not lost. equal to the period of the clock pulses of the clock

Gileichzeitig wird über die Rückkopplungsleitung generators TG. At the same time, via the feedback line generator TG.

des Steuerregisters SR 2 die Markierung wieder in 55 Erscheint die Markierung am Ausgang des Redess,en erste Stufe eingeschrieben. In die Rückkopp- gisters SRI, so wird sie vom Untersetzer US auf lungsleitung ist eine Torschaltung T 4 geschaltet, die eine bistabile Kippstufe BK1 durchgeschaltet, die von einem NAND-Gatter N1 gesteuert ist. Beim daraufhin auf einen Eingang einer Torschaltung Einschreiben von Daten in den Speicher SR1 liegt, ein Freigabesignal gibt. Auf einem zweiten Eingang wie erwähnt, am Eingang B »O«-Signal, so daß der 60 dieser Torschaltung wurde schon durch Anlegen des Ausgang des NAND-Gatters N1 stets »1 «-Signal »1 «-Signals an den Eingang B ein Freigabesignal führt und die Torschaltung TA freigegeben ist. In gegeben.of the control register SR 2, the marking appears again in 55. If the marking appears at the output of the Redess, en first level is written. A gate circuit T 4 is connected into the feedback register SRI, so it is connected to the processing line by the reducer US , which connects through a bistable multivibrator BK 1, which is controlled by a NAND gate N 1. When data is then written into the memory SR 1 at an input of a gate circuit, there is an enable signal. On a second input, as mentioned, at input B "O" signal, so that the 60 of this gate circuit was always "1" signal "1" signal at input B by applying the output of NAND gate N 1 Release signal leads and the gate circuit TA is released. Given in.

den Rückkopplungsweg des Registers SR 2 ist ferner An die Ausgangsleitung Φ1 des Taktgenera-the feedback path of the register SR 2 is also to the output line Φ1 of the clock generator

eine Torschaltung T 2 eingeschaltet, die von einer tors TG ist eine monostabile Kippstufe MFl angemonostabilen Kippstufe Mt'2 angesteuert ist. Deren S5 schlossen, die von den positiven Flanken des Aus-Eingang liegt am Ausgang einer Torschaltung TS, die gangssignals des Taktgenerator!; TG angeregt wird, im Falle des Einschre bens von Daten gesperrt ist, Wurde die bistabile Kippstufe BKl von einem Ausso daß sie stets in ihre η stabilen Zustand festgehal- gangsimpuls des Frequenzuntersetzers US umge-a gate turned on T 2, which is of a gate TG a monostable multivibrator MFl is monostable multivibrator Mt'2 is driven. Their S5 closed, the positive edge of the off input is at the output of a gate circuit TS, the output signal of the clock generator !; TG is excited, is blocked in the event of data being written in. If the bistable flip-flop BKl was activated by an Ausso that it was always in its η stable state, the fixed pulse of the frequency scaler US was

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schaltet und liegt »1 «-Signal am Eingang B, so ist mit geöffnet ist, gelangt somit die Markierung nicht nur wswitches and if there is a "1" signal at input B, it is open with, so the marking is not just w

dem nächsten Ausgangsimpuls der monostabilen in den Untersetzer US, sondern sie wird gleichzeitig eithe next output pulse of the monostable in the coaster US, but it becomes ei at the same time

Kippstufe MFl die UND-Bedingung an der Tor- wieder in das Register SR 2 eingeschrieben. Nach aiFlip-flop MFl the AND condition at the gate is written back into the register SR 2. According to ai

schaltung T3 erfüllt, und diese gibt einen Taktimpuls dem nächsten Umlauf des ersten Datenwortes' und Ulcircuit T 3 met, and this gives a clock pulse to the next cycle of the first data word 'and Ul

an bistabile Kippstufen BK 2, deren Vorbereitungs- 5 der Markierung erhält der Untersetzer den zweiten ülto bistable flip-flops BK 2, whose preparation 5 of the marking, the coaster receives the second ül

eingängen das vom Schieberegister SR1 jeweils aus- Impuls. Die Markierung läuft auf diese Weise so oft eiinputs the pulse from the shift register SR1. The marking runs in this way so often

gegebene Datenwort zugeführt wird. Der Übersicht- im Register SR 2 um, wie das Untersetzungsverhält- Vgiven data word is supplied. The overview- in the register SR 2 to how the reduction ratio- V

lichkeit halber ist nur eine bistabile Kippstufe BK 2 nis gewählt ist. Ist diese Zahl erreicht, gibt der Unter- wFor the sake of convenience, only one bistable multivibrator BK 2 is selected. If this number is reached, the instructor gives

gezeichnet. Tatsächlich ist für jedes Schieberegister setzer einen Ausgangsimpuls an die Torschaltung T 5 wdrawn. In fact, an output pulse is sent to the gate circuit T 5 w for each shift register setter

des Speichers SR1 eine bistabile Kippstufe vorge- io ab. Der Decoder DC ist so ausgebildet und derart an siof the memory SR1 precedes a bistable multivibrator. The decoder DC is designed and connected to si

sehen, so daß jede Stelle der Datenworte in eine den Untersetzer US angeschlossen, daß er dann csee, so that each digit of the data words is connected to the coaster US , that it then c

Kippstufe übernommen wird. Es wird jeweils das »1 «-Signal abgibt, wenn die Anzahl der im Unter- aTilt stage is accepted. The »1« signal is emitted whenever the number of the a

Datenwort BK2 übernommen, das durch die im setzer aufsummierten Impulse um Eins kleiner ist als fData word BK2 accepted, which is one less than f due to the impulses added up in the setter

Schiebregister SR 2 enthaltene Markierung gekenn- das Untersetzungsverhältnis. Im Ausführungsbeispiel πMarking contained in shift register SR 2 identifies the reduction ratio. In the embodiment π

zeichnet ist. Mit der Rückflanke des auf die Leitung 15 wird also nach dem dritten Impuls das NAND-Gat- sis drawn. With the trailing edge of the on line 15, the NAND gate is activated after the third pulse

Φ1 gegebenen Taktimpulses wird die bistabile Kipp- ter Nl an beiden Eingängen mit »1 «-Signal ange- cΦ1 given clock pulse, the bistable flip-flop Nl is activated at both inputs with a “1” signal c

stufe BK1 zurückgesetzt. steuert, so daß die Torschaltung T 4 gesperrt ist und \level BK 1 reset. controls so that the gate circuit T 4 is blocked and \

Gleichzeitig mit der Ansteuerung der bistabilen die Markierung, wenn sie zum vierten Mal am Aus-Kippstufe BKl wird die Markierung von dem Unter- gang des Registers SR 2 erscheint, nicht unmittelbar setzer US über das Tor Γ 5 in eine Verzögerungs- 20 dem Tor Γ 2 zugeführt wird, sondern über den Unterschaltung VZ eingeschrieben, von der sie nach einer setzer US, das Tor TS und die Verzögerungsschal-Taktperiode über die Torschaltung Γ 2 an den Ein- tung VZ. Sie wird also, um eine Taktimpulsperiode gang des Steuerregisters SR 2 gegeben wird, da gleich- verzögert, wieder in das Register SR 2 eingeschrieben, zeitig die diese steuernde monostabile Kippstufe an- gleichzeitig mit dem Einschreiben des zweiten Datengeregt ist. Die Verzögerungsschaltung VZ und die 25 Wortes in den Speicher SR1. Die Markierung und Kippstufe MF 2 können in der Weise zu einer Ein- die Datenworte müssen jeweils insgesamt viermal heit zusammengefaßt sein, daß die Verzögerungsstufe umlaufen, bis das nächste Datenwort ausgegeben aus einem von den Taktimpuisen geschalteten wird. Zwischen der Ausgabe zweier Datenwörter lie-Schieberegister besteht, an dessen Stufen eine ODER- gen somit 4 · (N + 1) Taktimpulsperioden. Gege-Schaltung angeschlossen ist, die das linke UND-Gat- 30 benenfalls stört an diesem Ausgabeverfahren, daß ter des Tores Γ 2 unmittelbar und das rechte über nach dem Anlegen eines Lesesignals an den Eineine Negationsstufe ansteuert. gang B die Markierung bis zu viermal umlaufen muß,Simultaneously with the activation of the bistable the marking, when it appears for the fourth time on the off flip-flop BKl, the marking of the fall of the register SR 2 does not immediately set US through the gate Γ 5 in a delay 20 the gate Γ 2 is supplied, but is written in via the subcircuit VZ , from which, after a setter US, the gate TS and the delay switching clock period via the gate circuit Γ 2 to the input VZ. It is thus given by one clock pulse period output of the control register SR 2 , since it is written back into the register SR 2 with a delay, at the same time the monostable multivibrator controlling this is activated at the same time as the writing of the second data. The delay circuit VZ and the 25 words in the memory SR 1. The marking and flip-flop MF 2 can be combined into a single unit, the data words must each be combined a total of four times so that the delay stage circulates until the next data word is output from one of the clock pulses is switched. Between the output of two data words there is a lie shift register, at whose stages an OR gene thus 4 · (N + 1) clock pulse periods. Gege circuit is connected, which also interferes with the left AND gate 30 in this output process that the gate Γ 2 drives immediately and the right one drives a negation stage after a read signal has been applied to the one. gang B must go around the marking up to four times,

Durch die Verzögerung der Markierung um einen bis das erste Datenwort ausgegeben wird. Diesen Taktimpuls in der Verzögerungsschaltung VZ wird Nachteil kann man dadurch vermeiden, daß bis zur die Markierung nicht mehr gleichzeitig mit dem er- 35 Ausgabe des ersten Datenwortes der Untersetzer umsten Datenwort eingeschrieben, sondern mit dem gangen und erst dann eingeschaltet wird,
zweiten. Von nun an kennzeichnet die Markierung Häufig sollen die Daten auch mit einer niedrigeren also das zweite Datenwort. Erscheint dieses am Aus- Frequenz als die Taktgeberfrequenz in den Speicher gang des Speichers SR1 und damit an der Kipp- SRI eingeschrieben werden. Dies ist z.B. der Fall, stufe BK 2, so tritt gleichzeitig an deren Takteingang 40 wenn der von einem Meßwert gelieferte Wert perioein aus der vom Register SR 2 abgegebenen Markie- disch, z. B. alle 5 see, abgefragt, verschlüsselt und gerung abgeleiteter Impuls auf und das zweite Daten- speichert werden soll. Hierzu wird auf die Einwort wird zum Ausgang AS durchgeschaltet. Hat der gänge A, B und C »(!«-Signal gegeben und von einem Speicher SRI N Stufen, so wird also das zweite Da- Zeitgeber über einen Eingang α eine bistabile Kipptenwort nicht einen Taktimpuls nach dem ersten aus- 45 stufe BK 3 gesetzt. Diese gibt eine Torschaltung T 6 gelesen, sondern N+l Taktimpulse später. Nach frei, über welche die Ausgangsimpulse der Vcrihrer Ausgabe wird die Markierung wieder um einen zögerungsstufe VZ auf die Torschaltung Tl gelangen. Taktimpuls in der Verzögerungsstufe VZ verzögert in Ferner wird nach Setzen der Kippstufe BK 3 die zwidas Steuerregister SR 2 eingeschrieben, so daß sie sehen dem Untersetzer US und der Vcrzögcrungsnunmehr das dritte Datenwort kennzeichnet. Dieser 50 stufe VZ liegende Torschaltung T5 sowie die Tor-Vorgang kann beliebig oft wiederholt werden, schaltung Γ4 gesperrt und ein Tor Γ7 freigegeben.By delaying the marking by one until the first data word is output. This clock pulse in the delay circuit VZ becomes a disadvantage can be avoided by the fact that up to the marking is no longer written at the same time as the data word that has been changed over to the first data word, but is instead switched on and only then switched on.
second. From now on, the marking often identifies the data with a lower data word, i.e. the second data word. If this appears at the frequency as the clock generator frequency is written into the memory output of the memory SR1 and thus to the Kipp SRI. This is the case, for example, stage BK 2, then occurs at the same time at its clock input 40 when the value supplied by a measured value is periodically taken from the mark output from the register SR 2 , e.g. B. every 5 seconds, interrogated, encrypted and fermentation derived impulse and the second data should be saved. For this purpose, the single word is switched through to the AS output. If the courses A, B and C have given a "(!" Signal and have N stages from a memory SRI, the second Da timer becomes a bistable toggle word via an input α, not a clock pulse after the first stage BK 3 This reads a gate circuit T 6 , but N + 1 clock pulses later. After which the output pulses of the Vcrihrer output are released, the marking will again reach the gate circuit Tl by a delay stage VZ . Clock pulse in the delay stage VZ is delayed in further the zwidas control register SR 2 is written by setting the flip-flop BK 3 so that they see the coasters US and Vcrzögcrungsnunmehr This 50 level VZ identifies the third data word. underlying gate T 5 and the gate operation can be repeated as often as circuit Γ4 locked and a gate Γ7 released.

Ist eine Datenausgabe mit einer Frequenz, die um Dies hat zur Folge, daß, wenn die Markierung beimIs a data output with a frequency which has the consequence that, if the marking at

den Faktor —2 kleiner ist als die Takteeberfre- ^{nächsten Mal am} Ausgang des Registers SR 2 auftritt,the factor —2 is smaller than the clock overload occurs the ^{next time at the} output of the register SR 2 ,

den raictor —__ Kleiner ist als die laKtgeocrtre _{sie übep dje} Verzögerungsstufe VZ zum Eingang des quenz, noch zu groß, so kann der Untersetzer US auf 55 Registers SR 2 geführt wird. Gleichzeitig wird die ein größeres Untersetzungsverhältnis m : 1, z. B. 4 :1, Torschaltung T1 freigegeben, so daß das auf den eingesetzt werden. Der Speicher SR 1 sei wieder gc- Leitungen /NF anstehende Datenwort in den Spciladen und die im Register SR 2 umlaufende Mar- eher SR1 eingeschrieben wird. Mit dem Ausgangskierung kennzeichnet das erste Datenwort. Auf den impuls der Verzögerungsstufe VZ wird ferner die Eingangß ist wieder »1«-Signal gegeben. Erscheint 60 Kippstufe BK 2 zurückgesetzt, so daß nunmehr die das erste Datenwort am Ausgang des Speichers SR 1 Markierung synchron mit den im Speicher SR 1 cnt- und damit die Markierung am Ausgang des Rc- haltencn Daten umläuft. Sie kennzeichnet also das gistcrs SR 2, so wird der erste Impuls in die Unter- zuletzt eingeschriebene Wort. Soll wieder ein 1 cues sctzerschaltung gegeben. Der Decoder DC liefert Wort eingeschrieben werden, was durch ein Signal »O«-Signai und das NAND-Gatter N1 »1 «-Signal, so 65 auf den Eingang α gemeldet wird, so wird die Markicdaß das Tor TA für die Markierung geöffnet ist. Da rung in der VcrzögcrungsschalUmg VZ wieder vcrdie monostabile Kippstufe MF2 nicht angeregt ist zögert und das nächste Datenwort eingeschrieben, und daher die rechte UND-Schaltung des Tores Γ2 Derartige Einschrcibvorgiingc können beliebig oftden raictor —__ is smaller than the laKtgeocrtre _{you via the} delay stage VZ to the input of the quenz, is still too large, so the coaster US can be led to 55 registers SR 2. At the same time a larger reduction ratio m : 1, z. B. 4: 1, gate circuit T1 enabled, so that it can be used on the. The memory SR 1 is again gc lines / NF data word pending in the space load and the tag SR 1 circulating in the register SR 2 is written. The first data word is identified by the output marking. In response to the impulse of the delay stage VZ , the input is again a "1" signal. If 60 flip-flop BK 2 is reset, the first data word at the output of the memory SR 1 marker now circulates synchronously with the data in the memory SR 1 and thus the marker at the output of the Rc- holdcn data. It thus marks the gistcrs SR 2, so the first pulse in the lower word is the last written. Should a 1 cues switch be given again. The decoder DC provides word is written, which is reported by a signal α "O" -Signai and NAND gate N 1 "1" signal as 65 to the input, the Markicdaß goal TA is opened for marking is. Since the delay circuit VZ is not activated again by the monostable multivibrator MF2, the next data word is written in, and therefore the right AND circuit of gate Γ2

wiederholt werden, wobei die zeitlich nacheinander müssen. Selbstverständlich darf die Transferrate der eingeschriebenen Datenwörter im Speicher SR 1 in einzugebenden Daten nicht größer als die der ausgeaufeinanderfolgenden Stufen stehen. Das jeweils gebenen Daten sein. Eine solche Betriebsart, bei der älteste Datenwort wird von dem zuletzt eingegebenen gleichzeitig Daten eingeschrieben und ausgelesen werüberschrieben. Eine solche Betriebsart kann z.B. 5 den, wird durch Zuführen von »1«-Signalen auf die erforderlich sein, wenn die gezeigte Anordnung in Eingänge B und C eingeschaltet. Dadurch ist sowohl Verbindung mit einem Störwertschreiber eingesetzt der Zustand, wie er bei deir Betriebsart »Lesen« bewerden soll. In diesem Falle werden periodisch Meß- steht, eingeschaltet und zusätzlich eine Torschaltung werte ermittelt und in den Speicher SÄ 1 in der be- T 8 für die Ausgangsimpulse der bistabilen Kippstufe schriebenen Weise eingeschrieben. Diese Werte wer- xo BK !freigegeben. Damit wird jedesmal dann, wenn ein den gleichzeitig überwacht. Erst wenn eine Störung Datenwort ausgelesen wird, ein neues über die Leitunauftritt, wird ein an den Ausgang AS angeschlossenes gen INF und die Torschaltung Π in den Speicher Registriergerät eingeschaltet und die gezeigte Anord- SR 1 eingeschrieben. Es läuft also ein Lesevorgang in nung auf »Lesen« geschaltet. Während der Anlaufzeit der oben beschriebenen Weise ab. Zusätzlich wird mit sind die gestörten Werte im Speicher SR1 gespei- 15 der Torschaltung Tl der Rückkopplungsweg für das chert. Im Normalfalle werden die gespeicherten gerade ausgelesene Datenwort gesperrt und der Ein-Werte nach einer Zeit, die gleich der Anlaufzeit des gang des Speichers SR1 für die anstehende Informa-Registriergeräles ist, uninteressant und können daher tion freigegeben. Dies bedeutet, daß das gerade ausmit den neuesten Werten überschrieben werden. gelesene Datenwort durch das neue ersetzt wird. Nach Tritt eine Störung auf, so werden, wie oben er- 20 N Auslesevorgängen wird dann dieses Datenwort auswähnt, die im Speicher SR1 enthaltenen Daten über gegeben, d. h. es befindet sich während einer Dauer den Ausgang AS an ein Registriergerät weiterge- von m ■ N + 1 Taktimpulsen im Speicher. Diese Zeit geben. Während der Ausgabe dieser Daten treffen muß mindestens so groß wie die Anlaufzeit des Reneue Daten ein, die ebenfalls gespeichert werden gistriergerätes sein.be repeated, whereby the time must be consecutive. Of course, the transfer rate of the data words written in the memory SR 1 in data to be entered must not be greater than that of the successive stages. Be the given data. Such an operating mode, in which the oldest data word is written in and read out at the same time as the data entered last, is overwritten. Such an operating mode can, for example, be 5 den, by supplying "1" signals to the required when the arrangement shown in inputs B and C is switched on. This means that the connection to a fault recorder is used as it should be in the »Read« operating mode. In this case, measurement stands are periodically switched on and, in addition, a gate circuit values are determined and written into memory SÄ 1 in the manner described for the output pulses of the bistable multivibrator. These values are released xo BK ! This means that every time one is monitored at the same time. Only when a fault data word is read out, a new one via the Leitunauftritt, a gene INF connected to the output AS and the gate circuit Π are switched on in the memory recorder and the shown arrangement SR 1 is written. So a reading process is running while switched to "Read". During the start-up time the manner described above. In addition, the disturbed values are stored in the memory SR 1 of the gate circuit T1, the feedback path for the chert. In the normal case, the stored data word that has just been read out is blocked and the on-values become uninteresting after a time which is equal to the start-up time of the output of the memory SR 1 for the pending information registration devices and can therefore be enabled. This means that this will just be overwritten with the newest values. read data word is replaced by the new one. According If a fault occurs, the data contained in the register SR 1 are as ER- above 20 N read-outs is then auswähnt this data word, given above, ie there is a period of the output AS of a recorder weiterge- of m ■ N + 1 clock pulses in memory. Give this time. While this data is being output, it must be at least as long as the start-up time of the new data, which is also stored in the registration device.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

j- s claims:

1. Memory with a dynamic, feedback memory shift register, in which the stored data are shifted from stage to stage with a clock frequency and with. a dynamic, feedback control shift register, which is controlled with the same shift clock frequency as the memory shift register in which a marking is written, when it occurs at the output of the control shift register a data word located at the output of the memory shift register is read out, characterized in that for reading out the data with a frequency other than the shift clock frequency in the feedback path of the control shift register (SRI) a delay circuit (VZ, US) can be switched on.

2. Memory according to claim 1, characterized in that the delay circuit (VZ, US ) connected in the feedback path of the control shift register (SR 2) delays the marking w · N + 1 shift clock pulses, where m is zero or a natural integer and N is the number of stages of the shift register (SR 1).

3. Memory according to claim 1 or 2, characterized in that the delay circuit is an additional stage of the control shift register (SR 2).

4. Memory according to one of claims 1 to 3, characterized in that the delay circuit consists of a frequency divider circuit (US) and a delay stage (VZ) which is connected downstream of this and which delays the marking by a clock pulse.