DE2248855A1

DE2248855A1 - MAGNETIC CORE MEMORY

Info

Publication number: DE2248855A1
Application number: DE19722248855
Authority: DE
Inventors: Syed M S Alvi; Victor L Sell
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1971-10-05
Filing date: 1972-10-05
Publication date: 1973-04-19
Also published as: DE2248855B2; GB1357864A; CA996256A; FR2156054A1; BE789703A; FR2156054B1; DE2248855C3

Description

Patentanwälte Dipl.-Ing. R "We ic κ ai an n,Patent attorneys Dipl.-Ing. R "We ic κ ai an n,

Dipl.-Ing. H.Weickmann, Dipl.-Phys. Dr.K. Fincke Dipl.-Ing. F. A.Weickmann, Dipl.-Chem. B. Huber Dipl.-Ing. H.Weickmann, Dipl.-Phys. Dr.K. Fincke Dipl.-Ing. FAWeickmann, Dipl.-Chem. B. Huber

XBIXBI

8 MÜNCHEN 86, DEN8 MUNICH 86, DEN

Ampex Corporation postfach 860820 Ampex Corporation P.O. Box 860820

401 Broadway ' möhlstrasse 22, rufnummer 483921/22* 401 Broadway 'Möhlstrasse 22, phone number 483921/22 *

(983921/22)(983921/22)

Redwood City
California 94063
V.St.A.Redwood City
California 94063
V.St.A.

MagnetkernspeicherMagnetic core memory

Magnetkernspeicherelemente, insbesondere Ringkernspeicherelemente, die zwischen zwei stabilen Magnetisierungszuständen umschaltbar sind, werden weitläufig zur Herstellung elektronischer Speicheranordnungen angewendet. Bei einer typischen Anordnung, die auch als Dreidraht-3D-Speicher bekannt ist, sind die Kerne in mehreren Matrizen angeordnet, die jeweils in Zeilen und Spalten aufgeteilt sind. Treiberdrähte sind induktiv an die Speicherkerne angekoppelt und durch eine Zeile einer jeden Matrix geführt. Ferner sind Treiberdrähte durch die Kerne 'einer Spalte einer jeden Matrix geführt, so daß bei Speisung eines längs verlaufenden Treiberdrahtes und eines quer verlaufenden Treiberdrahtes mit jeweils dem halben Ansteuerstromwert ein einziger Speicherkern einer jeden Matrix ausgewählt wird und seine volle Ansteuerleistung erhält. Bei einer 3D-Anordnung sind die längs und die quer verlaufenden Treiberdrähte einer jeden Matrix der Speicheranordnung in Reihe geschaltet, so daß in jeder Matrix ein Speicherkern die volle Ansteuerleistung erhält und auf diese Weise die verschiedenenMagnetic core storage elements, in particular toroidal core storage elements, which can be switched between two stable magnetization states are widely used in the manufacture of electronic devices Storage arrangements applied. In a typical arrangement, also known as a three-wire 3D memory, the cores are arranged in several matrices, each divided into rows and columns. Driver wires are inductive coupled to the memory cores and passed through a row of each matrix. There are also driver wires through the cores 'One column of each matrix, so that when a longitudinal driver wire and a transverse running driver wire each with half the drive current value, a single memory core of each matrix is selected and receives its full control power. In a 3-D arrangement, the longitudinal and the transverse driver wires are of each matrix of the memory arrangement connected in series, so that in each matrix a memory core has the full Receives control power and in this way the various

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ORIGINAL WSPECTgDORIGINAL WSPECTgD

Bits eines Wortes ausgewählt werden. Besondere Lese-Inhibit-Drähte sind durch alle Speicherkerne einer Matrix geführt, so daß die verschiedenen Bits eines Wortes parallel gelesen werden können. Während eines Schreibvorganges wird die Umschaltung der Speicherkerne in ausgewählten Matrizen gesperrt, indem ein Strom durch die Lese-Inhibit-Drähte ausgewählter Matrizen in einer solchen Richtung hindurchgeführt wird, daß die ausgewählten Kerne entgegengesetzt zu dem Kern beeinflußt werden, dem die beiden mit dem halben Ansteuerstrom gespeisten Schreibdrähte zugeordnet sind. Durch Verwendung getrennter Lesedrähte und Inhiblt-Drähte und getrennter Treiberdrähte für jede Stromrichtung kann die Anzahl der Drähte innerhalb einer 3D-Anordnung von 3 auf 4, 5 oder 6 erhöht werden.Bits of a word are selected. Special read inhibit wires are routed through all memory cores of a matrix so that the different bits of a word are read in parallel can. During a write process, the switching of the memory cores in selected matrices is blocked by a current through the read inhibit wires of selected matrices in a is passed in such a direction that the selected nuclei are influenced opposite to the nucleus which the two with half the drive current fed writing wires are assigned. By using separate reading wires and inhiblt wires and separate driver wires for each current direction can increase the number of wires within a 3D array of 3 can be increased to 4, 5 or 6.

Eine weitere Speicheranordnung ist der 2D-Speicher, der ähnlich einer großen Einzelmatrix des 3D-Typs aufgebaut ist, ferner der 2 1/2D-Speicher, bei dem die Speicherkerne paarweise in Längsreihen angeordnet sind, wobei die einander entsprechenden Kerne eines Jeden Reihenpaares die quer verlaufenden Treiberdrähte in einem ersten und einem zweiten, dazu entgegengesetzten Sinn ankoppeln. Für jedes ausgewählte Muster von Stromrichtungen addieren sich die rechtwinklig zueinander verlaufenden Ströme in einem Speicherkern eines Paares, während sie sich in dem anderen auslöschen. Auf diese Weise kann jeder ausgewählte Kern selektiv in beiden Richtungen umgeschaltet werden, indem die Richtungen der ansteuernden Halbströme in den rechtwinklig zueinander verlaufenden Treiberdrähten gesteuert werden.Another storage arrangement is the 2D storage, which is similar is constructed of a large single matrix of the 3D type, furthermore the 2 1 / 2D memory in which the memory cores are arranged in pairs in longitudinal rows are arranged, with the corresponding cores of each pair of rows being the transverse driver wires couple in a first and a second, opposite sense. For each selected pattern of current directions the currents running at right angles to one another add up in one storage core of a pair, while they are added together in the other wipe out. In this way, each selected core can be selectively toggled in both directions by using the Directions of the driving half-currents are controlled in the drive wires running at right angles to one another.

Gemäß bekannter Technik werden bei der Herstellung eines 3D-Stapels aus Matrizen mehrere Matrizen separat angeordnet und verdrahtet. Dies geschieht in Massenherstellung ohne Rücksicht darauf, aus welcher Produktionsmenge die Speicherkerne einer Matrix stammen oder durch welche Person sie angeordnet undAccording to known technology, when producing a 3D stack from matrices several matrices arranged and wired separately. This happens in mass production without consideration on the production volume from which the memory cores of a matrix originate or by which person they arranged and

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verdrahtet werden. Werden mehrere Matrizen zur Bildung eines Stapels einander zugeordnet, so können sie dann Speicherkerne enthalten, die aus unterschiedlichen Produktionsmengen stammen und von verschiedenen Personen zusammengesetzt wurden«. Obwohl diese Unterschiede nicht groß sind, können sie doch den Betriebswirkungsgrad eines Speicherstapels verschlechtern oder auch bis zur Unbrauchbarkeit verringern.be wired. If several matrices are assigned to one another to form a stack, they can then be used as memory cores contained, which come from different production quantities and were put together by different people «. Even though these differences are not great, but they can affect the operating efficiency of a storage stack deteriorate or even reduce it to the point of uselessness.

Ferner muß jede Matrize separat geprüft werden, indem die vielen vorhandenen Treiberdrähte und Lese-Inhibit-Drähte mit einem Prüfgerät verbunden werden. Sie werden dann wieder vom Prüfgerät abgetrennt, und die Treiberdrähte werden mit den anderen Matrizen eines Stapels in Reihe geschaltet. Nachdem der Stapel aufgebaut ist, müssen die Drähte nochmals mit einem Prüfgerät verbunden werden, um den Betrieb aller Matrizen in gemeinsamer Verbindung zu prüfen. Dies ist ein sehr zeitraubender Vorgang, da jede Matrix mehrere hundert Drähte enthalten kann und bis zu 18 oder auch 36 Matrizen in einem Stapel vorhanden sein können. Furthermore, each die must be tested separately by using the many existing driver wires and read inhibit wires with one Test device are connected. They are then disconnected from the tester again, and the driver wires are with the others Matrices of a stack connected in series. After the stack is built, the wires have to be tested again with a test device connected to check the operation of all matrices in common connection. This is a very time consuming process, since each matrix can contain several hundred wires and there can be up to 18 or 36 matrices in a stack.

Das bisher übliche Stapelverfahren, bei dem jede Matrize auf einer besonderen Unterlage angeordnet wird, hat auch zu einer begrenzten Informationsdichte geführt, da ein minimaler Abstand zwischen den Unterlagen beibehalten werden muß. Die Drahtverbindungen zwischen den Speicherebenen erhöhen die Rauschspannungen, den Widerstand und die kapazitive und induktive Kopplung zwischen einander benachbarten Drähten.The previously common stacking method, in which each die is arranged on a special base, also has to be one limited information density, since a minimum distance between the documents must be maintained. The wire connections between the storage levels increase the noise voltages, the resistance and the capacitive and inductive coupling between adjacent wires.

Durch die Erfindung wird es möglich, eine ebene, steckbäre Speicheranordnung für variable Wort- und Bitlängen zu schaffen, bei der die Speicherkerne in geringem Abstand zueinander nach Art eines doppelten Fischgrätenmusters angeordnet sind. Dabei kann eine sogenannte Vierecken-Verdrahtung auf einer Schaltungskarte angewendet werden, die auf beiden Seiten mit Schaltungen The invention makes it possible to create a flat, pluggable memory arrangement for variable word and bit lengths, in which the storage cores are arranged at a small distance from one another in the manner of a double herringbone pattern. Included a so-called square wiring can be applied to a circuit board with circuits on both sides

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bedruckt ist. Die Leiterbahnen sind symmetrisch um eine Achse angeordnet, so daß eine Steckbefestigung der Karte in zueinander entgegengesetzten Orientierungen möglich ist, wenn Kernmatrizen auf beiden Seiten der Karte vorgesehen sind. Dioden-Dekodierschaltungen können auf einer Seite der Karte befestigt sein. Da alle Matrizen einer solchen Speicheranordnung in einer einzigen Ebene auf einer ausgewählten Seite einer Schaltungskarte liegen, können die Speicherkerne der Speicheranordnung aus einer einzigen Produktionsmenge entnommen und laufend durch ein und dieselbe Person verdrahtet werden. Es ergibt sich nicht nur eine Zeitersparnis, sondern durch gleichmäßigen Herstellungsgang ein auch in elektrischer Hinsicht verbesserter Aufbau, so daß ein besseres Signal-Rausch-Verhältnis bei geringeren Aueechußmengen erzielt wird.is printed. The conductor tracks are arranged symmetrically about an axis, so that the card can be plugged into one another opposite orientations is possible if core matrices are provided on both sides of the card. Diode decoding circuits can be attached to one side of the card. Since all matrices of such a memory arrangement are in a single level are on a selected side of a circuit card, the memory cores of the memory arrangement from a taken from a single production volume and continuously wired by one and the same person. There is not just one Saving of time, but also an improved structure in electrical terms due to a uniform production process, so that a a better signal-to-noise ratio is achieved with lower ejection quantities.

Es kann eine sehr vielseitig anwendbare Schaltungekarte vorgesehen sein, auf der die Matrizen befestigt werden. Diese Karte kann symmetrisch zu einer Achse angeordnete Leiterbahnen und gedruckte Schaltungen aufweisen, die auf beiden Selten der Karte unterschiedlich gestaltete Speicher verwirklichen. Die Leiterbahnen können durch Steckverbindungen in zueinander entgegengesetzten unterschiedlichen Orientierungen beschaltet werden, was davon abhängt, auf welcher Seite der Karte die jeweils zu nutzenden Matrizen befestigt sind. Diese symmetrische Anordnung ermöglicht die Anwendung ein und derselben äußeren Beschaltung für alle Wort- und Bitkombinationen. Die Leiterbahnen gestatten eine gleichzeitige Beschaltung aller Matrizen der Speicheranordnung durch einfache Steckverbindungen bei der Prüfung und bei der betrieblichen Nutzung des Speichers. Zusammen mit den Matrizen sind auf der Schaltungskarte Dioden-Dekodierschaltungen angeordnet, so daß der zur Verfügung stehende Raum optimal genutzt wird, ohne die auf der jeweils anderen Seite der Schaltungskarte vorgesehenen Schaltungen zu stören. A very versatile circuit card can be provided on which the matrices are attached. This card can have conductor tracks arranged symmetrically to an axis and printed circuits, which realize differently designed memories on both sides of the card. The conductor tracks can be connected by plug-in connections in different orientations opposite to one another, which depends on the side of the card on which the matrices to be used are attached. This symmetrical arrangement enables one and the same external circuit to be used for all word and bit combinations. The conductor tracks allow a simultaneous connection of all matrices of the memory arrangement through simple plug connections during the test and during the operational use of the memory. Diode decoding circuits are arranged on the circuit card together with the matrices, so that the available space is optimally used without disturbing the circuits provided on the other side of the circuit card.

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Alternativ können ein X-Y-Ansteuerverfahren mit einer Verringerung der Treiberschalter um 50% und eine 3 1/2D-Verdrahtung durchgeführt werden, wodurch die Vielseitigkeit der Speicheranordnung erhöht wird. Wenn lediglich die verschiedenen möglichen Kombinationen einer solchen.einfachen Speicheranordnung ausgenutzt und keine weiteren konstruktiven Änderungen durchgeführt werden, so können die Wortlängen innerhalb einer Speicheranordnung von 1024 auf 8192 erhöht und die Bitzahlen von 1 bis 18 variiert werden. Gleichzeitig können verschiedene Ausführungsformen hinsichtlich Bitzahlen, Wortlängen und Anzahl der Anst euer leitungen verwirklicht werden,, so daß eine hinsieht« lieh Aufwand und Leistung optimale Anpassung an ^ede Betriebssituation möglich ist.Alternatively, an X-Y driving method can be used with a reduction the driver switch by 50% and a 3 1 / 2D wiring can be performed, thereby increasing the versatility of the memory array. If only the various possible Combinations of such a simple memory arrangement are used and no further structural changes are made, the word lengths within a memory arrangement increased from 1024 to 8192 and the number of bits varied from 1 to 18. At the same time, different embodiments in terms of bit numbers, word lengths and number of control lines can be implemented, so that one looks " lent effort and performance optimal adaptation to every operating situation is possible.

Die Erfindung wird im folgenden anhand in den Figuren dargestellter Ausführungsbeispiele beschrieben« Es zeigen:The invention is illustrated below with reference to the figures Embodiments described «They show:

Fig. 1 eine teilweise gebrochene "Draufsicht auf eine Speicher-. anordnung nach der Erfindung,,Fig. 1 is a partially broken plan view of a memory. arrangement according to the invention,

Fig. 2 eine Seitenansicht der in Fig. 1 gezeigten Speicheranordnung, FIG. 2 shows a side view of the storage arrangement shown in FIG. 1,

Fig. 3 ein Verdrahtungs- und Funktionsschema der in Fig. 1 gezeigten Speicheranordnung,3 shows a wiring and functional diagram of the memory arrangement shown in FIG. 1,

Fig. 4 eine Draufsicht auf die Vorderseite einer Schaltungskarte für eine Speicheranordnung der in Fig. 1 gezeigten Art,FIG. 4 shows a plan view of the front side of a circuit card for a memory arrangement of the one shown in FIG Kind,

Fig. 5 eine Draufsicht auf die Rückseite der in Fig. 4 gezeigten Speicherkarte,Fig. 5 is a plan view of the back of the memory card shown in Fig. 4;

Fig. 6 die Ansicht eines Gehäuses für eine Dioden-Dekodierschaltung einer Speicheranordnung der in Fig. 1 gezeigten Art,6 shows a view of a housing for a diode decoding circuit a memory arrangement of the type shown in FIG. 1,

Fig. 7 das Schaltschema einer Dioden-Dekodierschaltung,7 shows the circuit diagram of a diode decoding circuit,

Fig. 8 die Seitenansicht der in Fig. 6 gezeigten Diodenanordnung, 8 shows the side view of the diode arrangement shown in FIG. 6,

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Fig. 9 eine andere Ausführungsform einer Speicheranordnung9 shows another embodiment of a memory arrangement

nach der Erfindung und
Fig.10 eine weitere Ausführungsform einer Speicheranordnung nach der Erfindung.according to the invention and
10 shows a further embodiment of a memory arrangement according to the invention.

In Fig. 1 und 2 ist eine ebene und steckbare Speicheranordnung 10 für variable Speicherwortlänge und Bitanzahl dargestellt, die auf einer Schaltungskarte 12 angeordnet ist. Sie enthält eine Trägerfläche 14 für Speicherkerne und eine Abdeckung 16, die auf der Trägerfläche 14 mittels Bolzen und Muttern 18 und Abstandsstücken 20 befestigt ist. Eine Trägerfläche 14· und eine weitere Abdeckung 16' sind in Fig. 2 gestrichelt dargestellt, um die wahlweise Befestigung der Trägerfläche 14 und der Abdeckung 16 auf beiden Seiten der Schaltungskarte 12 anzudeuten. Die Trägerfläche 14 und die Abdeckung 16 sind etwas kleiner als die Schaltungskarte 12 und auf deren Mitte befestigt. Dadurch steht an ihrem Umfang Platz zur Befestigung integrierter Schaltelemente zur Verfügung, die an den Stellen U1 bis U20 angeordnet sein und beispielsweise Dioden-Dekodierschaltungen enthalten können. Die Diodenanordnungen U3, U4, U13 und U14 sind gestrichelt dargestellt, um andere mögliche Positionen für die Diodenanordnungen U11, U12, U5 und U6 anzudeuten. Steckverbindungen 22 sind an einer Vorderkante der Schaltungekarte 12 vorgesehen, auf jeder Seite befinden sich 65 Kontakte.1 and 2 show a planar and pluggable memory arrangement 10 for variable memory word length and number of bits. which is arranged on a circuit card 12. It contains a support surface 14 for memory cores and a cover 16, which is attached to the support surface 14 by means of bolts and nuts 18 and spacers 20. A support surface 14 and a further cover 16 'are shown in dashed lines in FIG. 2, to indicate the optional attachment of the support surface 14 and the cover 16 on both sides of the circuit board 12. The support surface 14 and the cover 16 are slightly smaller than the circuit board 12 and are attached to the center thereof. As a result, there is space for fastening integrated on its circumference Switching elements available, which are arranged at the points U1 to U20 and, for example, diode decoding circuits may contain. The diode arrangements U3, U4, U13 and U14 are shown in dashed lines to indicate other possible positions for the diode arrangements U11, U12, U5 and U6. Plug connections 22 are provided on a leading edge of the circuit board 12, with 65 contacts on each side.

Wie aus Fig. 3 hervorgeht, sind eine Vielzahl Ferrit-Ringspelcherkerne 30 vorgesehen, die zwischen zwei stabilen Magnetisierungszuständen umschaltbar sind. Sie sind auf der Trägerfläche 14 befestigt, jedoch elektrisch in 18 separate Matrizen 32 aufgeteilt. Jede Matrize ist an einer ihr besonders zugeordneten Position 33 angeordnet, diese Positionen sind alt Ordnungszahlen 0 bis 17 versehen. Die Positionen 33 bilden insgesamt eine Matrix 34, die aus drei Zeilen und sechs Spalten besteht.As can be seen from Fig. 3, there are a plurality of ferrite toroidal cores 30 are provided, which can be switched between two stable magnetization states. You are on the support surface 14 attached, but electrically divided into 18 separate matrices 32. Each die is assigned to a specially assigned one Position 33 arranged, these positions are provided with ordinal numbers 0 to 17. The positions 33 together form a matrix 34, which consists of three rows and six columns.

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Innerhalb einer jeden Matrix 32 sind die Speicherkern« nahe beieinander nach.Art eines doppelten Fischgrätenmusters angeordnet. Diese Anordnung ist in Fig. 3 nmr teilweise dargestellt. Jede Matrix 32 enthält 64 in Längsrichtung aufgeteilte Zeilen XO bis X63 und 64 in Querrichtung aufgeteilte Spalten YO bis Y63, so daß jeweils 4096 Speicherkerne vorhanden sind. Beginnend mit der untersten Kernzeile (Zeile XO) der untersten Matrizenzeile, die aus den Matrizen 0, 5, 6, 11, 12 und 17 gebildet ist, sind die Zeilen nacheinander von XO bis X63 abwechselnd zunehmend und abnehmend numeriert. Die Zeile X63 der Matrize 0 liegt also neben der Zeile X63 der Matrize 1, die Zeile XO in der Matrize 1 liegt neben der Zeile XO der Matrize 2„ Ähnlich sind die Spalten nacheinander von YO bis Y63 abwechselnd zunehmend und abfallend numeriert, beginnend mit der äußersten rechten Kante der Matrix 34. Die Zeilen- und Spaltenzahlen für jede Matrize 32 sind durch die Treiberdrähte XO, X63„ YO und Y63 in Fig. 3 angedeutet.Within each matrix 32 the memory cores are close arranged in a double herringbone pattern. This arrangement is partially shown in Fig. 3 nmr. Each matrix 32 contains 64 longitudinally divided rows XO to X63 and 64 columns YO to Y63 divided in the transverse direction, so that 4096 memory cores are present in each case. Starting with the lowest core line (line XO) of the lowest matrix line, which is formed from the matrices 0, 5, 6, 11, 12 and 17, the lines are numbered successively from XO to X63 alternately increasing and decreasing. Line X63 of die 0 is located So next to the line X63 of the die 1, the line XO in the die 1 is next to the line XO of the die 2 “are similar the columns are numbered successively from YO to Y63 alternately increasing and decreasing, starting with the rightmost Edge of the matrix 34. The row and column numbers for each matrix 32 are indicated by the drive wires XO, X63, YO and Y63 indicated in FIG. 3.

Durch die Anordnung der Speicherkerne 30 mit geringem Abstand zueinander nach Art eines doppelten Fischgrätenmusters ist es erforderlich, daß innerhalb einer Speichermatrix 32 die Kerne in gleichartig orientierten Gruppen in Zeilenrichtung-angeordnet sind, wobei die Orientierung periodisch wechselt und eine Rauschunterdrückung in den Lesedrähten erzielt wird. Außerdem wird die induktive Kopplung der Treiberdrähte im jeweils richtigen Sinne beibehalten, da ihre Richtung für jeweils benachbarte Spalten der Matrizenpositionen 33 wechselt Auf diese Weise sind die Speicherkerne in Spaltenrichtung in gleichartig orientierten Paaren angeordnet, wobei einander benachbarte Paare zueinander entgegengesetzt orientiert sind. In den Zeilen XO und X2 sind die Kerne der Spalten YO bis Y15 in einer ersten Richtung orientiert, in den Spalten Y16 bis Y31 sind sie in einer zweiten Richtung orientiert. In den Spalten Y32 bis Y47 sind sie in der ersten Richtung, in den Spalten Y48 bis Y63 in der zweiten Rich-Due to the arrangement of the memory cores 30 with a small spacing to each other in the manner of a double herringbone pattern, it is necessary that within a memory matrix 32 the cores Arranged in similarly oriented groups in the direction of the rows The orientation changes periodically and noise suppression in the reading wires is achieved. aside from that the inductive coupling of the driver wires is maintained in the correct sense in each case, since their direction for each adjacent Columns of the matrix positions 33 alternates. In this way, the memory cores are oriented in the same way in the column direction Arranged in pairs, wherein adjacent pairs are oriented opposite to one another. In lines XO and X2 are the cores of the columns YO to Y15 oriented in a first direction, in columns Y16 to Y31 they are in a second Direction oriented. In columns Y32 to Y47 they are in the first direction, in columns Y48 to Y63 in the second direction.

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tung orientiert. Für die Zeilen X2 und X3 sind die Kerne für die Spalten YO bis Y15 und Y32 bis Y47 in der zweiten Richtung, für die Spalten Y16 bis Y31 und Y48 bis Y63 in der ersten Richtung orientiert. Dieses Muster wiederholt sich in jeder Ebene 32.direction-oriented. For lines X2 and X3, the kernels are for columns YO to Y15 and Y32 to Y47 in the second direction, for columns Y16 to Y31 and Y48 to Y63 in the first direction oriented. This pattern is repeated in each level 32.

Außer einer einzigen Gruppe von Treiberdrähten, die kontinuierlich durch alle Matrizen 32 ohne Unterbrechung hindurchgefUhrt sind, hat jede Matrix 32 eine unabhängige Gruppe von Lese-Inhibit-Drähten, die für die Matrix 0 in Fig. 3 beispielsweise dargestellt sind. Eine einzige Drahtgruppe erfüllt dabei die Lesefunktion und die Inhibitfunktion. Diese Lese-Inhibit-Drähte können aus zwei Drähten 36 und 38 gebildet sein, deren Anschlüsse SO und I5ü in Zeilenrichtung durch einander benachbarte Zeilenpaare von Speicherkernen, beginnend mit den Zeilen XO und X1, hindurchgeführt sind. Die Zeilenzuordnungen sind zwischen den beiden Spalten Y31 und Y32 umgekehrt, um eine maximale Rauschunterdrückung zu erzielen, die anderen Enden der Drähte sind miteinander verbunden und bilden einen Abgriff 40, der mit IO bezeichnet ist und an den Austrittsstellen der Zeilen X62 und X63 liegt. Bei der Lesefunktion bleibt dieser Abgriff IO unbeschaltet, so daß die beiden Drähte als Einzeldraht wirken und das Signal zwischen den Enden SO und Sü auftritt. Bei der Inhibitfunktion wird ,der Abgriff IO mit Strom angesteuert, der zwischen den Anschlüssen SO und Sü und dem Abgriff IO parallel durch beide Drähte fließt.Except for a single group of drive wires that are continuous are passed through all matrices 32 without interruption, each matrix 32 has an independent group of read inhibit wires, which are shown for the matrix 0 in FIG. 3, for example. A single group of wires fulfills this Read function and the inhibit function. These read inhibit wires can be formed from two wires 36 and 38, whose connections SO and I5ü in the row direction through adjacent row pairs of memory cores, starting with rows XO and X1, are passed through. The line assignments are between the two columns Y31 and Y32 reversed for maximum noise rejection, the other ends of the wires are connected to one another and form a tap 40, which is designated by IO and at the exit points of the lines X62 and X63 is located. In the read function, this tap IO remains unconnected, so that the two wires act as a single wire and the signal occurs between ends SO and SO. In the Inhibit function is activated, the tap IO with current, that between the connections SO and Sü and the tap IO in parallel flows through both wires.

Mit ansteigender Wortlänge und Bitdichte wird die konstruktive Ausführung der gesamten Verdrahtung bei dem begrenzten verfügbaren Raum der Speicheranordnung zu einem Problem. Bei dem in Fig. 3 gezeigten Ausführungsbeispiel sind 64X-Treiberdrähte und 64Y-Treiberdrähte vorgesehen, von denen jeder einen Anfangs- und einen Endanschluß hat. Ferner sind 18 Lese-Inhibit-Drähte vorgesehen, die jeweils drei Anschlüsse aufweisen. DieWith increasing word length and bit density, the constructive implementation of the entire wiring becomes with the limited available Storage array space becomes a problem. In the embodiment shown in Figure 3, there are 64X drive wires and 64Y drive wires each having a start and an end terminal. There are also 18 read inhibit wires provided, each having three connections. the

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Verdrahtung muß also für 182 Anschlüsse sowie zusätzlich für 20 Anschlüsse der Dioden-Dekodierschaltung (Fig„ 1) diarehgeführt werden.Wiring must therefore be for 182 connections and additionally for 20 connections of the diode decoding circuit (Fig. 1) diarehführung will.

Eine Verdrahtung dieser Dichte kann wesentlich übersichtlicher gestaltet werden, wenn ein Vierecken-Verdrahtungsverfahren für die X- und Y-Treiberdrahte angewendet wird» Dabei werden die X- und die Y-Treiberdrahte nacheinander durch die Zeilen imd die Spalten der Matrixpositionea 33 geführt, beginnend und endend mit unterschiedlichen Matrixpositionen 33$, wie dies durch die Treiberdrähte XO und YO dargestellt ist. Ntar ein Teil der Treiberdrähte beginnt oder endet in jeder Matrisgposition 33= In der dargestellten Ausführungeform haben 25% der Treiberdrähte einen Anfang und 25?έ der Tr eiber drähte ein Ende an jeder der vier-Eckenpositionen 33«. Dies sind, die Positionen 0 wad 2 aowi© 6 und 8 oder 15 und 17«A wiring of this density can be made much clearer if a square wiring method is used for the X and Y driver wires ending with different matrix positions 33 $, as shown by driver wires XO and YO. Some of the driver wires begin or end in each matrix position 33 = In the embodiment shown, 25% of the driver wires have a beginning and 25% of the driver wires have an end at each of the four corner positions 33 ". These are, the positions 0 wad 2 aowi © 6 and 8 or 15 and 17 «

Werden mehr als 9 Bits verwandet₀ so bilden die Positionen und 17 die Eckenpositionen, werden 9 oder weniger Bits verwesadet, so bilden die Positionen 6 imd 8 <äi©If more than 9 bits are used, ₀ form the positions and 17 the corner positions; if 9 or fewer bits are used, positions 6 and 8 form <äi ©

Es ist nicht unbedingt erforderlich,- daß an einer Matrixposition 33 eine Matrix 32 angeordnet ist« -Abhängig von der jeweils verwendeten Anzahl Bits kann auch eine Eckenposition blind vorhanden und nicht mit einer Speicheranordnung versehen sein. Führungselemente, die in Form von Speicherkernen 30 vorhanden sein können, werden in einigen Zeilen und Spalten verwendet, die sich an dem Umfang der Matrix einer Position 33 befinden. Diese Zeilen und Spalten bilden dann blinde Matrizen an solchen Positionen 33, die nicht mit einer Speichermatrix 32 versehen sind. Dadurch stehen FÜhrungs- und Verankerungspunkte zur Verfügung, um die Treiberdrähte so ausrichten zu können, als ob' an dieser Stelle eine Matrix 32 vorhanden wäre. Wird die Anzahl der Bits unter 18 verringert, so werden Matrizen 32 von links nach rechtsIt is not absolutely necessary - that in a matrix position 33 a matrix 32 is arranged - depending on the one used in each case Number of bits can also be blindly present in a corner position and not be provided with a memory arrangement. Guide elements, which may be in the form of memory cores 30 are used in some rows and columns that are are on the periphery of the matrix of a position 33. These rows and columns then form blind matrices at such positions 33, which are not provided with a memory matrix 32. This means that guide and anchoring points are available, in order to be able to align the driver wires as if a matrix 32 were present at this point. Will be the number of bits decreased below 18, matrices 32 become from left to right

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um Spalten verringert oder auch eine vollständige Matrizenspalte entfernt, bevor Matrizen 32 der nächstfolgenden Spalte von Positionen 33 entfernt werden. Ferner hat es sich als günstig erwiesen, den symmetrisehen Aufbau beizubehalten. Deshalb wird zunächst die mittlere Matrix einer Matrixspalte entfernt, dann die beiden äußeren Matrizen unter Beibehaltung der mittleren, schließlich alle Matrizen 32 einer Spalte von Matrizenpositienen 33.reduced by columns or a complete matrix column removed before matrix 32 of the next following column removed from positions 33. Furthermore, it has proven to be beneficial to retain the symmetrical structure. That's why the middle matrix of a matrix column is removed first, then the two outer matrices while retaining the middle, finally all matrices 32 of a column of matrix positions 33.

Die Treiberdrähte sind durch alle Speicherkerne, einer Jeden Matrix in gleichbleibendem Magnetisierungssinn unabhängig von der Orientierung des jeweiligen Speicherkerns hindurchgeführt. Aus diesem Grunde ist die Orientierung des Kerns an der Stelle XO, YO, die von oben rechts nach unten links verläuft, als Bezugsorientierung gewählt. Dem Treiberdraht XO ist von rechts nach links eine positive Richtung zugeordnet, während die positive Richtung für den Treiberdraht YO von oben nach unten verläuft. Bei dieser Zuordnung ergibt sich eine additive magnetische Wirkung in einem Speicherkern, wenn die Ströme in den X- und Y-Treiberdrahten beide positiv oder beide negativ gerichtet sind. Dies gilt für jede Matrize 32.The driver wires are independent of all memory cores, of each matrix in a constant sense of magnetization the orientation of the respective memory core. Because of this, the orientation of the core is in place XO, YO, which runs from top right to bottom left, as a reference orientation chosen. The driver wire XO is assigned a positive direction from right to left, while the positive Direction for the driver wire YO runs from top to bottom. This assignment results in an additive magnetic one Effect in a memory core when the currents in the X and Y driver wires are both positive or both negative are. This applies to each die 32.

Aus diesem Grunde muß bei Anwendung des Prinzips der Vierecken- Verdrahtung sorgfältig darauf geachtet werden, daß die Treiberdrähte in die Speicheranordnung mit der Jeweils richtigen Stromrichtung eingeführt oder aus ihr herausgeführt sind. Die Kennzeichnungen der Drähte für dieses Beispiel der Vierecken- Verdrahtung sind in der folgenden Tabelle I angegeben, wobei eine Bezeichnung ohne Querstrich den Jeweiligen Drahtanfang, eine Bezeichnung mit Querstrich das Jeweilige Drahtende kennzeichnet.For this reason, when using the principle of square wiring, care must be taken to ensure that the Driver wires are introduced into the memory arrangement with the correct current direction in each case or are led out of it. The wire markings for this example of square wiring are given in Table I below, Where a designation without a horizontal line denotes the beginning of the wire, a designation with a horizontal line denotes the respective end of the wire indicates.

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Tabelle I Treiberdrahtenden Matrize unten rechtsTable I Driver wire ends die lower right

XOXO X8X8 X32X32 X40X40 X1X1 X9X9 X33X33 X41X41 ΠϋΠϋ x35x35 TK2TK2 7575 XTTXTT roro X4X4 X12X12 X36X36 X44X44 X5X5 X13X13 X37X37 X45X45 TETE Xl5Xl5 x35x35 XZfEXZfE X7X7 xT5xT5 X35X35 X57X57

YO TTC Y32YO TTC Y32

Y1 YW . 133Y1 YW. 133

Y4 YS Y36Y4 YS Y36

Y₅ Y23 Y37Y ₅ Y23 Y37

Y8 Ύ2Ε Y40Y8 Ύ2Ε Y40

Y₉ Y27 Y41 Y59Y ₉ Y27 Y41 Y59

Y12 Y3Ö" Υ44 152 Y12 Y3Ö "Υ44 152

Y13 Y5T Y45 YS5Y13 Y5T Y45 YS5

Matrize oben rechtsDie at the top right

X16X16 Χ24Χ24 Χ48Χ48 Χ56Χ56 1212th Υ16Υ16 Υ34Υ34 Υ48Υ48 X17X17 Χ25Χ25 Χ49Χ49 Χ57Χ57 1313th Υ17Υ17 155155 Υ49Υ49 TTSTTS TZETZE 75Ü75Ü Χ55Χ55 ISIS Υ20Υ20 Υ52Υ52 xT5xT5 χ5Τχ5Τ χ3^χ3 ^ TfTf Υ21Υ21 Υ53Υ53 Χ20Χ20 Χ28Χ28 Χ52Χ52 Χ6οΧ6ο YTOYTO -' Υ24- 'Υ24 ΨΪ2ΨΪ2 Υ56Υ56 Χ21Χ21 Χ29Χ29 Χ53Χ53 Χ61Χ61 ΥΤΓΥΤΓ Υ25Υ25 Υ55Υ55 Υ57Υ57 UTSUTS 75Ö75Ö χ35χ35 7Ε27Ε2 Υ28Υ28 ΥΖΓϋΥΖΓϋ Υ60Υ60 χΤΓχΤΓ 755755 7Ε57-5 YTFYTF Υ29Υ29 YZS7YZS7 Υ61Υ61

Matrize oben links - 10 oder mehr Matrizen Matrize unten links - 9 oder weniger MatrizenUpper left die - 10 or more dies Lower left die - 9 or fewer dies

7ΰ7ΰ TSTS χ32χ32 Χ5θ"Χ5θ " Υ2Υ2 YTCYTC Υ34Υ34 Υ48Υ48 ΓΓΓΓ 7575 Χ5?Χ5? Χ5ΤΧ5Τ Υ3Υ3 ΥΤ7ΥΤ7 Υ35Υ35 ΥΖί9ΥΖί9 Χ2Χ2 Χ10Χ10 Χ34Χ34 Χ42Χ42 Υ6Υ6 Υ5ϋΥ5ϋ Υ38Υ38 Υ52Υ52 Χ3Χ3 Χ11Χ11 Χ35Χ35 Χ43Χ43 Y₇ Y ₇ Υ2ΤΥ2Τ Υ39Υ39 153153 57Γ57Γ XTZXTZ 755755 Υ10Υ10 YSZfYSZf Υ42Υ42 155155 7575 XT?XT? 757757 7Ζ57-5 Υ11Υ11 125125 Υ43Υ43 157157 Χ6Χ6 Χ14Χ14 Χ38Χ38 Χ46Χ46 Υ14Υ14 Y5SY5S Υ46Υ46 ΥδοΥδο Χ7Χ7 Χ15Χ15 Χ39Χ39 Χ47Χ47 Υ15Υ15 Υ59Υ59 Υ47Υ47 γετγετ

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Matrize unten links - 10 oder mehr Matrizen Matrize oben links - 9 oder weniger MatrizenLower Left Die - 10 or more dies Upper Left Die - 9 or fewer dies

TTETTE I2TI2T IMIN THE 157157 WW. Ϊ18Ϊ18 Y32Y32 Y50Y50 3ΓΤ73ΓΤ7 X58X58 YTYT Y19Y19 Y35Y35 Y5iY5i X18X18 X26X26 X50X50 X59X59 Y5Y5 Y22Y22 mm Y54Y54 X19X19 X27X27 X51X51 ΊΕδΊΕδ Y5Y5 Y23Y23 Y37Y37 Y55Y55 YZBYZB 15?15? ΊΕΤΊΕΤ TOTO Y26Y26 Y5ÜY5Ü Y58Y58 XTTXTT 12*512 * 5 X62X62 7575 Y27Y27 YTPJ-YTPJ- Y59Y59 X22X22 X30X30 X54X54 X63X63 YT?YT? Y30Y30 TWTW Y62Y62 X23X23 X31X31 X55X55 ΥΊ3ΥΊ3 Y31Y31 Y55Y55 Y63Y63

Die Yorder- und die Rückseite der Schaltungskarte 12 sind in Fig. 4 und 5 im einzelnen dargestellt. Jeder der kleinen Kreise 44 (mit Ausnahme der 16 Kreise nahe den Stiften 2 "bis 9 und 7? bis 64 auf jeder· Seite der Karte 12) kennzeichnet ein durchgestanztes Loch, durch das eine Verbindung zwischen einer Leiterbahn auf der Vorderseite der Karte 12 (Fig. 4) und einer Leiterbahn auf der Rückseite der Karte 12 (Fig. 5) möglich ist. Dieses Verfahren ermöglicht eine Doppelausnutzung der Leiterbahnen, wobei die jeweilige Leiterbahn eine erste Funktion erfüllt, wenn die Speicherkernmatrix auf einer 'Seite der Karte angeordnet ist, während eine zweite Funktion erfüllt wird, wenn die Speicherkernmatrix sich auf der anderen Seite der Karte befindet. Jede der kleinen Verdickungen 46 kennzeichnet einen Lötpunkt, an dem ein aus der Speicherkernmatrix austretender und endender Draht befestigt ist. Die größeren Verdikkungen 48 kennzeichnen einen Lötpunkt für einen Anschluß einer Einheit 49, die eine integrierte Dioden-Dekodierschaltung 50 enthält und aus deren Gehäuse 52 in der in Fig. 6, 7 und 8 gezeigten Weise Anschlußleitungen 51 in einer vorgegebenen Richtung austreten. Die Lötpunkte 46 und 48 sind Anschluß-The front and back of the circuit card 12 are shown in FIG 4 and 5 shown in detail. Each of the small circles 44 (with the exception of the 16 circles near pins 2 "through 9 and 7? up to 64 on each side of the card 12) indicates a punched through Hole through which a connection between a conductor track on the front of the card 12 (Fig. 4) and a Conductor on the back of the card 12 (Fig. 5) is possible. This process enables the conductor tracks to be used twice, wherein the respective conductor track fulfills a first function when the memory core matrix is on one side of the card is arranged, while a second function is fulfilled when the memory core matrix is on the other side of the Card is located. Each of the small thickenings 46 identifies a soldering point at which one emerging from the memory core matrix and the ending wire is attached. The larger thickenings 48 identify a soldering point for a connection Unit 49, which is an integrated diode decoding circuit 50 contains and from the housing 52 in the manner shown in Fig. 6, 7 and 8 connecting lines 51 in a predetermined Exit direction. The soldering points 46 and 48 are connection

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I *J CsliTl I * J CsliTl

punkte, die durch die gedrucktes Leiterbahnen miteinander "bzw.- mit den Steckerklemmen 22 verbunden sind» points that are connected to one another "or to the plug-in terminals 22" by the printed conductors »

Jede der Dekodierschaltungen 50 ist eine modifizierte Doppel= Baueinheit 49₉ deren Vorratsaaa,ehlüsse S₉ 7_ΰ 8 und 13 verkürzt sind, um zusätzlichen Rau® zur Anordnung auf der Sehaltungekart® 12 zu schaffen. Wie aus den Leiterbahnen 53 an der Position 17 für die Dekodierschaltuag in Figo 4 zu erkennen ist_p sind die Leiterbahnen für die Leitungen 2 bis 5 nicht uu das Bauelement herumgeführt„ um die- Verbindung mit der anderen Seite h©rgust@l- len, sondern der Raum unter dem Bauelement kann ausgenutzt u@r~ den, indem die Leiter für die Anschlüsse 2₉'3 und 4₃ 5 «nter dem Bauelement durch die Abstände Mndurchgeführt s±nd₀ di© sich durch die verkürzten Anschluss© 8 nand 13 ergeben,, tile m&s Fig.7 hervorgeht ₉ hat jede Dekodierschaltung 50 ein© g@m@inssa© Anode 54 und eine gemeinsam© Kathode 55_s die an Ansehlüss© 14 bzw. 1 geführt sind. Acht Paare in Reihe geschalteter Dioden 56 und 58 sind so geschaltet, daß sich ein Stromfluß iron der ge- ' meinsamen Anode 54 zur gemeinsamen Kathode 55 ergibt„ Ein Mittelabgriff an der Verbindung jeweils g^eier Dioden eines Paares ist mit einem der Anschlüsse 2 Tbis5 und 9 Ms 12 verbiuöaden_s die se Anschlüsse sind wiederum jeweils mit de® Anfang eines 3£- oder Y-Treiberdrahtes verbund©n_o Bei dieser Anordnung wird eia© positive oder negative Spannung an Anschluß 14 oder 1 auf jeden der Treiberdrähte übertragen, die mit dieser Dekodierschaltung 50 verbunden sind. Eine Spannungs, die an einen der Treiberdrähte gelegt wird, wird jedoch gegenüber allen anderen Treiberdrähten isoliert. Each of the decoder circuits 50 is to provide a modified double unit = 49 ₉ whose Vorratsaaa, ehlüsse S are shortened _ΰ ₉ 7 8 and 13 to additional Rau® for positioning on the Sehaltungekart® 12th As can be seen from the conductor tracks 53 at position 17 for the Dekodierschaltuag in Figo 4 _p is the printed conductors for the lines 2 to 5 are not uu the component led around "by DIE conjunction with the other hand h © rgust @ l len, Instead, the space under the component can be used by making the conductors for the connections 2 ₉ '3 and 4 ₃ 5 through the component through the distances Mnand ₀ di © through the shortened connection © 8 nand 13 give tile ,, m & s Fig.7 apparent _9, each decoding circuit 50, a © g @ m @ © Inssa anode 54 and a cathode 55 together © _s which are guided on Ansehlüss © 14 and 1 respectively. Eight pairs of series connected diodes 56 and 58 are switched so that a current flow iron of the overall 'common anode 54 to the common cathode 55 returns "A center of the compound corresponds to g ^ eggs diodes of a pair is one of the terminals 2 Tbis5 and 9 Ms 12 verbiuöaden _s se terminals are in turn respectively connected DE® beginning of £ 3 - or Y driver wire composite © n _o in this arrangement EIA © positive or negative voltage at terminal 14 or 1 to each of the drive wires is transmitted, the are connected to this decoding circuit 50. However , any voltage applied to one of the driver wires will be isolated from all of the other driver wires.

Integrierte Schaltungen wie z.B. die Baueinheit 49_# di© eine Dioden-Dekodierschaltung 50 enthält, werden so hergestellt, alle Anschlußleitungen in einer gemeinsamen Richtung parallel zueinander nach unten abstehen. Bei der Anwendung solcher Ein heiten in bisher Üblicher Weise wird die Schaltung auf der Integrated circuits, such as the component 49 _# di © containing a diode decoding circuit 50, are produced in such a way that all connection lines protrude downwards in a common direction parallel to one another. When using such a units in the usual manner , the circuit on the

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Vorderseite einer Schaltungskarte befestigt» wobei die Anschlüsse 51 durch Löcher in der Karte geführt sind und auf deren Rückseite beispielsweise durch Tauchlötung beschaltet werden. Bei dein hier beschriebenen Ausführungsbeispiel sind jedoch die Spitzen 60 der Anschlüsse der Integrierten Schaltung 49 senkrecht zur Abwärtsrichtung umgebogen und liegen in einer gemeins: :.?n Ebene. Die Ebene der Anschlußspitzen 60 muß einen gewissen Abstand zum. Gehäuse der Schaltung haben, damit diese auf der Schaltungskarte 12 so angeordnet werden kann, daß die Spitzen 60 der Anschlüsse 51 mit den Lötpunkten 48 in Berührung steten» daß das Gehäuse 52 selbst jedoch die Karte nicht berührt, Die Lötverbindungen können dann durch Erwärmung der Lötpunkte mit fokussiertem Infrarotlicht oder nach einem anderen Verfahren beschältet werden. Auf diese Weise kann eine integrierte Schaltung oder eine andere Baueinheit mit nach unten ragenden Anschlüssen leicht und schnell auf einer Seite einer Schaltungskarte befestigt werden» ohne die Schaltungen auf der anderen Seite zu stören.Front of a circuit card attached »with the connections 51 passed through holes in the card and on the back of which can be connected, for example, by dip soldering. In the embodiment described here are however, the tips 60 of the terminals of the integrated circuit 49 are bent perpendicular to the downward direction and lie in one common::.? n level. The level of the terminal tips 60 must have a certain distance to. Have the circuit housing so that it can be arranged on the circuit card 12 so that the The tips 60 of the connections 51 were in contact with the soldering points 48 so that the housing 52 itself does not touch the card, The soldered connections can then be made by heating the soldering points with focused infrared light or by another method be peeled. In this way, an integrated circuit or another sub-assembly with downwardly protruding terminals can be easily and quickly attached to one side of a circuit board without the circuitry on the other Disturbing side.

Jeder der Mittelanschlüsse 2 bis5 und 9 bis 12 ist mit dem Anfang eines X- oder Y-Treiberdrahtes verbunden. Die Anordnung, in der die Anfänge der Treiberdrähte gemeinsam mit den verschiedenen Dioden-Dekodierschaltungen 50 verbunden sind, wird in der folgenden Tabelle 2 angegeben. Die gemeinsamen Dioden-Dekodierschaltungen 50 sind durch ihre elektrische Position innerhalb des Speichers 10 gekennzeichnet, beispielsweise mit XCO oder YC1, ferner durch ihre physikalische Anordnung gemäß Fig. 1, diese Kennzeichnung ist in Klammern angegeben. Innerhalb einer Dioden-Dekodierschaltung 50 ist es unwichtig, welcher Treiberdraht mit welchem Mittelabgriff verbunden ist, dies beeinflußt lediglich konstruktive Gesichtspunkte.Each of the center terminals 2 to 5 and 9 to 12 is connected to the beginning of an X or Y driver wire. The order, in which the beginnings of the driver wires are commonly connected to the various diode decoding circuits 50, is shown in FIG Table 2 below. The common diode decoding circuits 50 are identified by their electrical position within the memory 10, for example with XCO or YC1, furthermore by its physical arrangement according to FIG. 1, this identification is given in brackets. Within a Diode decoding circuit 50 does not matter which drive wire with which center tap is connected, this only influences constructional aspects.

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(U20)(U20) " XC1"XC1 Tabelle IITable II XCOXCO X1X1 X2X2 (tJ9)(tJ9) XOXO X5X5 X6X6 X3X3 X4X4 X9X9 XlOXlO X7X7 X8X8 X13X13 X14X14 X11X11 X12X12 X15X15

X17 118X17 118

X21 122 123X21 122 123

X29 X30 131X29 X30 131

XC4 (U19) XC5 (U10) ' XC6 (U17) XC7 (U8) XC4 (U19) XC5 (U10) 'XC6 (U17) XC7 (U8)

X32X32 X33X33 X34X34 X35X35 X48X48 X49X49 ISOISO X51X51 X36X36 X37X37 X38X38 X39X39 X52X52 X53X53 X54X54 X55X55 X40X40 X41X41 X42X42 X43X43 X56X56 157157 X58X58 X59X59 X44X44 X45X45 X46X46 X47X47 X60X60 X61X61 X62X62 X63X63

YCO (U1) XCI. (U11) - YG2 (U16) ■ YG3 YCO (U1) XCI. (U11) - YG2 (U16) ■ YG3

YOYO Y1Y1 Y2Y2 Y3Y3 Y16Y16 Y17Y17 Y18Y18 Y19Y19 Y4Y4 Y5Y5 Y6Y6 Y7Y7 Y20Y20 Y21Y21 Y22Y22 Y23Y23 Y8Y8 Y₉ Y ₉ Y10Y10 Y11Y11 Y24Y24 Y25Y25 Y26Y26 Y27Y27 Y12Y12 Y13Y13 Y14Y14 Yi 5Yi 5 Y28Y28 ■ Y29■ Y29 Y30Y30 Y31Y31

YC4 (U2) YC5YC4 (U2) YC5

Y32Y32 Y33Y33 Y34Y34 Y35Y35 Y48Y48 Y36Y36 Y37Y37 Y38Y38 Y39Y39 .Y52.Y52 Y40Y40 Ύ41Ύ41 Y42Y42 Y43Y43 Y56Y56 Y44Y44 Y45Y45 Y46Y46 Y47Y47 Y60Y60

Y49 Y50 Y51.Y49 Y50 Y51.

Y53 Y54 Y55Y53 Y54 Y55

Y57 Y58 Y59Y57 Y58 Y59

Y61 " Y62 Y63Y61 "Y62 Y63

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Wie die Anfänge so sind auch die Enden der Treiberdrähte gemeinsam als acht X-Endgruppen und acht Y-Endgruppen mit Jeweils acht Drähten geordnet. Jeder der acht Drähte innerhalb einer X-Endgruppe ist mit seinem Anfang mit einer besonderen Dioden-Dekodierschaltung 50 verbunden, gleiches gilt für die Y-Treiberdrähte. So kann ein einzelner Treiberdraht ausgewählt werden, indem eine Dioden-Dekodierschaltung und eine Endgruppe ausgewählt wird. Die Gruppenordnung für die Enden der X- und Y-Treiberdrähte ist in Tabelle III angegeben.Like the beginning, the ends of the driver wires are common arranged as eight X-end groups and eight Y-end groups with eight wires each. Each of the eight wires within one X-end group is with its beginning with a special diode decoding circuit 50 connected, same goes for the Y driver wires. So a single driver wire can be selected, by selecting a diode decoder circuit and an end group. The group order for the ends of the X and Y driver wires is given in Table III.

3K73K7 133133 Y53Y53 Y55Y55 Tabelle IIITable III I5ÜI5Ü 135135 YS5YS5 Y5⁷+Y5 ⁷ + X Endgr. 2X final 2 X Endgr. 3X final 3 153153 155155 WW. Y35Y35 X Endgr. 1X final 1 TETTET 15^+15 ^ + YZTÜYZTÜ Y3ÜY3Ü TE TZ3TE TZ3 17 X^?17 X ^? X Endgr. OX final O TmTm 137137 YCTYCT Y33Y33 1313th JMJM 13°13 ° YSüYSü Y55Y55 TTT 153 TTT 153 153 I5S153 I5S TTTT IETIET 153153 Ή7Ή7 ITCITC TEÖTEÖ 155155 YTOYTO T3ÜT3Ü X5~ I5TX5 ~ I5T 15 IW15 IW TTETTE X Endgr. 4X final 4th Y Endgr. OY final O Y Endgr. U Y final U ITIT X Endgr. 5X final 5 Y Endgr. 1Y final 1 Y Endgr. 5Y final 5 ray 137ray 137 I5T 15^I5T 15 ^ TGTG ITCITC YTCYTC YTGYTG ΓΓ7ΓΓ7 TTTTTT YTCYTC Y27Y27 X Endgr« 6X final size 6 X EndKr. 7X EndKr. 7th TTETTE Y5Y5 YTCYTC 127127 Y3Y3 YTTYTT ITC 135ITC 135 ΓΓ5 I3¥ΓΓ5 I3 ¥ TETE YTCYTC γτηγτη 1515th YT7YT7 YT5YT5 I3Ü I5TI3Ü I5T I3T I5ÜI3T I5Ü TZHTZH TOTO YHYH 155155 YTYT Y^Y ^ TTT 133 TTT 133 IT3 135IT3 135 155 153155 153 123 TZE 123 TZE Y Endgr. 2Y final 2 Y Endgr. 3Y final 3 Y52 Y53Y52 Y53 ¹If¹¹I¹T¹Jf WJJPBT ¹ If ¹¹ I ¹ T ¹ Jf WJJPBT
JL C. J) X L?OJL C. J) X L? O Y^ Y53Y ^ Y53 Y7 YZT Y7 YZT Y5ü Y37Y5ü Y37 YTT Y%YTT Y% YZT Υ7ΓΤYZT Υ7ΓΤ Y5 TOY5 TO Y Endgr. 6Y final 6th Y Endgr. 7Y final 7th Y3Ü Y5TY3Ü Y5T Y3T Y3ÜY3T Y3Ü YTi Y35YTi Y35 YT5 Y3iYT5 Y3i Y5Ü Υ7Ϊ3Y5Ü Υ7Ϊ3 Y53 Y^Y53 Y ^ 7Tl Y3^7Tl Y3 ^ / Ii 7 il i/ Ii 7 il i

Zur weiteren Verbesserung der Anordnung der Kernraatrif: 34 auf beiden Seiten der Schaltungskarte 12 sind die Steckverbindungen symmetrisch zu einer Achse 61 (Fig. 1) angeordnet., Die Achse 61 liegt in der Ebene der Schaltungskarte 12 senkrecht zur Mitte der die Steckverbindungen 22 tragenden Kante. Wenn ein 4K-Speicher auf der Vorderseite der Karte 12 angeordnet ist„ wird diese in einer ersten Orientierung in ihren Halter eingesteckt, wenn ein 2K- oder 1K-Speicher auf der Rückseite angeordnet ist, wird die Karte 12 lediglich um 180° um die Symmetrieachse 61 gedreht und in dieser Orientierung in ihren Halter eingesetzt. Die Zuordnungen der Kontaktstifte sind in Tabelle IV aufgeführt, wobei die Positionen 1 bis 65 bei der Anordnung nach Fig. 1 und 4 von links nach rechts, bei der Anordnimg gemäß Fig. 5 von rechts nach links verlaufen, wenn die Speiciierkerne auf der Vorderseite der Karte 12 angeordnet sind«To further improve the arrangement of the core rate: 34 on both sides of the circuit card 12, the plug connections are arranged symmetrically to an axis 61 (Fig. 1)., The axis 61 lies in the plane of the circuit card 12 perpendicular to the center of the edge carrying the plug connections 22 . If a 4K memory is arranged on the front of the card 12, it is inserted into its holder in a first orientation, if a 2K or 1K memory is arranged on the back, the card 12 is only rotated 180 ° around the axis of symmetry 61 rotated and inserted into its holder in this orientation. The assignments of the contact pins are listed in Table IV, wherein the positions 1 to 65 in the arrangement of FIGS. 1 and 4 run 5 from right to left, from left to right, in the Anordnimg FIG. When the Speiciierkerne on the front of Card 12 are arranged «

30 9 816/079330 9 816/0793

Tabelle IV StiftZuordnungenTable IV Pen Mappings

StiftPen Rückseiteback 77th KernseiteCore page 66th StiftPen Rückseiteback KernseiteCore page Nr.No. 55 44th Nr _T No. _T 11 MasseDimensions 33 MasseDimensions 22 3434 114114 5TC5TC 22 XCA1XCA1 11 YCA1YCA1 00 3535 S1S1 5T5T 33 XCC1XCC1 YCC1YCC1 3636 S12S12 1111 44th XC A3XC A3 YCA3YCA3 3737 112112 5T25T2 55 XCC 3XCC 3 YCC 3YCC 3 3838 S16S16 5TE5TE 66th XCA5XCA5 YCA5YCA5 3939 310310 116116 77th XCC5XCC5 YCC5YCC5 4040 110110 5¹TO5 ¹ TO 88th XCA7XCA7 YCA7YCA7 4141 S3S3 5555 99 XCC7XCC7 YCC7YCC7 4242 S13S13 1313th 1010 FreiFree FreiFree 4343 113113 mm 1111 FreiFree FreiFree 4444 S17S17 517517 1212th FreiFree FreiFree 4545 S2S2 117117 1313th X Endgr.X final X Endgr.X final 4646 1212th 5252 1414th X Endgr.X final X Endgr.X final 4747 FreiFree FreiFree 1515th X Endgr.X final X Endgr.X final 4848 MasseDimensions MasseDimensions 1616 X Endgr.X final X Endgr.X final 4949 FreiFree FreiFree 1717th RTI-1RTI-1 RTI-1RTI-1 5050 Y Endgr.OY final O Y Endgr.1Y end size 1 1818th MasseDimensions MasseDimensions 5151 Y EndgrXY EndgrX Y Endgr.3Y end 3 1919th RTI-2RTI-2 RTI-2RTI-2 5252 Y Endgr.4Y end 4 Y Endgr.5Y end 5 2020th S11S11 STTSTT 5353 Y Endgr.6Y end 6 Y Endgr.7Y end 7 2121 S6S6 111111 5454 FreiFree FreiFree 2222nd 1616 5555 5555 FreiFree FreiFree 2323 S15S15 ST5ST5 5656 FreiFree FreiFree 2424 S9S9 115115 5757 XCA6XCA6 YCA6YCA6 2525th 1919th 5858 XCC6XCC6 YCC6YCC6 2626th 5555 5555 5959 XCA4XCA4 YCA4YCA4 2727 3737 1515th 6060 XCC4XCC4 YCC4YCC4 2828 1717th 5757 6161 XC A2XC A2 YCA2YCA2 2929 SOSO 5Ü5Ü 6262 XCC2XCC2 YCC2YCC2 3030th S4S4 IOIO 6363 XCAOXCAO YCAOYCAO 3131 1414th 6464 XCCOXCCO YCCOYCCO 3232 S8S8 5555 6565 HasseHate MasseDimensions 3333 S14S14 1818th

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Als Beispiel für .die zweiseitige umkehrbare Anordnung der gedruckten Schaltung und der Anschlußstifte sei die Verbindung der gemeinsamen Y-Anode 3 (YCAJ) entsprechend dem Stift Nr₀ 4 (62 in Fig. 4) betrachtet, wenn die Speicherkernmatrix auf der Vorderseite der Karte 12 in der in Fig„ 1 gezeigten. Weise angeordnet ist. Dieser Anschlußstift ist direkt über eine Leiterbahn 63 mit dem Lötpunkt 64 verbunden, der zu dem gemeinsamen Anschluß YCA3 der Dekodiermatrix 3 führt_r welche in Fig. 1 mit U6 bezeichnet ist. Dies ist eine der beiden möglichen Positionen für die Y-Dekodiermatrix 3, die andere Position U14 ist in Fig. 1 gleichfalls dargestellt. Wenn neun oder weniger Matrizen 32 vorhanden sind, beginnen die Treiberdrähte an der Matrizenposition 8 (Fig. 2), und es wird die Dioden-Dekodierposition U14 verwendet. Sind zehn oder mehr Matrizen vorhanden, so beginnen die Treiberdrähte an der Matrizenposition 14 und sind an der Dioden-Dekodierposition U6 beschältet.As an example of .the two-sided reversible arrangement of the printed circuit board and the terminal pins is the compound of the Y common anode 3 (YCAJ) corresponding to the pin No. ₀ 4 (62 in Fig. 4) is considered when the memory core matrix on the front of the card 12 in that shown in FIG. Way is arranged. This pin is directly connected via a conductor track 63 with the solder 64 that is to the common terminal of the decoding matrix YCA3 3 performs _r shown in Fig. 1 are denoted by U6. This is one of the two possible positions for the Y decoding matrix 3, the other position U14 is also shown in FIG. If there are nine or fewer matrices 32, the drive wires start at matrix position 8 (FIG. 2) and diode decode position U14 is used. If ten or more matrices are present, the driver wires start at the matrix position 14 and are coated at the diode decoding position U6.

Die Verbindung des Anschlußstiftes 62 zur Dioden-Dekodierposition U14 erfolgt über mehrere Leiterbahnen auf beiden Seiten der Karte 12. Eine Durchführungsverbindung 65 ist an eine Leiterbahn 66 auf der Rückseite der Karte 12 angeschlossen, die wiederum durch eine Bohrung 67 mit einer Leiterbahn 68 auf der Vorderseite verbunden ist. Die Leiterbahn 68 führt durch eine Bohrung 69 zu einer Leiterbahn 70 auf der Rückseite der Karte 12. Diese führt durch eine Bohrung 71 zur Leiterbahn 72, die den Lötpunkt 73 beschaltet, an den die gemeinsame Anodenleitung YCA3 an der Dekodierposition U14 angeschaltet ist. Der Anschlußstift 60 (Nr. 3) ist gleichfalls durch eine Bohrung 65 und über eine Leiterbahn 66 mit einem Lötpunkt 74 verbunden, der mit der gemeinsamen Kathodenleitung XCC2 der Dekodierschaltung XC2 beschaltet ist. Diese dritte Verbindung ist erforderlich, da bei Befestigung einer Speicherkernmatrix auf der Rückßojio der, Karte 12 und bei Drehung dor Karte 12 um 180° um die Ilittclaehfjo vor öl nor Steckvorbinduni: dor Still 60 i,um Stift GP. au J dor nichtThe connection of the pin 62 to the diode decoding position U14 takes place via several conductor tracks on both sides of the card 12. A leadthrough connection 65 is connected to a conductor track 66 on the back of the card 12, which in turn is through a bore 67 with a conductor track 68 on the front connected is. The conductor track 68 leads through a hole 69 to a conductor track 70 on the back of the card 12. This leads through a hole 71 to the conductor track 72 which connects the soldering point 73 to which the common anode line YCA3 is connected at the decoding position U14. The connection pin 60 (no. 3) is also connected through a bore 65 and a conductor track 66 to a soldering point 74 which is connected to the common cathode line XCC2 of the decoder circuit XC2. This third connection is necessary because when a memory core matrix is attached to the back of the card 12 and when the card 12 is rotated by 180 ° around the socket in front of the connector, it is still 60 i to pin GP. au J dor not

i (J 9 H 1 h / υ 7 ¹J 3 i (J 9 H 1 h / υ 7 ¹ J 3

mit Kernen versehenen Seite wird und gemäß Tabelle IV mit dem Anschluß SCC2 der Dekodierschaltung XC2 verbunden sein muß.is provided with cores and must be connected to the terminal SCC2 of the decoder circuit XC2 according to Table IV.

In gleicher Weise sind alle Stifte auf beiden Seiten der Karte 12 mit den entsprechenden Lötpunkten verbunden, so daß die richtigen Verbindungen unabhängig von der Anzahl der besetzten Matrizenpositionen oder der Jeweils besetzten Seite der Schaltungskarte 12 entstehen. Ein einzelner Kontaktstift 22 kann zwar auch beispielsweise mit drei Lötpunkten verbunden sein, für jede Speicheranordnung wird jedoch nur Jeweils ein Kontaktstift verwendet, um keine Komplikationen zu verursachen.In the same way, all pins on both sides of the card 12 are connected to the corresponding soldering points, so that the correct ones Connections arise regardless of the number of occupied matrix positions or the respective occupied side of the circuit card 12. A single contact pin 22 can also be connected, for example, with three soldering points, but only one contact pin is required for each memory arrangement used so as not to cause complications.

Die Rückseite der Schaltungskarte 12, die in Fig. 5 dargestellt ist, kann 1 bis 18 Matrizen 32 mit 32 X-Treiberdrähten und entweder 32 oder 64 Y-Treiberdrähten aufnehmen, so daß 1024 bzw. 2048 Wortspeicherplätze entstehen. Wegen der kleineren Anzahl der X-Treiberdrähte sind auf der Rückseite der Schaltungskarte 12 nur vier X-Dekodierpositionen vorgesehen. Es sind Jedoch acht Y-Dekodierpositionen sowie vier Alternativpositionen wie auf der Vorderseite der Karte vorgesehen.The back of the circuit card 12 shown in Figure 5 may contain 1 to 18 matrices 32 with 32 X drive wires and Either 32 or 64 Y-driver wires can be accommodated, so that 1024 or 2048 word storage locations are created. Because of the smaller ones Number of X driver wires are provided on the back of the circuit board 12, only four X decoding positions. However, they are eight Y decoding positions and four alternative positions as provided on the front of the card.

Eine 3 1/2D-Speicheranordnung kann die Vielseitigkeit eines Kernspeichers 10 erhöhen. Wie in Fig. 9 dargestellt, können die Speicherkerne 30 in einigen Matrizenpositionen in einer koinzidenten Stromkonfiguration angeordnet sein, wie dies für das Speicherelement 76 dargestellt ist. In anderen Matrizenpositionen 33 können die Speicherkerne 30 in einer entgegengesetzten, antikoinzidenten Stromkonfiguration angeordnet sein, wie dies für das Speicherelement 78 dargestellt 1st. Diese Technik ermöglicht eine Verdopplung der Wortzahl ohne Erhöhung der Anzahl der Treiberdrähte oder der Adressenleitungen. Soll beispielsweise eine "1" in den Kern an der Position S1, YO eingeschrieben werden, so werden positive Halbströme über die Treiberdrähte X1 und YO geleitet. Diese Ströme üben eine additive Wirkung aufA 3 1 / 2D memory array can increase the versatility of a core memory 10. As shown in Fig. 9, the Memory cores 30 may be arranged in some matrix positions in a coincident current configuration, as is the case for the Storage element 76 is shown. In other matrix positions 33, the memory cores 30 can be in an opposite, be arranged anticoincident current configuration, as shown for the memory element 78 1st. This technique enables doubling the number of words without increasing the number the driver wires or the address lines. For example, if a "1" is to be written into the core at position S1, YO, thus positive half-currents are passed through the driver wires X1 and YO. These currents have an additive effect

3 0 9816/07933 0 9816/0793

Speicherkerne 76 an der ausgewählten·Position in den koinzidenten Matrizen 32 aus, so daß sie gekippt werden. Entsprechende Kerne 78 in entgegengesetzt orientierten, antikoinzidenten Matrizen 33 werden entgegengesetzt angesteuert. Alternativ können auch die Kerne 78 gekippt werden, indem +X und -Y-Ströme oder -X und +Y-Ströme zugeführt werden, wobei die Kerne 76 nicht beeinflußt werden.Memory cores 76 at the selected position in the coincident Matrices 32 so that they are tilted. Corresponding cores 78 in oppositely oriented, anti-coincident Matrices 33 are driven in opposite directions. Alternatively, the cores 78 can also be flipped by adding + X and -Y currents or -X and + Y currents are supplied, the cores 76 are not influenced.

Dieses Verfahren der einander entgegengesetzten Orientierimg kann auf verschiedene Weise gemutzt werden. Wenn die Speieherkernmatrizen auf der Vorderseite der Schaltungskart© 12 angeordnet werden, können si© zur Hälfte nach den Ioingidenzstrennverfahren und zur Hälfte nach dem latikoinzidenzstromverfahren angesteuert werden. Dadurch ergibt sich eine maximale Kapazität von 8K-Worten mit 9 Bits bei 64 X- und'64 Y-Treifeerdrähten. Falls erwünscht, können die Lese- und lahibitdrähte für einander entgegengesetzt orientierte Paare -von Matrizen vollständigseparat verbleiben, wodurch sich auf einer einzigen Schaltung^» karte 12 zwei Speicher ergeben, die eine Kapazität von jeweils 4K-Worten bei 9 Bits haben. Gemäß einer anderen Anordnung können die Speicherkerne aller Matrizen auf einer Schaltimgskarte eine koinzidente Anordnung aufweisen, während diejenigen auf einer zweiten Schaltungskarte eine antikoinzidente Anordnung haben. Wenn die Lese-inhibit-Drähte entsprechender Paare von Matrizen auf den beiden Karten parallel geschaltet würden, so würde sich eine maximale Speichergröße von 8192 Worten mit 18 Bits und nur 64 X- und 64 Y-Treiberdrahten ergeben, In ähnlicher Weise können die Rückseiten einer oder mehrerer Karten 12 für Speicher mit 2K- oder 4K-Worten bei nur 32 X- und 32 Y- oder 32 X- und 64 Y-Treiberdrahten verwendet werden. Dies ermöglicht dem Konstrukteur eine Verdopplung der Wortlängen oder eine Verringerung der Anzahl der Treiberdrähte und Ansteuerleitungen zur Verwirklichung einer gewünschten Speichergröße.This process of opposing orientations can be used in different ways. When the Speiehercore matrices arranged on the front of the circuit board © 12 half of the incidence separation method and the other half of the laticoincidence current method can be controlled. This results in a maximum capacity of 8K words with 9 bits with 64 X- and 64 Y-Treifeerwires. If desired, the read and lahibit wires for oppositely oriented pairs of matrices can be completely separate remain, whereby on a single circuit ^ » card 12 result in two memories, each with a capacity of 4K words with 9 bits. According to another arrangement can the memory cores of all matrices on a switching card have coincident arrangement, while those on a second circuit card have an anti-coincident arrangement. When the read inhibit wires correspond to pairs of matrices If the two cards were connected in parallel, this would result in a maximum memory size of 8192 words with 18 bits and only 64 X and 64 Y driver wires result in, in a similar fashion the backs of one or more cards 12 for memories with 2K or 4K words with only 32 X and 32 Y or 32 X and 64 Y driver wires can be used. This enables the designer a doubling of the word lengths or a reduction in the number of driver wires and control lines to achieve this a desired memory size.

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Ein weiteres Verfahren das auch als gemeinsame X- und Y-Ansteuerung bezeichnet wird, kann zur weiteren Erhöhung der Vielseitigkeit eines erfindungsgemäßen Kernspeichers dienen. Dabei wird die Anzahl der benötigten Treiberschalter um ungefähr 50% verringert. Eine schematische Übersicht dieses Verfahrens ist in Fig. 10 dargestellt, dabei sind auf einer Unterlage Matrizen bistabiler Kernspeicherelemente 86 angeordnet, wie dies für die Unterlage und die Elemente 50 (Fig. 3) bereits beschrieben wurde. Ein Unterschied besteht darin, daß die Kerne 86 eine antikoinzidente Stromorientierung haben.- Dae X- und Y-Ansteuerverfahren ist in Verbindung mit einem ebenen Speicher dargestellt, es ist in gleicher Weise jedoch auch für solche Speicher anwendbar, bei denen Matrizen in unterschiedlichen Ebenen gestapelt sind. Zusätzlich zu den 64 X-Treiberdrähten und den 64 Y-Treiberdrähten, die durch die 64 Zeilen und die 64 Spalten geführt sind, laufen jeweils zwei Lese-Inhibit-Drähte durch die Kernzeilen 86 einer jeden Matrix 32. Diese Drähte sind mit SO und "35 für die Matrix 0 an der unteren rechten Ecke der Unterlage 84 bezeichnet.Another method that is also used as a joint X and Y control is referred to can serve to further increase the versatility of a core memory according to the invention. Included increases the number of driver switches required by approximately 50% reduced. A schematic overview of this method is shown in FIG. 10, there are on a base Matrices of bistable core memory elements 86 arranged as this has already been described for the base and the elements 50 (FIG. 3) became. One difference is that the cores 86 have an anti-coincident current orientation - Dae X- and Y-control method is shown in connection with a planar memory, but it is also the same for such Memories applicable in which matrices are stacked in different planes. In addition to the 64 X driver wires and the 64 Y drive wires, which are routed through the 64 rows and the 64 columns, each run two read inhibit wires through the core rows 86 of each matrix 32. These wires are marked SO and "35 for matrix 0 on the lower right Corner of the pad 84 designated.

Die Treiberdrähte können an ihren Anfängen mit Dioden-Dekodierschaltungen 50 in derselben Weise wie in den Tabellen I und II angegeben verbunden sein, entsprechend sind sie an ihren Enden in der in Tabelle I und III angegebenen Weise beschaltet. Mit Ausnahme einer Umkehrung der Kernorientierungen und der Verbindungen entsprechender gemeinsamer Anschlüsse der X- und Y-Dioden-Dekodierschaltungen ist die Anordnung auf der Schaltungskarte für ein X- und Y-Ansteuerverfahren dieselbe wie für eine unabhängige Ansteuerung.The driver wires can have diode decoding circuits at their beginnings 50 may be connected in the same way as indicated in Tables I and II, correspondingly they are at their ends wired in the manner indicated in Tables I and III. With the exception of a reversal of core orientations and connections corresponding common connections of the X and Y diode decoding circuits is the arrangement on the circuit card the same for an X and Y control method as for an independent control.

Aus den in Tabelle IV angegebenen Stiftbeschaltungen für die Stifte 2 bis 9 und 57 bis 64 ist zu erkennen, daß die Paare gemeinsamer Treiberanschlüsse, die miteinander zu verbinden sind, an ein und derselben Stiftposition auf entgegengesetztenFrom the pin connections given in Table IV for the Pins 2 through 9 and 57 through 64 can be seen to be the pairs of common driver pins that connect together are, in one and the same pin position on opposite one

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Seiten der Schaltungskarte 12 angeordnet sind» Beispielsweise "befindet sich der gemeinsame Anschluß XCÄ1 auf der nicht mit Kernen bestückten Seite der Stiftposition 2_S der Anschluß YCA1 auf der mit Kernen bestückten Seite der Stiftposition 2. Es sind mit Lötmittel ausgefüllte Löcher 88 (Fig. 4 und 5) in der Schaltungskarte 12 vorgesehen, die eine einwandfreie Verbindung zwischen entsprechenden Anschlußstiften auf den beiden Seiten der Karte ermöglichen. Diese Löcher 88 sind nicht mit Leitermaterial versehen, wie dies bei den übrigen Löchern 44 der Schaltungskarte 12 der Fall ist. Die Stifte sind daher normalerweise nicht elektrisch miteinander verbunden. Das Verfahren der gemeinsamen X- und Y-Ansteuerung kann jedoch angewendet werden, indem lediglich ein Verbindungsdraht 90 (Fig. 10) durch die Löcher 88 geführt und auf den beiden Seiten mit den Lötmaterialpunkten verbunden wird.Sides of the circuit board 12 are arranged "For example" the common connection XCÄ1 is on the non-cored side of the pin position 2 _S the connection YCA1 on the cored side of the pin position 2. There are holes 88 filled with solder (Fig. 4 and 5) provided in the circuit card 12 to allow proper connection between corresponding pins on either side of the card These holes 88 are not provided with conductive material, as is the case with the remaining holes 44 in the circuit card 12. The pins are The method of joint X and Y control can, however, be used by simply passing a connecting wire 90 (FIG. 10) through the holes 88 and connecting it to the solder points on the two sides.

Außer der leichten Abänderung der Schaltungskarte 12 sind auch einige Änderungen der externen Ansteuersehaltung zur Verwirklichung des gemeinsamen X- und Y-Ansteuerverfahrens erforderlich. Wie aus Fig. 10 hervorgeht, sind die Verbindungsstifte durch Vierecke 92 gekennzeichnet, vsm leicht unterscheiden ssu können, welche Elemente auf der Sdaaltaagskarte 12 "befestigt sind und welche ihr extern zuzuordnen sind» Anstelle einer Ansteuerung der Treiberdrähte mit einer ausgewählten Spannung zwischen dem Anfang und dem mit Massepotential verbundenen Ende müssen diese Verhältnisse umgekehrt werden» wobei entweder eine positive oder negative Spannung an das Ende und eine wahlweise Verbindung mit Massepotential über die Dekodierschaltungen 50 an den Anfang angeschaltet wird. Die 8 X-Endgruppen der Treiberdrähte sind über Schalter ISWlO bis 3flx7 und Widerstände 94 und 96 mit eine positive bzw. negative Spannung führenden Leitungen 98 und 100 verbunden. Diese Leitungen führen wiederum zu Schaltern 102 und 104, über die sie an positive und negative Spannungsquellen angeschaltet sind. Die Enden der Y-TreiberdrähteIn addition to the slight modification of the circuit board 12, some changes to the external control arrangement are also required in order to implement the common X and Y control method. As can be seen from FIG. 10, the connecting pins are marked by rectangles 92, so that you can easily distinguish which elements are attached to the Sdaaltaagkarte 12 "and which are to be assigned externally instead of driving the driver wires with a selected voltage between the beginning and the end connected to ground potential, these relationships must be reversed »with either a positive or negative voltage at the end and an optional connection to ground potential at the beginning via the decoding circuit 50. The 8 X end groups of the driver wires are connected via switches ISW10 to 3flx7 and resistors 94 and 96 are connected to positive and negative voltage lines 98 and 100. These lines in turn lead to switches 102 and 104, which connect them to positive and negative voltage sources, the ends of the Y-driver wires

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sind ähnlich wie die Enden der X-Treiberdrähte geschaltet. Die Anfänge der Treiberdrähte sind für gemeinsame und separate Ansteuerverfahren gleichartig geschaltet mit dem Unterschied, da3 für die gemeinsame Ansteuerung die Y-Treiberschalter entfallen und die gemeinsamen X-Anschlüsse mit Massepotential verbunden sind anstelle einer Verbindung der gemeinsamen X- und Y-Anschlüsse über Schalter und Widerstände mit positiven und negativen Spannungen. are wired similarly to the ends of the X driver wires. The beginnings of the driver wires are for common and separate control methods switched in the same way, with the difference that the Y driver switches are not required for common control and the common X connections are connected to ground potential are instead of connecting the common X and Y ports via switches and resistors with positive and negative voltages.

Ein einzelner Kern 84, beispielsweise der Kern XO, YO wird gekippt, indem ein Halbstrom durch eine X-Treiberleitung in einer vorgegebenen Richtung und ein Halbstrom durch einen Y-Treiberdraht in der entgegengesetzten Richtung geführt wird. Durch Schließung der Schalter SWXO und SWXCCO wird ein Halbstrom durch den Treiberdraht XO in negativer Richtung geführt. In ähnlicher Weise wird durch Schließung der Schalter SWYO und SWXCAO ein positiver Strom durch den Treiberdraht YO geführt. Diese Ströme üben eine additive Wirkung aus, wenn sie gemeinsam den Kern XO₉ YO beeinflussen, so daß dieser in einen bestimmten Zustand geführt wird. Durch Umkehrung der beiden Ströme kann der Kern in den anderen stabilen Zustand gekippt werden.A single core 84, such as core XO, YO, is flipped by passing a half current through an X drive line in a given direction and a half current through a Y drive wire in the opposite direction. Closing the switches SWXO and SWXCCO causes a half current to flow through the driver wire XO in the negative direction. Similarly, by closing switches SWYO and SWXCAO, a positive current is drawn through drive wire YO. These currents have an additive effect when they jointly influence the core XO ₉ YO, so that it is brought into a certain state. By reversing the two currents, the core can be tilted into the other stable state.

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Claims

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Claims

\ λ) Magnetic core memory with matrix-shaped arranged bistable magnetic memory cores through which driver wires and read and inhibit wires are threaded in row direction and column direction, characterized in that on at least one side of a circuit card provided with printed control and evaluation wiring several flat magnetic core matrices forming the memory in a matrix-shaped manner Distribution are arranged.

2. Magnetic core memory according to claim 1, characterized in that first driver wires are provided, each with a plurality of magnetic storage cores of each magnetic core matrix are magnetically coupled, these magnetic storage cores are arranged in the magnetic core matrices corresponding to one another and each magnetic memory core with only a first driver wire is coupled, and that a plurality of second driver wires are provided, each with a plurality of magnetic memory cores of each magnetic core die are magnetically coupled, each magnetic memory core having only a second driver wire is coupled and this with only one of the magnetic memory cores coupled with a first driver wire is coupled to a magnetic core die.

3. Magnetic core memory according to claim 1 or 2, characterized in that that at least five magnetic core matrices are provided, which are of identical design with regard to the number and arrangement of the magnetic storage cores.

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4. Magnetic core memory according to one of the preceding claims, characterized in that the printed wiring is located on both sides of the circuit board and is symmetrical to an axis dividing the circuit board in two halves, that the wiring of the two sides of the board through holes and electrical connections in the Circuit card are connected to one another and with a connector arrangement provided on one edge of the circuit card communicating symmetrically to said axis and in two by rotation of the circuit board Operating positions that can be reached by 180 ° optionally operate one of two on both sides of the circuit card provided memory arrangements allows.

5. Magnetic core memory according to claim 4, characterized in that the driver wires and the read and inhibit wires with respect to the printed wiring in a first predetermined order when the magnetic memory cores are arranged one side of the circuit board and in an order offset from the first by 180 ° about said axis when arranged the magnetic memory cores are arranged on the other side of the circuit card.

6. Magnetic core memory according to claim 4, characterized in that the printed control and evaluation wiring is alternatively Has selectable connection points for one and the same assemblies.

7. Magnetic core memory according to one of the preceding claims, characterized in that a plurality of diode decoding circuits are provided, which consist of a parallel connection of several pairs of diodes, each connected in series, that the Respective common cathode connection and anode connection with

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Conductor tracks of the printed wiring are connected and that the connection points each of a series circuit of a pair of diodes with read, inhibit or driver wires are connected.

8. Magnetic core memory according to one of the preceding claims, characterized in that on one side of the circuit card a memory array with a storage capacity of 4096 words with 18 bits and on the other hand the Circuit card a memory arrangement with a storage capacity of 2048 words with 18 bits is provided.

9. magnetic core memory according to claim 8, characterized in that the conductor tracks of the printed wiring in two to each other parallel lines are guided along two opposite edges of the circuit card, which are perpendicular to the mentioned axis lying in the map plane.

10. Magnetic core memory according to one of the preceding claims, characterized in that the magnetic memory cores with respect to their orientation to the line-like and column-like driving wires passed through them like a arranged in a double herringbone pattern.

Magnetic core memory according to one of the preceding claims, characterized in that the diode decoding circuits are constructed as integrated circuits, the connections of which are designed as standing elements carrying the integrated circuit and are bent at their tips in such a way that the respective integrated circuit is arranged at a distance from the circuit board and the connection points receiving the connections are.

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12. Magnetic core memory according to one of the preceding claims, characterized in that the driver wires with the magnetic memory cores of one half of the magnetic core matrices based on the coincidence principle and with the magnetic storage cores of the other half of the magnetic core matrices according to the anti-coincidence principle are magnetically coupled.

13. Magnetic core memory according to claim 12, characterized in that that corresponding driver wires of the two halves of the magnetic core matrices are connected to one another.

14. Magnetic core memory according to one of the preceding claims, characterized in that the driver wires and lines Columns are divided into X-driver wires and Y-driver wires that a first half of the connection points of the Series-connected diode pairs of the decoder circuits with the X-driver wires, a second half is connected to the Y-driver wires, that the common anode connections and the common cathode terminals are connected to ground potential that several groups of interconnected X driver wire ends are provided, the driver wire beginnings of which with one of the connection points of the diode pairs each only one magnetic core die are connected, that several groups of interconnected Y-driver wire ends are provided whose driver wire starts with one the connection points of the other half of the diode pairs are each connected in only one magnetic core matrix and that Switching devices for selectively connecting each X driver wire group and each Y driver wire group with a positive and a negative voltage are provided.

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15. Magnetic core memory according to claim 14, characterized in that at least four magnetic core matrices form a matrix with at least two rows and two columns, that the X-driver wires are passed through the rows beginning with a corner of the matrix and ending at a corner diagonal thereto, wherein different numbers of magnetic cores for each magnetic core matrix are acted upon by the X-driver wires, that the Y-driver wires starting at a corner of the matrix and ending at a diagonal corner of the matrix are passed through the lines of the magnetic core matrices, with different numbers of magnetic storage cores in the Magnetic core matrices are biased by each Y-driver wire and that approximately 25% of the X-driver wires start and end at each corner of the matrix and approximately 25% of the Y-driver wires start at each corner of the matrix and at each End of the corner of the matrix.

16. Magnetic core memory according to one of the preceding claims, characterized in that the magnetic core matrices with control according to the coincidence principle in a first level and the magnetic core matrices with control according to the anti-coincidence principle are arranged in a second level.

17. Magnetic core memory according to one of the preceding claims, characterized in that at least two magnetic core matrices with magnetic storage cores divided into rows and columns are provided that several with positive current direction acted upon driver wires are provided, each with magnetic memory cores of a row of the first magnetic core matrix and coupled to the corresponding magnetic storage cores of the second magnetic core matrix that a plurality of positive current direction applied further driver wires are provided, which are connected to the magnetic cores of a column

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first magnetic core matrix and the corresponding magnetic cores of the second magnetic core matrix are coupled, and that the Couplings are chosen so that when the positive currents of a row driver wire and a column driver wire coincide an additive magnetization effect in the first magnetic core matrix on the activated magnetic memory core and a subtractive magnetization effect occurs in the second magnetic core matrix at the activated magnetic memory core.

18. Magnetic core memory according to claim 17, characterized in that a plurality of first and second magnetic core matrices are provided are.

19. Magnetic core memory according to claim 17 and 18, characterized in that that in each case one magnetic storage core of a pair of a first and a second magnetic core matrix for storage of a bit is provided and that the number of magnetic core matrix pairs is the number of bits of a word to be stored is equivalent to.

20. Magnetic core memory according to one of the preceding claims, characterized in that the common anode connections and the common cathode terminals of two diode decoding circuits are connected to one another, the connection points of the diode pairs of the first decoder circuit with the beginnings of the X-driver wires and the connection points of the diode pairs of the second decoder circuit are connected to the beginnings of the Y driver wires.

21. Magnetic core memory according to one of the preceding claims, characterized in that at least four magnetic core matrices are provided which form a common matrix, and that the magnetic memory cores coupled to the starting areas and the end areas of the driver wires evenly onto the Magnetic core matrices arranged at the corners of the matrix are distributed.

3098 1 6/0793

224886.224886.

22. Magnetic core memory according to one of the preceding claims, characterized in that for guiding the lines and Column-like split driver wires between the individual magnetic core matrices and possibly on unoccupied ones Places for magnetic core matrices guide elements are provided, which are preferably formed by magnetic storage cores are.

23. A method for fastening an electronic component, preferably an integrated circuit, to the circuit board of a magnetic core memory according to one of claims 1 to 22, characterized in that the connection elements are bent at right angles to the component as stand elements, that the component is placed on the circuit board and that the tips of the connection elements with the printed Wiring to be soldered.

24.Verfahren according to claim 23, characterized in that the Soldering by heating using a focused infrared light beam he follows.

25. The method according to claim 23 or 24, characterized in that unused connecting elements of the component are shortened will.

30 9 816/0793

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