DE2247393C3

DE2247393C3 - Circuit arrangement for quasi-resetting registers or memories

Info

Publication number: DE2247393C3
Application number: DE19722247393
Authority: DE
Inventors: Ralf Dipl.-Ing. 8000 München Hillemann
Original assignee: Siemens AG
Current assignee: Siemens AG
Filing date: 1972-09-27
Publication date: 1977-01-27

Description

Gegenstand der vorliegenden Erfindung ist eine Schaltungsanordnung zum Quasi-Rückselzen von aus hochintegrierten Bausteinen bestehenden, jeweils mehrere bistabile Stufen umfassenden Registern oder Speichern, bei denen die integrierten Bausteine außer den bistabilen Stufen noch Ausgangsschalter zum Sperren der Datenausgänge besitzen.The present invention relates to a circuit arrangement for quasi-resetting from Highly integrated building blocks or registers, each comprising several bistable stages Stores in which the integrated components, in addition to the bistable stages, also have output switches for Have blocking of the data outputs.

Für den Aufbau von Registern oder Speicheranordnungen in Datenverarbeitungsanlagen stehen heute hochintegrierte Kippstufenbausteine zur Verfügung, wie z.B. der STG-Baustein MC 10133 der Firma Motorola. Zum Teil besitzen solche Bausteine keinen Rücksetzeingang, über den die Kippstufen gelöscht werden können. Um die aus solchen Bausteinen aufgebauten Register- oder Speichereinrichtungen dennoch löschen zu können, werden häufig Schaltungen wie die in Fig. 1 gezeigte angewendet. Die in Fig. 1 gezeigte Schaltungsanordnung besteht im wesentlichen aus den vier Kippstufenbausteinen BO, B1, B 2 und S3, die das eigentliche Register bilden. Dabei wird allen Bausteinen gemeinsam über die Klemmen CO das Taktsignal zum Setzen und Rücksetzen und über die Klemmen GOl und G23 ein Auslese- bzw. Auslesesperrsignal A zugeführt. Zum Rücksetzen der bistabilen Kippstufen in den Bausteinen BO bis B3 ist außerdem noch eine der Anzahl der Dateneingänge DEIN 00 bis DEIN 15 entsprechende Anzahl von Sperrgattern SG erforderlich, denen jeweils an einem Eingang eines der Dateneingangssignale in invertierter Form und jeweils am anderen Eingang ein über ein Verzögerungsglied r verzögertes Rücksetzsignal zugeführt wird. Eine solche Anordnung arbeitet beim Rücksetzen folgendermaßen: Das Rücksetzsignal R, das den Eingängen CO der Bausteine BO bis B3 überFor the construction of registers or memory arrangements in data processing systems, highly integrated flip-flop modules are available today, such as the STG module MC 10133 from Motorola. Some of these blocks do not have a reset input via which the trigger levels can be deleted. In order to nevertheless be able to delete the register or memory devices made up of such modules, circuits such as that shown in FIG. 1 are often used. The circuit arrangement shown in FIG. 1 essentially consists of the four flip-flop modules BO, B1, B 2 and S3, which form the actual register. The clock signal for setting and resetting is fed to all modules together via terminals CO and a readout or readout inhibit signal A via terminals GOl and G23. To reset the bistable multivibrators in the blocks BO to B3, a number of blocking gates SG corresponding to the number of data inputs DEIN 00 to DEIN 15 is also required, each of which has one of the data input signals in inverted form at one input and one at the other input via a Delay element r delayed reset signal is supplied. Such an arrangement works as follows when resetting: The reset signal R, which the inputs CO of the blocks BO to B3 via

Soicne acuaitun_B^... j —Soicne acuaitun _B ^ ... j-

der Aufwand an Bausteinen für den Aufbau eines Registers durch die Sperrgatter 5G erheblich vergrößert wird. Bei dem dargestellten Ausführungsbeispiel und der Verwendung von integrierten Bausteinen mit jeweils vier Sperrgattern wird die Bausteinanzahl annähernd verdoppelt.the amount of building blocks required to set up a register is increased significantly by the barrier gate 5G. In the illustrated embodiment and the use of integrated modules with four blocking gates each makes the number of modules approximate doubled.

Der Erfindung lag daher die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die bei aus hochintegrierten Bausteinen bestehenden, jeweils mehrere bistabile Stufen umfassenden Registern oder Speichern die gleiche Wirkung erzielt wie die bekannten Schaltungsanordnungen, dabei aber mit wesentlieh weniger zusätzlichen integrierten Bausteinen auskommt als jene. Bei der erfindungsgemäßen Lösung wurd davon ausgegangen, daß eine ganze Reihe von integrierten Kippstufenbausteinen außer den eigentlichen bistabilen Stufen noch Ausgangsschalter zum Sperren von Datenausgängen besitzen. Wenn die Register- oder Speicheranordnungen über solche zusätzliche integrierte Ausgangsschalter verfügen, dann kann die oben gestellte Aufgabe der wesentlichen Verringerung der Anzahl zusätzlich benötigter Bausteine gelöst werden durch ein Steuer-Flip-Flop, das durch das Rücksetzsignal für die Register- oder Speicheranordnung in die eine Lage und durch das Setzsignal in die andere Lage geschaltet wird und das nach Anlegen des Rücksetzsignals die Ausgangsschalter so steuert, daß die Datenausgänge der Register- oder Speicheranordnung gesperrt sind.The invention was therefore based on the object of specifying a circuit arrangement in which from Highly integrated building blocks or registers, each comprising several bistable stages Saving achieves the same effect as the known circuit arrangements, but with essential requires fewer additional integrated modules than that. In the solution according to the invention it was assumed that a whole series of integrated flip-flop modules besides the actual bistable stages still have output switches for blocking data outputs. If the register or memory arrangements have such additional integrated output switches, then can do the above task of significantly reducing the number of additional modules required can be solved by a control flip-flop, which is triggered by the reset signal for the register or memory arrangement is switched into one position and by the set signal in the other position and that after Applying the reset signal controls the output switch so that the data outputs of the register or Storage arrangement are locked.

Bei der vorliegenden Erfindung wird von der Erkenntnis Gebrauch gemacht, da3 es für die Wirkung eines Registers oder einer Speicheranordnung in einer Datenverarbeitungsanlage unwichtig ist, ob die bistabilen Stufen eines Registers oder einer Speicheranordnung selbst auf Null gesetzt sind, oder ob ihre Ausgangsleitungen gesperrt sind, so daß die Stufen und damit das ganze Register oder die Speicheranordnung nach außen als auf Null gesetzt wirken.In the present invention, use is made of the knowledge that it is for the effect of a register or a memory arrangement in a data processing system is unimportant whether the bistable Stages of a register or a memory arrangement are themselves set to zero, or whether their output lines are locked, so that the stages and thus the entire register or the memory arrangement act outwardly as being set to zero.

Weitere Einzelheiten der Erfindung sowie eine vorteilhafte Ausführungsform derselben werden an Hand der Fig. 2 und 3 erläutert, wobei die Fig. 2 den prinzipiellen Aufbau eines integrierten Kippstufenbausteins und Fig. 3 eine erfindungsgemäße Schaltungsanordnung zeigen.Further details of the invention as well as an advantageous embodiment thereof are provided at 2 and 3, with FIG. 2 showing the basic structure of an integrated flip-flop module and FIG. 3 shows a circuit arrangement according to the invention.

Der in Fig. 2 dargestellte integrierte Baustein besteht im wesentlichen aus den vier bistabilen Kippstufen KO, Kl, Kl und K3. Die in die Kippstufen einzugebenden Informationen werden über die Dateneingänge DO, Dl, D2 und D3 zugeführt, während über die Eingänge CO oder COl bzw. C23 die zur Übernahme der Eingangsinformationen erforderlichen Taktsignale angelegt werden. In dem dargestellten integrierten Baustein sind aber außer den Kippstufen auch noch Ausgangsschalter 50, 51, 52 und 53 vorgesehen, von denen jeweils einer mit seinem einen Eingang mit dem Ausgang einer der Kippstufen verbunden ist. Die jeweils anderen Eingänge dieser Ausgangsschalter sind mit den Ansteuerleitungen GOl und G23 verbunden. Das Zuführen von Signalen über die Leitungen GOl und G23 ermöglicht es, die Ausgangsschalter 50 bis 53 zu sperren oder zu öffnenThe integrated module shown in Fig. 2 consists essentially of the four bistable flip-flops KO, Kl, Kl and K3. The information to be entered into the flip-flops is supplied via the data inputs DO, Dl, D2 and D3, while the clock signals required for accepting the input information are applied via the inputs CO or COl or C23. In the integrated module shown, however, in addition to the flip-flops, output switches 50, 51, 52 and 53 are also provided, one of which is connected with its one input to the output of one of the flip-flops. The other inputs of these output switches are connected to the control lines GO1 and G23. The supply of signals via the lines GO1 and G23 makes it possible to block or open the output switches 50 to 53

und damit eine Ausgabe der in den bistabilen Stufen KO bis K3 gespeicherten Informationen an den Ausgängen QO, Ql, Ql und Q3 zu bewirken.and thus to cause the information stored in the bistable stages KO to K3 to be output at the outputs QO, Ql, Ql and Q3.

Fig. 3 zeigt ein unter Verwendung von Bausteinen nach Fig. 2 aufgebautes Register, bei dem von der Lehre der vorliegenden Erfindung Gebrauch gemacht ist. Das Register besteht wie das von Fig. 1 aus vier hochintegrierten Kippstufenbausteinen BO, Bl, Bl und A3, deren Verbindungen untereinander denjenigen von Fig. 1 entsprechen. Wie aber aus Fig. 3 ersichtlich ist, sind vor den Dateneingängen DEIN 00 bis DEIN 15 keine Sperrgatter angeordnet, sondern die Dateineingangssignale werden den integrierten Bausteinen direkt an ihren Dateneingängen DO, Dl, Dl und D3 zugeführt. An Stelle der Sperrgatter SG in der Schaltungsanordnung von Fig. 1 ist ein Steuer-Flip-Flop SFFvorgesehen, weLhes mit seinem einen Eingang an die Setzleitung S und mit seinem anderen Eingang an die Rücksetzleitung R angeschlossen ist. Der Ausgang Q ist über ein ODER-Gatter OG mit den Steuereingängen GOl und G23 der integrierten Bausteine ßObis S3 verbunden, und der zweite Eingang des ODER-Gatters OG ist mit der Leitung für die Auslese- bzw. Auslesesperrsignale Λ verbunden.FIG. 3 shows a register constructed using the building blocks of FIG. 2 in which the teachings of the present invention are made use of. Like that of FIG. 1, the register consists of four highly integrated flip-flop modules BO, B1, B1 and A3, the connections between which correspond to those of FIG. However, as can be seen from FIG. 3, no blocking gates are arranged in front of the data inputs DEIN 00 to DEIN 15, but the file input signals are fed to the integrated modules directly at their data inputs DO, Dl, Dl and D3. Instead of the blocking gate SG in the circuit arrangement of FIG. 1, a control flip-flop SFF is provided, one input of which is connected to the set line S and its other input to the reset line R. The output Q is connected to the control inputs GOl and G23 of the integrated modules ßObis S3 via an OR gate OG , and the second input of the OR gate OG is connected to the line for the readout or readout blocking signals Λ .

Diese Schaltungsanordnung arbeitet folgendermaßen: Durch das Rücksetzsignal auf der Leitung R wird das Steuer-Flip-Flop SFF in die eine Lage gesetzt und sperrt dadurch über das ODER-Gatter OG die Ausgangsschalter SO bis S3 in jedem der integrierten Bausteine ß0 bis B3. Damit ist das auf der Auslesetaktleitung auftretende Auslesesignal Ά unwirksam und die Datenverarbeitungssignale DAUS 00 bis DAUS 15 auf den Ausgangsleitungen QO, Ql, Ql This circuit arrangement works as follows: The reset signal on the line R sets the control flip-flop SFF to one position and thereby blocks the output switches SO to S3 in each of the integrated modules ß0 to B3 via the OR gate OG. The readout signal Ά occurring on the readout clock line is thus ineffective and the data processing signals DAUS 00 to DAUS 15 on the output lines QO, Ql, Ql

ίο und Q3 der integrierten Bausteine BO bis B3 sind daher logisch Null, d. h. das Register wirkt nach außen als gelöscht (rückgesetzt), obgleich sich die in den Bausteinen befindlichen bistabilen Kippstufen noch in ihrem vorhergehenden Zustand befinden. Das Register ist somit »quasi-rückversetzt«.ίο and Q3 of the integrated modules BO to B3 are therefore logical zero, ie the register has an external effect as deleted (reset), although the bistable flip-flops in the modules are still in their previous state. The register is thus »quasi-set back«.

Wenn danach das Register-Ladesignal »Setzen« an der Klemme 5 erstmals auf logisch »Eins« geht, wird das Steuer-FIip-FIop SFF zurückgesetzt und bewirkt seinerseits ein Freigeben der Ausgangsschalter 50 bis S3 in den Kippstufenbausteinen ß0 bis B3. Damit ist der Quasi-Rücksetzzustand des Registers wieder aufgehoben, gleichzeitig werden in die einzelnen Kippstufen des Registers die an den Eingängen DO bis D3 der Kippstufenbausteine anliegenden Daten-When the register load signal "set" at terminal 5 goes to logic "one" for the first time, the control FIip-FIop SFF is reset and in turn releases the output switches 50 to S3 in the flip-flop modules ß0 to B3. The quasi-reset status of the register is thus canceled, at the same time the data present at the inputs DO to D3 of the multivibrator modules are stored in the individual flip-flops of the register.

a₅ eingangssignale DEINOObis DEIN 15 übernommen.a ₅ input signals DEINOO to DEIN 15 accepted.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

• i patent claims: -Gatter OG is supplied, opens the "· ö" ",» 7iisetzlich it locks over the

1.Circuit arrangement for the quasi-resetting of registers or memories consisting of highly integrated components, each comprising several bistable stages, in which the integrated components, in addition to the bistable stages, also have output switches for blocking the data outputs, characterized by a control flip-flop (SFF) , which is switched by the reset signal for the register or memory arrangement in one position and by the set signal in the other position, and which controls the output switch after the reset signal is applied so that the data outputs of the register or memory arrangement are blocked.

2. Circuit arrangement according to claim 1, characterized in that one input of the control flip-flop (5FF) is connected to the set line (S) and the other input is connected to the reset line (R) of the register or memory arrangement, that the output of the control flip-flop is connected to one input of an OR gate (OG) connected with its output to the control inputs of the output switch, the other input of which is connected to a line for the supply of readout or readout blocking signals (A) .

that

the

one