DE2226336A1

DE2226336A1 - CIRCUIT ARRANGEMENT FOR ERROR DETERMINATION FOR A CODE CONVERTER

Info

Publication number: DE2226336A1
Application number: DE2226336A
Authority: DE
Inventors: Angelo Carrubba
Original assignee: Societa Italiana Telecomunicazioni Siemens SpA
Current assignee: Italtel SpA
Priority date: 1971-06-01
Filing date: 1972-05-30
Publication date: 1973-02-01
Also published as: LU64058A1; BE784117A; NL161636B; NL161636C; ZA717925B; FR2139788B1; NL7207464A; FR2139788A1

Description

Ital.Anm. 25338 A/71Italian note 25338 A / 71

vom l.Juni 1971dated June 1, 1971

Societä Italiana Telecomunicasioni Siemens s'.p.a., Piazzale Zavattari 12,Mailand (Italien)Societä Italiana Telecomunicasioni Siemens s'.p.a., Piazzale Zavattari 12, Milan (Italy)

Schaltungsanordnung zur Fehlerermittlung für einen KodewandlerCircuit arrangement for error detection for a code converter

Die. Erfindung betrifft eine Schaltungsanordnung zur Fehlerermittlung für einen Kodewandler zum Umwandeln eines m-aus-n-Kodes in einen a-aus-b-Kode.The. The invention relates to a circuit arrangement for error detection for a code converter for converting an m-out-of-n code into an a-out-of-b code.

Es ist bekannt, daß für die übertragung von Informationen in einer elektronischen Datenverarbeitungsanlage bereits bei der Planung festgelegte Kodes verwendet werden. Es ist ebenfalls bekannt, daß in einer solchen Datenverarbeitungsanlage mitunter eine Umkodierung (z.B. aus einem m-aus-n-Kode in einen a-aus-be™ Kode) erforderlich ist? damit die Informatics von einer Verarbeitungseinheit, für die sie bestimmt ist, gelesen werden kann. Es ist schließlich bekannt, daß die Richtigkeit, des Kodes häufig einer Nachprüfung bedarf, damit gewährleistet ist, daß die aaa. Bestimmungsort ankommenden Informationen mit denen übereinstimmen, die übertragen werden sollten. Beispielsweise ist dies in einer Fernsprech-Vermittlungsanlage notwendig _s bei der die von den verschiedenen rufenden- Teilnehmern gewählten Nummern in geeigneten Registern gespeichert werden, aus denen si© dann entnommen und zu einer Datenverarbeitungsanlage gesendet' werden können, welche die Verbindungen zwischen den rufenden Teilnehmern und den durch die gewählten Nummern gerufenen Teilnehmern steuert,It is known that codes that have already been defined in the planning stage are used for the transmission of information in an electronic data processing system. It is also known that a recoding (eg from an m-out-of-n code to an a-out-of-be ™ code) is sometimes necessary in such a data processing system? so that the informatics can be read by a processing unit for which it is intended. After all, it is known that the correctness of the code often needs to be checked to ensure that the aaa. The information arriving at the destination matches the information that should be transmitted. For example, this in a telephone switching system is required in which the chosen from the various rufenden- participants numbers are stored in appropriate registers _s, from which © then si removed and can 'be sent to a data processing system showing the connections between the calling parties and controls the subscriber called by the dialed numbers,

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In diesem Fall werden die Nummern den Registern normalerweise in einem 2-aus-5-Kode entnommen, d.h. in einem Kode, bei dem für jeden möglichen Wert einer bestimmten Ziffer einer Nummer Masse oder Batteriepotential (dasübertragene Informationssignal) auf jeweils zwei von fünf für diese Ziffer reservierten Ausgangsleitungen erscheinen muß. Die Datenverarbeitungsanlage, für die die verschiedenen Nummern bestimmt sind, ist hingegen so aufgebaut, daß sie den Wert jeder Ziffer einer Nummer entsprechend dem Masse- oder Batteriepotential (das empfangene Informationssignal) auf jeweils einer von zehn für jede einzelne Ziffer reservierten Ausgangsleitungen nach einem Dezimalkode identifiziert. Damit die den Registern entnommenen Informationen von der Datenverarbeitungsanlage gelesen werden können, ist offensichtlich eine Umkodierung vom 2-aus-5-Kode in den Dezimalcode notwendig. Hierfür wird gewöhnlich ein Kodewandler verwendet, der fünf durch Eingangsinformationssignale im 2-aus-5-Kode gespeiste Eingangsleitungen , zehn Ausgangsleitungen und zehn ürekodier-Torglieder einschließt. Von diesen Torgliedern hat jedes zwei mit einem entsprechenden Paar der genannten Eingangsleitungen verbundene Eingänge und einen mit einer der genannten Ausgangsleitungen verbundenen Ausgang. Es kann ein Ausgangsinformationssignal nur bei Anwesenheit von EingangsinformationsSignalen an seinen beiden Eingängen erzeugen« Jedem Paar von auf jeweils zwei der fünf Eingangsleitungen (2-aus-5-Kode) erscheinenden Eingangsinformationssignalen entspricht also ein einziges Ausgangsinformationssignal auf jeweils einer der zehn Äusgangsleitungen (Dezimalkode). Zum überprüfen der Richtigkeit des Kodes ist gewöhnlich eine transistorbestückte Schaltungsanordnung vorgesehen, die den erwähnten Umkodier-Torgliederη nachgeschaltet ist und geeignete Benachrichtigungssignale erzeugt, falls die Anzahl der Informationssignale führenden Äusgangsleitungen von eins abweicht. In this case, the numbers are usually taken from the registers in a 2-out-of-5 code, i.e. a code in which for each possible value of a certain digit of a number ground or battery potential (the transmitted information signal) must appear on every two of the five output lines reserved for this digit. The data processing system, for which the various numbers are intended, on the other hand, is structured in such a way that they correspond to the value of each digit of a number the ground or battery potential (the information signal received) to one in ten for each one Digit of reserved output lines identified by a decimal code. So that the information taken from the registers can be read by the data processing system is obviously a recoding of the 2-out-of-5 code necessary in the decimal code. For this purpose, a code converter is usually used which converts five by input information signals Input lines fed in the 2-out-of-5 code, ten output lines and includes ten ürekodier gate links. Of these Gate links each have two with a corresponding pair of said input lines connected inputs and one output connected to one of said output lines. An output information signal can only be sent in the presence of Generate input information signals at its two inputs « Each pair of input information signals appearing on two of the five input lines (2-out-of-5 code) thus corresponds to a single output information signal on each of the ten output lines (decimal code). To check the correctness of the code is usually one transistor-equipped circuit arrangement is provided, which is connected downstream of the aforementioned Umkodier-Torgliederη and suitable Notification signals are generated if the number of output lines carrying information signals differs from one.

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Die Erfindung bezweckt, eine Schaltungsanordnung zur Fehlerermittlung für einen Kodewandler , insbesondere (aber nicht ausschließlich) zur Verwendung in einer Fernsprechvermittlungsanlage anzugeben, bei der die Richtigkeit des Codes einfacher, schneller und mit geringerem Aufwand (also entsprechend billiger) nachprüfbar ist als es mit den bisher bekannten Transistorschaltungen möglich war.The aim of the invention is to provide a circuit arrangement for error detection for a code converter, in particular (but not exclusively) for use in a telephone exchange, in which the correctness of the code is easier to can be verified faster and with less effort (i.e. correspondingly cheaper) than with the previously known transistor circuits was possible.

Die Erfindung besteht darin, daß bei einer Schaltungsanordnung der genannten Art mit dem Eingang des Kodewandlers eine erste Verknüpfungsschaltung verbunden ist, welche feststellt, ob mehr als m Eingangsleitungen Informationssignale führen und in diesem Fall ein erstes Ermittlungssignal erzeugt, dass an den Ausgang des Kodewandlers eine zweite Verknüpfungsschaltung geschaltet ist, welche feststellt, ob weniger als a Ausgangsleitungen Informationssignale führen, und in diesem Fall ein zweites Ermittlungssignal erzeugt, und daß die Ausgänge der ersten und zweiten Verknüpfungsschaltung mit einer dritten Verknüpfungsschaltung verbunden sind, die ein drittes Ermittlungssignal über einen Kodefehler erzeugt, wenn wenigstens eines der ersten beiden Ermittlungssignale vorhanden ist.The invention consists in that in a circuit arrangement of the type mentioned with the input of the code converter a first Logic circuit is connected, which determines whether more than m input lines carry information signals and in this case, a first detection signal generated that to the Output of the code converter a second logic circuit is connected, which determines whether less than a output lines Information signals lead, and in this case a second detection signal is generated, and that the outputs of the first and second logic circuit are connected to a third logic circuit, which a third detection signal Generated via a code error when at least one of the first two detection signals is present.

Vorzugsweise ist an den Eingang des Kodewandlers eine vierte Verknüpfungsschaltung geschaltet, die .feststellt, ob keine Eingangsleitung ein Informationssignal führt, und in diesem Fall ein viertes Ermittlungssignal erzeugt, dass eine Schaltung vorgesehen ist, die ein den Arbeitszustand des Kodewandlers anzeigendes Signal abgibt, und daß den Ausgängen dieser beiden Schaltungen eine fünfte Verknüpfungsschaltung nachgeschaltet ist, die bei gleichzeitigem Vorhandensein des vierten Ermittlungssignals und des Anzeigesignals eine Nachricht über den Arbeitszustand ohne Informationseingangssignal erzeugt. Ferner kann mit den Ausgängen der dritten und vierten Verknüpfungsschaltung noch eine sechste Verknüpfungsschaltung verbunden sein, die ein Benachrichtigungssignal über einenA fourth logic circuit is preferably connected to the input of the code converter, which determines whether none Input line carries an information signal, and in this case generates a fourth detection signal that a circuit is provided, which emits a signal indicating the working state of the code converter, and that the outputs of this a fifth logic circuit is connected downstream of both circuits, which when the fourth Detection signal and the display signal generated a message about the working state without an information input signal. Furthermore, a sixth logic circuit can be used with the outputs of the third and fourth logic circuit connected to a notification signal via a

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Kodefehler erzeugt, falls nur eines der dritten und vierten Ermittlungssignale vorhanden ist.Code errors generated if only one of the third and fourth detection signals is present.

Es ist ohne weiteres einleuchtend, daß der Einsatz von Verknüpfungsgliedern (z.B. NAND- und NOR-Gliedern) anstelle der bisher üblichen Transistorschaltungen für die Kodenachprüfung eine wesentlich grössere Arbeitsgeschwindigkeit und somit eine schnellere Ermittlung eines etwaigen Fehlers ermöglicht. Ein weiteres, sehr vorteilhaftes Merkmal der Schaltungsanordnung gemäss der Erfindung besteht darin, daß die genannte erste Verknüpfungsschaltung nicht hinter, sondern vor dem Kodewandler angeordnet ist. Durch diese Anordnung kann die Anzahl der erforderlichen Verknüpfungsglieder und somit der Aufwand (Kosten) für den Wandler beträchtlich eingeschränkt werden. Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung eines bevorzugten Ausführungsbeispiels anhand der Zeichnung. Es zeigen:It is obvious that the use of logic elements (e.g. NAND and NOR elements) instead of the conventional transistor circuits for code verification a much higher working speed and thus a faster determination of a possible error. Another very advantageous feature of the circuit arrangement according to the invention is that said first logic circuit not behind, but in front of the code converter is arranged. This arrangement can reduce the number of logic elements required and thus the effort (Cost) for the converter can be considerably restricted. Further features and advantages of the invention emerge from the following description of a preferred embodiment with reference to the drawing. Show it:

Figur 1 das allgemeine Blockschaltbild der Schaltungsanordnung; undFIG. 1 shows the general block diagram of the circuit arrangement; and

Figur 2 die genaue Schaltungsanordnung eines Kodewandlers zum Umwandeln eines 2-aus-5-Kodes in den Dezimalkode mit einer Fehlerermittlungsanordnung gemäss einer bevorzugten Ausführungsform der Erfindung.Figure 2 shows the exact circuit arrangement of a code converter for converting a 2-out-of-5 code into the decimal code with a Error detection arrangement according to a preferred embodiment of the invention.

Der in Figur 1 in seiner Gesamtheit mit A bezeichnete Kodewandler dient zum Umwandeln eines m-aus-n-Kodes in einen a-aus-b-Kode, wobei η die Anzahl der Eingangsleitungen I₁ - I_n, b die Anzahl der Ausgangs leitungen L₁ -Lj₃/ ^m die Anzahl der Eingangsleitungen, die bei richtigem Eingangskode Informationssignale führen, und a die Anzahl der Ausgangsleitungen , die bei richtigem Ausgangskode Informationssignale führen, bedeuten .The code converter designated in its entirety by A in FIG. 1 is used to convert an m-out-of-n code into an a-out-of-b code, where η is the number of input lines I ₁ - I _n , b is the number of output lines L ₁ -Lj ₃ / ^{m is} the number of input lines which carry information signals with the correct input code, and a is the number of output lines which carry information signals with the correct output code.

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—α Ca——Α Ca—

Die für den Kodewandler A vorgesehene Fehlerermittlungs-Schaltungsanordnung enthält eine erste, dem Wandler vorgeschaltete Verknüpfungsschaltung B, die feststellt, ob die Anzahl der Informationssignale führenden Eingangsleitungen grosser als m ist, und in diesem Fall ein Ermittlungssignal C erzeugt. Eine zweite, dem Wandler nachgeschaltete Verknüpfungsschaltung D stellt fest, ob weniger als a Ausgangsleitungen InformationsSignaIe führen, und erzeugt in diesem Fall ein •Ermittlungssignal E.The error detection circuitry provided for the code converter A. contains a first logic circuit B connected upstream of the converter, which determines whether the Number of input lines carrying information signals is greater than m, and in this case a detection signal C is generated. A second logic circuit connected downstream of the converter D determines if there are fewer than a output lines Information signals lead, and in this case generates a • Detection signal E.

Mit den Ausgängen der Verknüpfungsschaltungen B' und D ist eine dritte Verknüpfungsschaltung F verbunden, die so aufgebaut ist, daß sie ein Ermittlungssignal G erzeugt, falls wenigstens eines der Ermittlungssignale C und E vorhanden ist. Dem Wandler ist ferner eine vierte Verknüpfungsschaltung H vorgeschaltet, die feststellt, ob auf keiner der Eingangsleitungen ein Informationssignal erscheint, und in diesem Fall ein Ermittlungssignal I erzeugt. Eine Schaltung L soll ein Benachrichtungssignal M jedesmal dann liefern, wenn der Wandler in einen Arbeitszustand gesteuert ist. Eine mit den Ausgängen der Verknüpfungsschaltung H und der Schaltung L verbundene weitere Verknüpfungsschaltung N erzeugt eine Nachricht 0 über einen Arbeitszustand ohne EingangsinformationsSignaIe, falls die Signale I und M gleichzeitig vorhanden sind. Schliesslich ist an die Ausgänge der Verknüpfungsschaltungen F und H noch eine sechste Verknüpfungsschaltung P angeschlossen, die ein Benachrichtigungssignal Q über einen Kodefehler erzeugt, falls nur eines der Ermittlungssignale G und I vorhanden ist.A third logic circuit F, which is constructed in this way, is connected to the outputs of the logic circuits B 'and D is that it generates a detection signal G if at least one of the detection signals C and E is present. To the Converter is also preceded by a fourth logic circuit H, which determines whether on any of the input lines an information signal appears, and in this case a detection signal I is generated. A circuit L should send a notification signal Supply M every time the converter is driven into a working state. One with the outputs of the Logic circuit H and the circuit L connected further logic circuit N generates a message 0 about a working state without input information signals, if the signals I and M are present at the same time. Finally, there is another one at the outputs of the logic circuits F and H sixth logic circuit P connected, which a notification signal Q generated via a code error if only one of the detection signals G and I is present.

Es ist ersichtlich, daß die Verknüpfungsschaltungen B^D und, H keine Ermittlungssignale C,G bzw. I erzeugen, wenn dar Eingangscode genau gleich dem richtigen a-aus-b-Kode bleibt, so daß die Verknüpfungsschaltung F ihrerseits keine Ersnittlungsslgnale G liefert und die Verknüpf ungs schaltung en N und P„ deren Aus--It can be seen that the logic circuits B ^ D and, H generate no detection signals C, G or I if the input code remains exactly the same as the correct a-out-of-b code, so that the logic circuit F in turn does not provide any detection signals G and the logic circuits N and P "whose off--

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gänge zweckmässig mit Alarmvorrichtungen gekoppelt sind, keine Nachrichten 0 und Q über Kodefehler erzeugen. Wäre hingegen zu einem bestimmten Zeitpunkt der Eingangskode fehlerhaft, z.B. in der Form eines (m+D-aus-n-Kodes, würde die Verknüpfungsschaltung B sofort ein Ermittlungssignal C erzeugen, das seinerseits die Erzeugung eines Ermittlungssignales G durch die Verknüpfungsschaltung F und somit die Erzeugung eines Benachrichtigungssignales Q durch die Verknüpfungsschaltung P hervorrufen würde. Ebenso würde, wenn in einem bestimmten Augenblick der Eingangskode z.B. die Form (m-l)-aus-n hätte, die Verknüpfungsschaltung D einen falschen Ausgangskode aufspüren und daher ein Ermittlungssignal E erzeugen, das seinerseits über die Verknüpfungsschaltungen F und P wiederum zur Erzeugung eines Benachrichtigungssignals Q führen würde. Schließlich würde, wenn zu einem bestimmten Zeitpunkt keinerlei Informationen auf den Eingangsleitungen vorhanden wären (O-aus-n-Kode), die Verknüpfungsschaltung H ein Ermittlungssignal I erzeugen, das bei gleichzeitiger Anwesenheit eines Signals M die Erzeugung einer Nachricht 0 durch die Verknüpfungsschaltung N bewirken würde. In Verbindung mit den Verknüpfungsschaltungen F und P ermitteln also die Verknüpfungsschaltungen B und D die Kodefehler in Form eines Mangels oder Überschusses an Informationssignalen, während die Verknüpfungsschaltung H in Verbindung mit der Schaltung L und der Verknüpfungsschaltung N anspricht, wenn keine Informationen erscheinen, obwohl sich der Kodewandler und die in ihm enthaltenen Vorrichtungen sich nicht in der Ruhestellung befinden.corridors are appropriately coupled with alarm devices, none Generate messages 0 and Q via code errors. If, on the other hand, the input code were incorrect at a certain point in time, e.g. in the form of an (m + D-out-of-n code, the logic circuit would B immediately generate a detection signal C that in turn, the generation of a detection signal G by the logic circuit F and thus the generation of a notification signal Q through the logic circuit P would cause. Likewise, if at a certain moment For example, the input code would have the form (m-l) -aus-n, the logic circuit D would detect an incorrect output code and therefore generate a detection signal E, which in turn is generated via the logic circuits F and P of a notification signal Q would result. In the end would, if at a certain point in time no information were available on the input lines (O-out-of-n code), the logic circuit H generate a detection signal I which, with the simultaneous presence of a signal M, the generation a message 0 through the logic circuit N would cause. In connection with the logic circuits F and P, the logic circuits B and D determine the code errors in the form of a lack or excess of information signals, while the logic circuit H in connection with the circuit L and the logic circuit N responds when no information appears, although the code converter and the devices contained in it are not in the rest position.

In Figur 2 ist der spezielle Fall eines Kodewandlers zum Umwandeln des 2-aus-5-Kodes in den Dezimalkode mit einer Fehlerermittlungsschaltung gemäss einer speziellen Ausführungsform der Erfindung dargestellt. Der Kodewandler hat fünf, jeweils einen der Inverter 6 bis 10 enthaltende Eingangsleitungen 1 bis 5. Die Ausgänge der Inverter sind paarweise nach verschiedenen Kombinationen mit den Eingängen von zehrt Haupt-NAND-Glie-In Figure 2 is the special case of a code converter for conversion of the 2-out-of-5 code into the decimal code with an error detection circuit according to a special embodiment of the invention shown. The code converter has five input lines 1 each containing one of the inverters 6 to 10 to 5. The outputs of the inverters are in pairs according to different Combinations with the inputs of the main NAND component

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dern 11 bis 20 verbunden, an deren Ausgänge ebensoviele Ausgangsleitungen 21 bis 30 angeschlossen sind. Ferner sind die Ausgänge der Inverter 6 bis 10 jeweils zu Dreien nach verschiedenen Kombinationen mit den Eingängen von zehn HilfsNAND-Gliedern 31-40 (Verknüpfungsschaltung B) verbunden, deren Ausgänge teilweise über Dioden 41 bis 46 und teilweise direkt mit den Eingängen eines NOR-Gliedes 47 verbunden sind (Verknüpfungsschaltung F). Mit einem Eingang des NOR-Gliedes 47 ist ferner über eine Diode 48 der Ausgang eines anderen NOR-Gliedes 49 (Verknüpfungsschaltung D) gekoppelt, an dessen Eingänge teilweise über Dioden 50 bis 55 und teilweise direkt die Ausgangsleitungen 21 bis 30 angeschlossen sind. Ferner sind die Eingangsleitungen 1 bis 5 mit den Eingängen eines NOR-Gliedes 57 (Verknüpfungsschaltung H) verbunden, und zwar die Leitung 1 über eine Diode 56 und die anderen Leitungen direkt. Der Ausgang des NOR-Gliedes 57 ist mit einem Eingang eines NAND-Gliedes 58 (Verknüpfungsschaltung P) gekoppelt, das an einem anderen Eingang mit dem Ausgang des NOR-Gliedes 47 verbunden ist. Der Ausgang NAND-Gliedes 58 ist zweckmässig an eine optische oder akustische Signalvorrichtung angeschlossen. Ferner ist der Ausgang des NOR-Gliedes 57 mit dem Eingang eines Inverters 59 verbunden, dessen Ausgang mit dem einen Eingang eines NAND-Gliedes 60 gekoppelt ist. Der Inverter 59 und das NAND-Glied 60 bilden die Verknüpfungsschaltung N. Mit dem anderen Eingang des NAND-Gliedes 60 ist der Ausgang eines Schaltungsgliedes 61 (Schaltung L) verbunden, das auf den Beginn der übertragung von Informationen zum Eingang des Kodewandlers anspricht. Der Ausgang des NAND-Gliedes 60 ist zweckmässig an eine Alarmvorrichtung angeschlossen.connected to the 11 to 20, at their outputs just as many output lines 21 to 30 are connected. Furthermore, the outputs of the inverters 6 to 10 are each different in threes Combinations connected to the inputs of ten auxiliary NAND gates 31-40 (logic circuit B), their Outputs are partly connected via diodes 41 to 46 and partly directly to the inputs of a NOR element 47 (logic circuit F). An input of the NOR element 47 is also the output of another NOR element via a diode 48 49 (logic circuit D) coupled to its inputs partly via diodes 50 to 55 and partly directly Output lines 21 to 30 are connected. Furthermore are the input lines 1 to 5 with the inputs of a NOR gate 57 (logic circuit H) connected, namely the line 1 via a diode 56 and the other lines directly. The output of the NOR gate 57 is coupled to an input of a NAND gate 58 (logic circuit P) which is connected to Another input is connected to the output of the NOR gate 47. The output NAND gate 58 is expedient to a optical or acoustic signaling device connected. Furthermore, the output of the NOR gate 57 is connected to the input of a Inverter 59 connected, the output of which is coupled to one input of a NAND gate 60. The inverter 59 and that NAND elements 60 form the logic circuit N. The other input of NAND element 60 is the output of a circuit element 61 (circuit L) connected, which is responsive to the beginning of the transmission of information to the input of the code converter. The output of the NAND gate 60 is useful connected to an alarm device.

Zur Erläuterung der Betriebsweise der in Figur 2 dargestellten Fehlerermittlungsschaltung sei angenommen, daß die Eingangsleitungen 1 bis 5 normalerweise auf Batteriepotential (hoher Pegel) liegen, und daß das Anlegen eines Eingangsinformations-To explain the mode of operation of the error detection circuit shown in FIG. 2, it is assumed that the input lines 1 to 5 are normally at battery potential (higher Level) and that the creation of an input information

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signals dadurch erfolgt, daß sie auf Massepotential (niedriger Pegel) gelegt werden, so daß das Anlegen einer Eingangsinformation im 2-aus-5-Kode dem Fall entsprechen, daß zwei der Eingangsleitungen 1 bis 5 an Masse gelegt werden. Wegen der Anordnung der Inverter 6 bis 10 und NAND-Glieder 11 bis 20 entspricht jedem Paar von Eingangsleitungen mit niedrigem Pegel, d.h. jeder Eingangsinformation im 2-aus-5-Kode, eine ganz bestimmte Ausgangsleitung mit niedrigem Pegel, d.h. eine ganz bestimmte Ausgangsinformation im Dezimalkode. Wenn nämlich beispielsweise die Eingangsinformation durch ein Signal mit niedrigem Pegel auf den Eingangsleitungen 1 und 2 wiedergegeben ist, liegen nur beim NAND-Glied 11 beide Eingänge auf hohem Pegel und hat daher nur die Ausgangsleitung 21 ein Signal mit niedrigem Pegel. Besteht die Eingangsinformation aus einem Signal mit niedrigem Pegel aus den Eingangsleitungen 3 und 5, hat nur das NAND-Glied 19 beide Eingänge auf hohem Pegel und daher nur das Signal auf der Ausgangsleitung 29 niedrigen Pegel usw. In dieser, der richtigen Übereinstimmung von Eingangskode und Ausgangskode entsprechenden Situation liegen die Ausgänge der NAND-Glieder 31 bis 40 und der NOR-Glieder 49 bis 57 alle auf hohem Pegel,weshalb der Ausgang des NOR-Gliedes 47 auf niedrigem Pegel und der Ausgang des NAND-Gliedes 58 auf hohem Pegel ist, was bedeutet, daß keine Benachrichtigungssignale über Kodefehler vorliegen. Gleichermassen liegt auch der Ausgang des NAND-Gliedes 60 auf hohem Pegel, der bedeutet, daß keine Benachrichtigungssignale über das Fehlen von Eingangsinformationen vorliegen, obwohl der Ausgang des Steuergliedes 21 auf hohem Pegel ist, den es jedesmal dann annimmt, wenn dieses Schaltungsglied 61 die Übertragung einer Information zum Kodewandlereingang steuert.signals takes place in that they are placed on ground potential (low level), so that the application of an input information in the 2-out-of-5 code correspond to the case that two of the input lines 1 to 5 are connected to ground. Because of the arrangement the inverters 6 to 10 and NAND gates 11 to 20 correspond to each pair of low level input lines, i.e. each Input information in the 2-out-of-5 code, a very specific output line with a low level, i.e. a very specific one Output information in decimal code. Namely, for example, when the input information is given by a low level signal is reproduced on input lines 1 and 2 only in the case of the NAND gate 11 has both inputs at a high level and therefore only the output line 21 has a signal with a low level. If the input information consists of a low level signal from input lines 3 and 5, only the NAND gate has 19 both inputs high and therefore only the signal on output line 29 low, etc. In this one, the The outputs of the NAND gates 31 are located in a situation corresponding to the correct match between the input code and the output code to 40 and the NOR gates 49 to 57 all at a high level, which is why the output of the NOR gate 47 at a low level and the output of the NAND gate 58 is high, which means that there are no notification signals about code errors. The output of the NAND element 60 is also at a high level, which means that there are no notification signals about the lack of input information, although the output of the control element 21 is at a high level, which it assumes every time this circuit element 61 controls the transmission of information to the code converter input.

Nun sei der Fall betrachtet, daß die Eingangsinformation nicht genau im 2-aus-5-Kode vorliegt, sondern im l-aus-5-Kode, im 3-aus-5-Kode, im 4-aus-5-Kode, oder im 5-aus-5-Kode. Wenn es sich um einen l-aus-5-Kode handelt, kommt keine der Ausgangs-Let us now consider the case that the input information is not precisely in the 2-out-of-5 code, but in the 1-out of 5 code, im 3-out-of-5-code, in 4-out-of-5-code, or in 5-out-of-5-code. If it is an 1-out-of-5 code, none of the initial

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leitungen 21 bis 30 auf niedrigen Pegel, so daß keine Ausgangsinformation im Dezimalkode erzeugt wird. Tritt hingegen ein 3-aus-5-/ 4-aus-5- oder 5-aus-5-Kode auf, liegen mehr als eine Ausgangsleitung auf niedrigem Pegel, so daß sich mehrere Informationen im Dezimalkode überlagern, also unrichtige Informationen zur betreffenden Verarbeitungseinheit, für die die Ausgangsinformationen des Kodewandlers bestimmt sind, übertragen werden. In diesem Falle schalten die NAND-Glieder 31 bis 40 und die NOR-Glieder 49 und 47 das NAND-Glied 58 auf einen niedrigen Ausgangspegel um, der eine Nachricht über einen Kodefehler darstellt. Handelt es sich nämlich um einen l-aus-5-Eingangskode, führt also nur eine der Eingangsleitungen 1 bis 5 ein Signal mit niedrigem Pegel, wird durch das Fehlen von Signalen mit niedrigem Pegel auf den Ausgangsleitungen 21 bis 30 der Ausgang des NOR-Gliedes 49 auf niedrigem Pegel gebracht (Ermittlungssignal E). Hierauf folgt das umschalten des NOR-Gliedes 47 auf hohen Pegel (Ermittlungssignal G), der mit dem hohen Ausgangspegel des NOR-Gliedes 57 verknüpft wird (Fehlen des Ermittlungssignals I) und damit das Umschalten des NAND-Gliedes 58 auf niedrigen Ausgangspegel bewirkt, der die Nachricht Q über einen Kodefehler darstellt. Wenn hingegen der Eingangskode ein 3-aus-5-, 4-aus-5- oder 5-aus-5-Kode ist, d.h. wenn mehr als zwei Eingangsleitungen ein Signal mit niedrigem Pegel führen (oder wie man auch sagt, "markiert" sind), springt der Ausgang eines oder mehrerer der NAND-Glieder 31 bis 40 auf niedrigen Pegel (Ermittlungssignal C), der seinerseits das Umschalten des Ausgangs des NOR-Gliedes 47 auf hohen Pegel hervorruft (Ermittlungssignal G). Dieser Zustand wird wiederum mit dem hohen Ausgangspegel des NOR-Gliedes 57 verknüpft (Fehlen des Ermittlungssignals I) und bewirkt somit das Umschalten des NAND-Gliedes 58 auf einen niedrigen Ausgangspegel, der die Nachricht Q über einen Kodefehler darstellt.lines 21 to 30 at low level, so that no output information is generated in decimal code. If, on the other hand, a 3-out-of-5/4-out-of-5 or 5-out-of-5 code occurs, there are more than one Output line low, so that there is more information superimpose in the decimal code, i.e. incorrect information on the processing unit in question for which the output information of the code converter are intended to be transmitted. In this case, the NAND gates 31 to 40 and switch NOR gates 49 and 47 convert the NAND gate 58 to a low output level, which represents a message about a code error. If it is a 1-out-of-5 input code, only one of the input lines 1 to 5 carries a low signal Level, the absence of signals with a low level on the output lines 21 to 30 is the output of the NOR gate 49 brought to a low level (detection signal E). This is followed by switching the NOR gate 47 to a high level (detection signal G), which is linked to the high output level of the NOR element 57 (absence of the detection signal I) and thus the switching of the NAND gate 58 brings about a low output level, which represents the message Q about a code error. If, on the other hand, the input code is a 3-out-of-5, 4-out-of-5 or 5-out-of-5 code, i.e. if more than two input lines are one If the signal is at a low level (or as one says, "marked"), the output of one or more of the jumps NAND gates 31 to 40 at low level (detection signal C), which in turn switches the output of the NOR gate 47 causes high level (detection signal G). This condition is in turn linked to the high output level of the NOR element 57 (absence of the detection signal I) and thus causes switching the NAND gate 58 to a low output level, which represents the message Q about a code error.

Ein sehr spezieller Fall ist das Fehlen von Inforaationssignalen auf allen Eingangsleitungen 1 bis 5, da diese Situation auch gewollt sein, d.h. einem Ruhezustand entsprechen kann«, Für digA very special case is the lack of information signals on all input lines 1 to 5, since this situation can also be wanted, i.e. it can correspond to a state of rest «, For dig

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Unterscheidung zwischen dem Ruhezustand und dem Arbeitszustand beim Fehlen von Eingangsinformationen ist das NAND-Glied 60 vorgesehen, das nur dann ein Ausgangssignal mit niedrigem Pegel (Benachrichtigungssignal 0) erzeugt, wenn auch der Ausgang des Steuer-Schaltgliedes 61 (Signal M) auf hohem Pegel ist, d.h. nur dann, wenn das Schaltglied 61 den Beginn eines Arbeitszustandes meldet. Die beiden NAND-Glieder 58 und 60 liefern daher alle für die Oberprüfung der Richtigkeit des Eingangskodes notwendigen Informationen.The NAND gate 60 distinguishes between the idle state and the working state in the absence of input information provided which only generates a low level output signal (notification signal 0) if the output of the Control switching element 61 (signal M) is at a high level, i.e. only when the switching element 61 is the beginning of an operating state reports. The two NAND gates 58 and 60 therefore all provide for checking the correctness of the input code necessary information.

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Claims

\ Λ) Circuit arrangement for error detection for a code converter for converting an m-out-of-n code into an a-out-of-b code, characterized? that a first logic circuit (B) is connected to the input of the code converter (A), which determines whether more than m input lines carry information signals, and in this case generates a first detection signal (C) that is sent to the output of the code converter (A) a second logic circuit (D) is connected, which determines whether less than a output lines carry information signals, and in this case generates a second detection signal (E), and that the outputs of the first and second logic circuit (B, D) with a third logic circuit (F) are connected, which generates a third detection signal (G) via a code error when at least one of the first two detection signals (C, E) is present.

2.) Circuit arrangement according to claim 1, characterized that a fourth logic circuit (H) is connected to the input of the code converter (A), which determines whether no input line carries an information signal, and in this case a fourth detection signal (I) generates that a circuit (L) is provided which sends a signal indicating the working state of the code converter (A) (M) and that the outputs of these two circuits (H, L) are followed by a fifth logic circuit (N), which, when the fourth detection signal (I) and the display signal (M) are simultaneously present, a message (0) generated about the working state without information input signal.

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3.) Circuit arrangement according to claim 2, d, a characterized by / That with the outputs of the third and fourth logic circuit (F, H) a sixth logic circuit (P), which generates a message (Q) about a code error, if only the third or only the fourth Detection signal (G, I) is present.

4.) Circuit arrangement according to one of claims 1 to 3 for a code converter for converting a 2-out-of-5 code into one Decimal code, characterized in that the first logic circuit (B) consists of ten logic gate elements (31 to 40), each of which has three inputs coupled to three input lines (1 to 5) and is so constructed that there is a detection signal only in the presence of information signals on all of its inputs generated.

5.) Circuit arrangement according to claim 4, characterized g e indicates that the second logic circuit (D) is formed by a link gate member (49) which ten each connected to the output lines (21 to 30) Has inputs and is such that it generates a detection signal only if there are no information signals at any of its inputs available.

6.) Circuit arrangement according to claim 5, characterized that the third logic circuit (F) is formed by a logic gate element (47), which ten each with the outputs of the ten link gate members (31 to 40) of the first logic circuit (B) connected Inputs and one connected to the output of the logic gate element (49) of the second logic circuit (D) has another input and is such that it is a detection signal only when a detection signal is present

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generated at at least one of its inputs.

7.) Circuit arrangement according to one of the preceding claims, characterized in that the fourth logic circuit (H) consists of a logic gate element (57) consists of five each with the input lines (1 to 5) has connected inputs and is such that it generates a detection signal only if none of its inputs Information signals are present.

8.) Circuit arrangement according to claim 7, characterized in that that the fifth logic circuit (N) is formed by a further logic gate element (60), that has two inputs that connect to the outputs of the link gate element (57) of the fourth logic circuit (H) or the Circuit (L) for generating the display signal (M) are coupled via the working state of the code converter, and which so is designed so that it only generates a notification signal if a notification signal is simultaneously at its inputs is available.

9.) Circuit arrangement according to claim 8, characterized that the sixth logic circuit (P) consists of a logic gate element (58) which has two inputs each with the output of the link gate member (47) of the third logic circuit (F) or the link gate member (57) of the fourth logic circuit (H) are connected, and which is such that it is a notification signal generated only if a detection signal is present at only one of its inputs

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