DE2215519B2

DE2215519B2 - Method for recording information and circuit arrangement for carrying out the method

Info

Publication number: DE2215519B2
Application number: DE19722215519
Authority: DE
Inventors: Hans-Christian Dipl.-Ing. 7251 Malmsheim; Strohwald Rainer; Reum Helmut; 7000 Stuttgart DuMont
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Filing date: 1972-03-30
Publication date: 1976-09-16

Description

ist, daß ferner drei Flip-Flops vorgesehen sind, daß der Eingang des ersten Flip-Flops an den Ausgang höchster Wertigkeit des Binärzählers angeschlossen ist, daß der Eingang des zweiten Flip-Flops an den nicht invertierenden Ausgang des ersten Flip-Flops angeschlossen ist, daß der Eingang des dritten Flip-Flops an den nicht invertierenden Ausgang des zweiten Flip-Flops angeschlossen ist, daß der invertierende Ausgang des dritten Flip-Flops an den zweiten Freigabeeingang des fünften Demultiplexers angeschlossen ist, daß der nicht invertierende Ausgang des dritten Flip-Flops an die zweiten Freigabeeingänge der übrigen vier Demultiplexer angeschlossen ist, daß der zweite Eingang des dem ersten Demultiplexer zugeordneten NAND-Gattersan den invertierenden Ausgang des ersten Flip-Flops angeschlossen ist, daß der dritte Eingang dieses NAND-Gatters an den invertierenden Ausgang des zweiten Flip-Flops angeschlossen ist, daß der zweite Eingang des dem zweiten Demultiplexer zugeordneten NAND-Gatters an den nicht invertierenden Ausgang des ersten Flip-Flops eingeschlossen ist, daß der dritte Eingang dieses NAND-Gatters an den invertierenden Ausgang des zweiten Flip-Flops angeschlossen ist, daß der zweite Eingang des dem dritten Demultiplexer zugeordneten NAND-Gatters an den invertierenden Ausgang des ersten Flip-Flops angeschlossen ist, daß der dritte Eingang dieses NAND-Gatters an den nicht invertierenden Ausgang des zweiten Flip-Flops angeschlossen ist, daß der zweite Eingang des dem vierten Demultiplexer zugeordneten NAND-Gatters an den nicht invertierenden Ausgang des ersten Flip-Flops angeschlossen ist, daß der dritte Eingang dieses NAND-Gatters an den nicht invertierenden Ausgang des zweiten Flip-Flops angeschlossen ist, daß der zvkeite Eingang des dem fünften Demultiplexer zugeordneten NAND-Gatters an den nicht invertierenden Ausgang des dritten Flip-Flops angeschlossen ist und daß der dritte Eingang dieses NAND-Gatters durch Anlegen an die Betriebsspannung mit einem 1-Signal beaufschlagt ist.is that three flip-flops are also provided that the input of the first flip-flop to the output highest valence of the binary counter is connected that the input of the second flip-flop to the the non-inverting output of the first flip-flop is connected to the input of the third flip-flop is connected to the non-inverting output of the second flip-flop that the inverting The output of the third flip-flop is connected to the second enable input of the fifth demultiplexer is that the non-inverting output of the third flip-flop to the second enable inputs of the rest four demultiplexer is connected that the second input of the first demultiplexer assigned NAND gate to the inverting output of the first flip-flop is connected that the third input of this NAND gate to the inverting The output of the second flip-flop is connected to the second input of the second demultiplexer associated NAND gate included to the non-inverting output of the first flip-flop is that the third input of this NAND gate to the inverting output of the second Flip-flops is connected that the second input of the third demultiplexer assigned NAND gate is connected to the inverting output of the first flip-flop that the third The input of this NAND gate is connected to the non-inverting output of the second flip-flop is that the second input of the fourth demultiplexer associated NAND gate to the non-inverting The output of the first flip-flop is connected to the third input of this NAND gate is connected to the non-inverting output of the second flip-flop that the zvkeite Input of the NAND gate assigned to the fifth demultiplexer to the non-inverting output of the third flip-flop is connected and that the third input of this NAND gate by applying a 1-signal is applied to the operating voltage.

An Hand der Zeichnung soll die Erfindung näher erläutert werden. Es zeigtThe invention will be explained in more detail with reference to the drawing. It shows

Fig. 1 eine Schaltungsanordnung gemäß der Erfindung mit einer Gruppe von sechzehn nebeneinander angeordneten Schreibelektroden und einem dieser Gruppe zugeordneten Demultiplexer mit sechzehn Informationsausgängen,Fig. 1 shows a circuit arrangement according to the invention with a group of sixteen side by side arranged writing electrodes and a demultiplexer assigned to this group with sixteen Information outputs,

Fig. 2 eine Schaltungsanordnung gemäß der Erfindung mit fünf nebeneinander angeordneten Gruppen von je sechzehn Schreibelektroden und fünf je einer Gruppe zugeordneten Demultiplexern mit je sechzehn Informationsausgängen,Fig. 2 shows a circuit arrangement according to the invention with five juxtaposed groups of sixteen writing electrodes each and five one each Group assigned demultiplexers with sixteen information outputs each,

Fig. 3 ein Impulsdiagramm zu den Schaltungsanordnungen nach den Fig. 1 und 2.3 shows a timing diagram for the circuit arrangements according to FIGS. 1 and 2.

In Fig. 1 ist das als Aufzeichnungsträger verwendete elektrosensitive Papier mit 20 bezeichnet. Zur Aufzeichnung der Informationen auf das elektrosensitive Papier 20 dient eine Gruppe 21 von sechzehn nebeneinander angeordneten Schreibelektroden S₀, S_x, S₂,... S₁₅, die elektrisch gegeneinander isoliert sind. Die Schreibelektroden S₀, S₁, S₂,...S₁₅ werden über Schreibtransistoren T₀, T",, T₂,... T₁₅ angesteuert. Die Kollektoren der Schreibtransistoren sind dabei an die Schreibelektroden, die Emitter der Schreibtransistoren an Masse angeschlossen. Das elektrosensitive Papier 20 ist über einen Widerstand 26 an die Schreibspannung von — 35 Volt gelegt. Der Elektrodengruppe 21 isr ein Demultiplexer 31 zugeordnet. Der Demultiplexer 31 ist mit 16 Informationsausgängen versehen, dk: mit 0, 11, 2,... 15 bezeichnet sind, und hat ferner vier als Infoirmationseingänge dienende Binäreingänge A_x, B_x, C₁, D_x und zwei Freigabeeingänge G₁, und G₂ ,.DerDemultiplexer31 kann dabei ein handelsüblicher, in integrierter Technik ausgeführter TTL-Deinultiplexer sein. Die Informationsausgänge 0, 1, 2,... 15 des Demultiplexers 311 sindIn FIG. 1, the electrosensitive paper used as a recording medium is denoted by 20. A group is for recording the information on the electro-sensitive paper 20 of sixteen 21 adjacent writing electrodes S _0, S _x, S _2, ... S _15, which are electrically insulated from each other. The write electrodes S ₀ , S ₁ , S ₂ , ... S ₁₅ are controlled via _{write transistors T 0} , T ",, T ₂ , ... T _15. The collectors of the write transistors are connected to the write electrodes, the emitters of the write transistors ... is connected to ground, the electro-sensitive paper 20 is applied to the write voltage through a resistor 26 - set 35 volts assigned isr a demultiplexer 31. the electrode group 21 of the demultiplexer 31 is provided with 16 information outputs dk: with 0, 11, 2 ,. .. 15 are designated, and also has four binary inputs A _x , B _x , C ₁ , D _x and two release _{inputs G 1} , and G ₂ , which serve as information information inputs The information outputs 0, 1, 2, ... 15 of the demultiplexer 311 are

ίο über Schutzwidcistände R₀, R_x, R₂,... R_xs an die Basen der Schreibliansistoren T₀, T₁, T-, T₁₅ angeschlossen. ίο connected to the bases of the write transistors T ₀ , T ₁ , T-, T ₁₅ via protective resistors R ₀ , R _x , R ₂ , ... R _xs .

Ferner ist ein mit zwei Eingängen E₁ „ und E₁ „ versehenes NAND-Gatter N₀ vorgesehen. Der AusgangFurthermore, a NAND gate N ₀ provided with two inputs E ₁ ″ and E ₁ ″ is provided. The exit

P₀ dieses NAND-Gatters N₀ ist an den Eingang 41 eines Mono-Flops 40 angeschlossen., dessen Ausgangsimpulse eine veränderbare Impulsdauer s_s haben, wobei diese Impulsdauer an eineim nicht dargestellten Potentiometer einstellbar ist. Der Ausgang 42 P _{0 of} this NAND gate N ₀ is connected to the input 41 of a mono-flop 40, the output pulses of which have a variable pulse duration s _s , this pulse duration being adjustable on a potentiometer (not shown). The exit 42

des Mono-Flops 410 ist an den ersten Freigabeeingang G₁₁ des Demultiplexers 31 angeschlossen. Der zweite Eingang E₂₀ des NAND-Gatters TV₀ ist an den Takteingang 51 eines 4 -Bit-Binärzählers 50 angeschlossen, dessen Informationsausgänge A₀, B₀, C₀, D₀ an dieof the mono-flop 410 is connected to the first enable _{input G 11 of} the demultiplexer 31. The second input E _{20 of} the NAND gate TV ₀ is connected to the clock input 51 of a 4- bit binary counter 50, whose information outputs A ₀ , B ₀ , C ₀ , D ₀ to the

Informationseingiinge A_x, B_x, C₁, D₁ des Demultiplexers 31 angeschlossen sind. Der zweite Freigabeeingang G_2x des Demultiplexers 31 ist an Masse gelegt und somit mit einem 0-Signal beaufschlagt. Ferner ist noch ein zweiter Mono-Flop 60 vorgesehen, dessen nicht invertierender Ausgang 61 an den Reset-Eingang 52 des 4-Bit-Binärzählers 50 angeschlossen ist. Die Wirkungsweise der Anordnung nach Fig. 1 ist folgende: Die auf das elektrosensitive Papier aufzuzeichnenden Bild-Informationen werden an den ersten Eingang E₁₀ des NAND-Gatters N₁₁ gelegt (Fig. 3, zweite Zeile). Am zweiten Eingang E₂,, des NAND-Gatters N₀ liegt: ein von außen angelegter Schreibtakt Cp, der auch den 4-Bit-Binärzähler 50 ansteuert. Die am Ausgang /'₀ des NAND-Gatters N₀ liegenden Impulse werden im Mono-Flop 40 in ihrer Impulsdauer auf i::inen Wert verkürzt, der der Einschaltdauer /₅ jederemzeilnen Schreibelektrode S₀, S₁. S₂,... S₁₅ entspricht, wobei dieser Wert an dem in der Zeichnung nicht dargestellten Potentiometer einstellbar ist. Diese Dauer t_s der am Ausgang 42 des MonoFlops 40 entstehenden Impulse wird so eingestellt, daß sie kürzer ist als d:ie Zeit, nach der der Ausbrennvorgang von alleine beendet wäre. Diese am Ausgang 42 des Mono-Flops 40 abgenommenen Impulse wer-Information inputs A _x , B _x , C ₁ , D _{1 of} the demultiplexer 31 are connected. The second release input G _{2x of} the demultiplexer 31 is connected to ground and thus has a 0 signal applied to it. A second mono-flop 60 is also provided, the non-inverting output 61 of which is connected to the reset input 52 of the 4-bit binary counter 50. The mode of operation of the arrangement according to FIG. 1 is as follows: The image information to be recorded on the electrosensitive paper is applied to the first input E _{10 of} the NAND gate N ₁₁ (FIG. 3, second line). At the second input E ₂ ,, of the NAND gate N ₀ lies: an externally applied write clock Cp, which also controls the 4-bit binary counter 50. The pulses at the output / ' _{0 of} the NAND gate N ₀ are shortened in their pulse duration in the mono-flop 40 to i :: inen value that of the switch-on duration / _{5 of} each individual writing electrode S ₀ , S ₁ . S ₂ , ... S ₁₅ corresponds, this value being adjustable on the potentiometer not shown in the drawing. This duration t _{s of} the impulses arising at the output 42 of the MonoFlop 40 is set so that it is shorter than the time after which the burnout process would end by itself. These pulses picked up at the output 42 of the mono-flop 40 are

den an den ersten Freigabeeingang G₁ j des Demultiplexers 31 gelegt, während an dem zweiten Freigabeeingang G₂^ ein 0-Signal liegt. Der Schreibtakt c steuert gleichzeitig den 4-Bit-Binärzähler 50 so an, daß sich an seinen Ausgängen A₀, B₀, C₀, D₀ allewhich is applied to the first release input G ₁ j of the demultiplexer 31, while a 0 signal is present _{at the second release input G 2 ^.} The write clock c simultaneously controls the 4-bit binary counter 50 in such a way that all of its outputs A ₀ , B ₀ , C ₀ , D ₀

sechzehn möglichen, in logischer Folge ablaufenden Zustände ergeben.. Diese Ausgangsimpulse des A-Bit-Binärzählers 5© werden auf die Informationseingänge A_x, B₁, C₁, D₁ des Demultiplexers 31 gegeben. Dadurch wird erreicht, daß an den Informationsausgangen 0,1,2,... 15 des Demulitplexers 31 nacheinander im Takt der am ersten Freigabeeingang G₁, liegenden Schreibiinpulse jeweils für die Dauer t_s eines einzelnen Impulses ein 0-Signal liegt. Dabei erscheint ein Schreibimpuls nur an denjenigen Informa-sixteen possible, running in a logical sequence states result .. This output pulses of the A-bit binary counter 5 © are applied to the information inputs A _x, B _1, C _1, D ₁ of the demultiplexer 31st It is thereby achieved that at the information outputs 0, ₁ , 2, ... 15 of the demultiplexer 31 there is a 0 signal for the duration t _{s of} an individual pulse, one after the other, in time with the write pulses at the first release input G 1. A write impulse only appears on the information

tionsausgängen, die gleichzeitig die durch das Videosignal bestimmte Information erhalten. Die an den Informationsaiisgängen 0,1, 2,... 15 des Demultiplexers 31 entstehenden Schreibimpulse werdention outputs that simultaneously receive the information determined by the video signal. The on the information outputs 0, 1, 2, ... 15 of the demultiplexer 31 resulting write pulses

über die Schutzwiclerstände R_ü, R₁, R₁,... /?₁₅den Basen der Schreibtransistoren T_n, T",, T₂,... T₁₅ zugeführt, die für die Dauer r_s der Impulse die Schreibspannung durchschalten. Nachdem alle Schreibclektroden S₀, 5,, S₂, ..S₁₅ durchlaufen sind, wird durch einen Reset-Impuls, der im Mono-Flop 60 seine definierte Dauer erhält, der 4-Bit-Binärzähler 50 in den Ausgangszustand zurückgesetzt. Der Startimpuls für das Mono-Flop 60 kann z.B. nach dem Durchlaufen aller Schreibclcktroden S₁₁, S₁, S₂,... S₁₅ am Ausgang eines UND-Gatters abgenommen werden, dessen Einginge mil sämtlichen Ausgängen des Binärzählers 50 verbunden sind.via the protective resistances R _ü , R ₁ , R ₁ , ... /? _{15 to} the bases of the _{write transistors T n} , T ",, T ₂ , ... T ₁₅ , which switch through the write voltage for the duration r _{s of} the pulses. After all write electrodes S ₀ , 5 ,, S ₂ _{, ... S 15} are run through, the 4-bit binary counter 50 is reset to the initial state by a reset pulse, which receives its defined duration in the mono-flop 60. The start pulse for the mono-flop 60 can, for example, after running through all the write clock electrodes S ₁₁ , S ₁ , S ₂ , ... S _{15 are taken} from the output of an AND gate, the inputs of which are connected to all outputs of the binary counter 50.

Fig. 2 zeigt ein zweites Ausführungsbeispiel einer Schaltungsanordnung gemäß der Erfindung. Zur Aufzeichnung der Informationen auf das elektrosensitive Papier 20 sind hier fünf nebeneinander angeordnete Elektrodengruppen 21,22,23,24,25 vorgesehen, die je sechzehn nebeneinander angeordnete Schreibelektroden enthalten, die elektrisch gegeneinander isoliert sind. Die Schreibelektroden der ersten Gruppe 21 sind mit S₀₁, S_n, S₂,,...S₁₅₁ bezeichnet, die der zweiten Gruppe 22 mit S₀₂, S₁₂, S₂₂,... S₁₅₂. ·■■ die der fünften Gruppe 25 mit S_0-5, S₁₅, S₂₅,... S₁₅^. Die Schreibelektroden S_0-1, S₁ „... S₁₅, jeder Gruppe werden über Schreibtransistoren T_{0 jt} T₁₁, T₁ ,,··· T_15-1 angesteuert, wobei /die Werte 1,2,3,4 und 5 annimmt, je nachdem, ob sich die Schreibelektrode bzw. der Schreibtransistor in der ersten Gruppe 21, der zweiten Gruppe 22, der dritten Gruppe 23 usw. befindet. Die Kollektoren der Schreibtransistoren sind dabei an die Schreibelektroden, die Emitter der Schreibtransistoren an Masse angeschlossen. Das elektrosensitive Papier 20 ist über einen Widerstand 26 an die Schreibspannung von —35 Volt gelegt. Jeder der fünf Elektrodengruppen 21, 22, 23, 24, 25 ist einer von fünf gleichen Demultiplexern 31, 32, 33,34, 35 zugeordnet. Jeder Demultiplexer ist dabei mit zwei Freigabeeingängen G₁,, G-,, und mit vier binären Informationseingängen A₁, B₁, Cj, D, versehen, wobei ι die Werte 1. 2, 3, 4, 5 annimmt, je nachdem, ob der Demultiplexer der ersten Elektrodengruppe 21, der zweiten Elektrodengruppe 22, der dritten Elektrodengruppe 23 usw. zugeordnet ist. Jeder der Demultiplexer hat ferner sechzehn Informationsausgänge, die jeweils mit 0,1, 2,... 15 bezeichnet sind. Diese Informationsausgänge sind jeweils über Schutzwiderstände ^Ro, R\j< ß^.--K_l5l an die Basen der Schreibtransistoren T₀₁, Tj_-1-, T₂V₁... T₁₅, angeschlossen.Fig. 2 shows a second embodiment of a circuit arrangement according to the invention. To record the information on the electrosensitive paper 20 , five electrode groups 21, 22, 23, 24, 25 arranged next to one another are provided here, each of which contains sixteen write electrodes arranged next to one another, which are electrically insulated from one another. The writing electrodes of the first group 21 are designated with S ₀₁ , S _n , S ₂ ,, ... S ₁₅₁ , those of the second group 22 with S ₀₂ , S ₁₂ , S ₂₂ , ... S ₁₅₂ . · ■■ those of the fifth group 25 with S _0-5 , S ₁₅ , S ₂₅ , ... S ₁₅ ^. The writing electrodes S _0-1 , S ₁ "... S ₁₅ , of each group are controlled via writing transistors T _{0 jt} T ₁₁ , T ₁ ,, ··· T _15-1 , where / the values 1, 2, 3, 4 and 5, depending on whether the write electrode or the write transistor is located in the first group 21, the second group 22, the third group 23 and so on. The collectors of the write transistors are connected to the write electrodes, the emitters of the write transistors to ground. The electrosensitive paper 20 is connected to the writing voltage of -35 volts via a resistor 26. Each of the five electrode groups 21, 22, 23, 24, 25 is assigned one of five identical demultiplexers 31, 32, 33, 34, 35. Each demultiplexer is provided with two release inputs G ₁ , G-, and with four binary information inputs A ₁ , B ₁ , Cj, D , where ι takes on the values 1. 2, 3, 4, 5, depending on whether the demultiplexer is assigned to the first electrode group 21, the second electrode group 22, the third electrode group 23 and so on. Each of the demultiplexers also has sixteen information outputs, each designated by 0, 1, 2, ... 15. These information outputs are each connected to the bases of the _{write transistors} _{T 01} , Tj _-1 -, T ₂ V ₁ ... T ₁₅ ^{via protective resistors R} o, R \ j < ß ^ - K l5l.

Ferner ist ein mit zwei Eingängen E₁₀, E₂^₀ versehenes NAND-Gatter N₀ vorgesehen. Der Ausgang P₀ dieses NAND-Gatters N₀ ist an den Eingang 41 eines Mono-Flops 40 angeschlossen, dessen Ausgangsimpulse eine veränderbare Impulsdauer % haben, wobei diese Impulsdauer an einem nicht dargestellten Potentiometer einstellbar ist. Der zweite Eingang E₂^₀ des NAND-Gatters N₀ ist an den Takteingang 51 eines 4-Bit-Binärzählers SO angeschlossen, dessen Informationsausgänge mit A₀, B₀, C₀ und D₀ bezeichnet sind. Diese Informationsausgänge sind an die Informationseingänge A₁, B₁, C₁, D_; sämtlicher Demultiplexer 31, 32, 33, 34, 35 angeschlossen, wobei jeweils der Ausgang A₀ mit sämtlichen Eingängen Ai (i = 1 bis 5), der Ausgang C₀ mit sämtlichen Eingängen C_i (i = 1 bis 5) und der Ausgang D₀ mit sämtlichen Eingängen D_t{i = 1 bis 5) verbunden ist. Further, a two-input E _10, E ₂ ^ ₀ provided NAND gate N ₀ is provided. The output P _{0 of} this NAND gate N ₀ is connected to the input 41 of a mono-flop 40, the output pulses of which have a variable pulse duration%, this pulse duration being adjustable on a potentiometer, not shown. The second input E ₂ ^ _{0 of} the NAND gate N ₀ is connected to the clock input 51 of a 4-bit binary counter SO, the information outputs of which are designated A ₀ , B ₀ , C ₀ and D _0. These information outputs are to the information inputs A ₁ , B ₁ , C ₁ , D _; all demultiplexers 31, 32, 33, 34, 35 connected, the output A ₀ with all inputs Ai (i = 1 to 5), the output C ₀ with all inputs C _i (i = 1 to 5) and the output D _{0 is} connected to all inputs D _t {i = 1 to 5).

Jedem der fünf Demultiplexer 31, 32, 33, 34, 35 ist eines von fünf jeweils mit drei Eingängen E_lJt E₂₄, E_3-1 versehenen NAND-Gattern N₁, N₂, N₃, N₄ und Af₅ zugeordnet, deren Ausgänge mit P₁ bezeichnet sind (ii = 1 bis 5). Der erste Freigabeeingang G₁, des ersten Demultiplexers 31 ist dabei an den Augang P₁ des NAND-Gatters N₁, der ersten Freigabeeingang G₁₂ des zweiten Demultiplexers 32 an den Ausgang P₂ des NAND-Gatters N₂, der erste Freigabeeingang G₁₃ des dritten Demultiplexers 33 an den Ausgang P₃ des NAND-Gatters N₃, der erste Freigabeeingang Each of the five demultiplexers 31, 32, 33, 34, 35 is assigned one of five NAND gates N ₁ , N ₂ , N ₃ , N ₄ and Af ₅ , each provided with three inputs E _lJt E ₂₄ , E _3-1, whose outputs _{are labeled P 1} (ii = 1 to 5). The first release _{input G 1 of} the first demultiplexer 31 is connected to the output P _{1 of} the NAND gate N ₁ , the first release _{input G 12 of} the second demultiplexer 32 to the output P _{2 of} the NAND gate N ₂ , the first release input G ₁₃ of the third demultiplexer 33 to the output P _{3 of} the NAND gate N ₃ , the first enable input

ve G₁₄ des vierten Demultiplexers 34 an den Ausgang P₄ des NAND-Gatters N₄ und der erste Frcigabeeingang G₁₅ des fünften Demultiplexers 35 an den Ausgang P₅ des NAND-Gatters N₅ angeschlossen. Jeweils der erste Eingang E₁. der fünf NAND-Gatter (V₁. Λ\.ve G _{14 of} the fourth demultiplexer 34 is connected to the output P _{4 of} the NAND gate N ₄ and the first Frcigabeeingang G _{15 of} the fifth demultiplexer 35 is connected to the output P _{5 of} the NAND gate N ₅ . The first input E _{1 in} each case. of the five NAND gates (V _1. Λ \.

N₃, N₄. N₅ ist an den Ausgang 42 des Mono-Flops 40 angeschlossen.N ₃ , N ₄ . N ₅ is connected to the output 42 of the mono-flop 40 .

Ferner sind drei Flip-Flops F₁, F₂ und F, vorgesehen. Der Eingang 70 des ersten Flip-Flops F₁ ist an den Ausgang Dy des 4-Bit-Binärzahlers 50 angeschlossen. Der Eingang 80 des zweiten Flip-Flops F, ist an den nicht invertierenden Ausgang Q₁ des ersten Flip-Flops F., angeschlossen. Der Eingang 90 des dritten Flip-Flops F₃ ist an den nicht invertierenden Ausgang Q₂ des zweiten Flip-Flops F₂ angeschlossen. DerFurthermore, three flip-flops F ₁ , F ₂ and F are provided. The input 70 of the first flip-flop F ₁ is connected to the output Dy of the 4-bit binary counter 50. The input 80 of the second flip-flop F is connected to the non-inverting output Q _{1 of} the first flip-flop F. The input 90 of the third flip-flop F ₃ is connected to the non-inverting output Q _{2 of} the second flip-flop F ₂ . the

invertierende Ausgang ζ5.ι des dritten Flip-Flops F. ist an den zweiten Freigabeeingang G₂, des fünften Demultiplexers 35 angeschlossen. Der nicht invertierende Ausgang Q₃ des dritten Flip-Flops F₃ ist an die zweiten Freigabeeingänge G₂₁, G₂^,. G₂₃. G_:4 der übrigen vier Demultiplexer 31,32.33,34 angeschlossen. Der zweite Eingang E₂₁ des NAND-Gatters N₁ ist an den invertierenden Ausgang Q₁ des ersten Flip-Flops F₁ angeschlossen. Der dritte Eingang E_3-, des NAND-Gatters N₁ ist an den invertierenden Ausgang Q₁ des zweiten Flip-Flops F, angeschlossen. Der zweite Eingang E₂₂ des NAND-Gatters N₂ ist an den nicht invertierenden Ausgang Q, des ersten Flip-Flops F₁ angeschlossen. Der dritte Eingang t ,, des NAND-Gatters N₂ ist an den invertierenden Ausgang Q₂ des zweiten Flip-Flops F₂ angeschlossen. Der zweite Eingang E_2J des NAND-Gatters N₃ ist an den invertierenden Ausgang Q₁ des ersten Flip-Flops F₁ angeschlossen. Der dritte Eingang E₃₃ des NAND-Gatters N₃ ist an den nicht invertierenden Ausgang Q₁ des zweiten Flip-Flops F₂ angeschlossen. Der zweite Eingang E₂₄ des NAND-Gatters N₄ ist an den nicht invertierenden Ausgang Q₁ des ersten Flip-Flops F₁ angeschlossen. Der dritte Eingang E₃₄ des NAND-Gatters N₄ ist an den nicht invertierenden Ausgang Q₂ des zweiten Flip-Flops F₂ angeschlossen. Der zweite Eingang E₂^ des NAND-Gatters N₅ isi an den nicht invertierenden Ausgang Q₃ des dritter Flip-Flops F₃ angeschlossen. Der dritte Eingang E₃^ des NAND-Gatters N₅ ist durch Anlegen an die Be triebsspannung U_a mit einem 1-Signal beaufschlagt inverting output ζ5.ι of the third flip-flop F. is connected to the second release _{input G 2 of} the fifth demultiplexer 35. The non-inverting output Q _{3 of} the third flip-flop F ₃ is connected to the second enable inputs G ₂₁ , G ₂ ^ ,. G ₂₃ . G _{: 4 of} the remaining four demultiplexers 31,32,33,34 connected. The second input E _{21 of} the NAND gate N ₁ is connected to the inverting output Q _{1 of} the first flip-flop F ₁ . The third input E ₃ , of the NAND gate N ₁ is connected to the inverting output Q _{1 of} the second flip-flop F. The second input E _{22 of} the NAND gate N ₂ is connected to the non-inverting output Q of the first flip-flop F ₁ . The third input t _{1 of} the NAND gate N 2 is connected to the inverting output Q _{2 of} the second flip-flop F ₂ . The second input E _{2J of} the NAND gate N ₃ is connected to the inverting output Q _{1 of} the first flip-flop F ₁ . The third input E _{33 of} the NAND gate N ₃ is connected to the non-inverting output Q _{1 of} the second flip-flop F ₂ . The second input E _{24 of} the NAND gate N ₄ is connected to the non-inverting output Q _{1 of} the first flip-flop F ₁ . The third input E _{34 of} the NAND gate N ₄ is connected to the non-inverting output Q _{2 of} the second flip-flop F ₂ . The second input E ₂ ^ of the NAND gate N _{5 is connected} to the non-inverting output Q _{3 of} the third flip-flop F ₃ . The third input E ₃ ^ of the NAND gate N ₅ is applied to the operating voltage U _a with a 1-signal

Ferner ist ein zweiter Mono-Flop 60 vorgesehenA second mono-flop 60 is also provided Der nicht invertierende Ausgang 61 des Mono-FlopThe non-inverting output 61 of the mono-flop

60 ist an den Rese t-Eingang 52 des 4-Bit-Binärzähler60 is connected to the reset input 52 of the 4-bit binary counter 50 angeschlossen. Der invertierende Ausgang 62 de50 connected. The inverting output 62 de Mono-Flops 60 ist an die Reset-Eingänge 71, 81, 9 der Flip-Flops F₁, F₂, F₃ angeschlossen.Mono-flops 60 is connected to the reset inputs 71, 81, 9 of the flip-flops F ₁ , F ₂ , F ₃ .

Die Wirkungsweise der Anordnung nach Fig. 2 is folgende:The mode of operation of the arrangement according to FIG. 2 is the following:

Die auf das elektrosensitive Papier aufzuzeichnerThe recorder on the electrosensitive paper

den Bild-Informationen werden an den ersten Eir gang Ε_1Λ des NAND-Gatters N₀ gelegt. Ein solche Videosignal ist in der zweiten Zeile von F i g. 3 als Be spiel dargestellt. Am zweiten Eingang E₂₄, d<the image information is applied to the first _{input Ε 1Λ of} the NAND gate N ₀ . Such a video signal is in the second line of FIG. 3 shown as an example. At the second input E ₂₄ , d <

609522/25609522/25

NAND-Gatters iV₀ liegt ein von außen angelegter Schreitakt c_P, der auch den 4-Bit-Binärzähler 50 ansteuert. Die am Ausgang P₀ des NAND-Gatters N_n liegenden Impulse werden im Mono-Flop 40 in ihrer Impulsdauer auf einen Wert verkürzt, der der Einschaltdauer f_s jeder einzelnen Schreibelektrode S₀, S₁, S₂,... S₁₅ entspricht, wobei dieser Wert an dem in der Zeichnung nicht dargestellten Potentiometer einstellbar ist. Diese Dauer t_s der am Ausgang 42 des MonoFlops 40 entstehenden Impulse wird so eingestellt, daß sie kürzer ist als die Zeit, nach der der Ausbrennvorgang von alleine beendet wäre. Diese am Ausgang 42 des Mono-Flops 40 abgenommenen Impulse werden an die ersten Eingänge E_{1 έ} der NAND-Gatter N₁ gelegt, deren Ausgänge P₁ an die ersten Freigabeeingänge G₁, der Demultiplexer angeschlossen sind.NAND gate iV ₀ is an externally applied step clock c _P , which also controls the 4-bit binary counter 50. The pulses at the output P _{0 of} the NAND gate N _n are shortened in their pulse duration in the mono-flop 40 to a value which corresponds to _{the switch-on duration f s of} each individual writing electrode S ₀ , S ₁ , S ₂ , ... S ₁₅ , this value being adjustable on the potentiometer not shown in the drawing. This duration t _{s of} the impulses arising at the output 42 of the MonoFlop 40 is set so that it is shorter than the time after which the burn-out process would end by itself. These pulses picked up at the output 42 of the mono-flop 40 are applied to the first inputs E _{1 έ of} the NAND gate N ₁ , the outputs P ₁ of which are connected to the first release _{inputs G 1 of} the demultiplexer.

Der Schreibtakt c_F steuert gleichzeitig den 4-Bit-Binärzählcr 50 so an, daß sich an seinen Informationsausgängen A₀, B₀, C₀, D₀ alle sechzehn möglichen, in logischer Folge ablaufenden Zustände ergeben. Diese Ausgangsimpulse des 4-Bit-Binärzählers 50 werden auf die jeweils parallel geschalteten Informationseingänge Af, ß„ C₁, D_t der Demultiplexer 31,32, 34,35 gegeben. Lägen an den beiden Freigabeeingängen G₁J und G₂J der Demultiplexer dabei gleichzeitig 0-Signale, so wurden die Informationsausgänge 0,1, 2,... 15 der Demultiplexer 31,32,33,34,35 nacheinander im Takt der Schreibimpulse jeweils für die Dauer I₅ eines einzelnen Impulses mit einem 0-Signal beaufschlagt. Es wurden also gleichzeitig an den Ausgängen 0 aller Demultiplexer 0-Signale anliegen, danach an allen Ausgängen 1, danach an allen Ausgän-The write clock c _F simultaneously controls the 4-bit binary counter 50 so that its information outputs A ₀ , B ₀ , C ₀ , D _{0 result in} all sixteen possible states running in a logical sequence. These output pulses of the 4-bit binary counter 50 are given to the respective parallel-connected information inputs Af, β, C ₁ , D _{t of} the demultiplexers 31, 32, 34, 35. If there were 0 signals at the two release inputs G ₁ J and G ₂ J of the demultiplexer at the same time, the information outputs 0, 1, 2, ... 15 of the demultiplexers 31, 32, 33, 34, 35 would be consecutively in time with the write pulses applied to a 0 signal for the duration I _{5 of a single pulse.} So there were 0 signals at the 0 outputs of all demultiplexers at the same time, then 1 at all outputs, then at all outputs

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gen 2, usw., bis beim sechzehnten Schreibimpuls ar allen Ausgängen 15 0-Signale liegen und danach wieder an allen Ausgängen 0.gen 2, etc., until all outputs 15 have 0 signals at the sixteenth write pulse ar and then again at all outputs 0.

Durch die Flip-Flops F₁ Through the flip-flops F ₁

F₂ und F₃ werden nur aber die zweiten Freigabeeingange G₂^ der Demultiplexer so geschaltet, daß jeweils nur ein Demultiplexei freigegeben wird. Die am Ausgang 42 des Mono-Flops 40 liegenden Signale werden dabei in den NAND-Gattern N_; mit den Ausgangssignalen der Flip-Flops F ₂ and F ₃ , however, only the second release inputs G ₂ ^ of the demultiplexer are switched so that only one demultiplexer is released at a time. The signals at the output 42 of the mono-flop 40 are in the NAND gates N _; with the output signals of the flip-flops

ίο F₁, F₂, F₃ verknüpft und auf die ersten Freigabeeingänge G, j der Demultiplexer gegeben. Dadurch wird erreicht, daß nur der Ausgang eines Demultiplexers schreibt, der durch die Zähler 50, F₁, F₂, F₃ angewählt wurde und gleichzeitig die durch das Videosignal bestimmte Information erhält. Die an den Informationsausgängen 0,1,2,... 15 der Demultiplexer 31, 32,33, 34,35 entstehenden Schreibimpulse werden über die Schutzwiderstände R_0jy R₁ „ R_2i,...R_J5J den Basen der Schreibtransistoren T₀,, T_u, 7"^,...T₁₅, zuge-ίο F ₁ , F ₂ , F ₃ linked and given to the first release inputs G, j of the demultiplexer. This ensures that only the output of a demultiplexer writes which has been selected by the counters 50, F ₁ , F ₂ , F ₃ and at the same time receives the information determined by the video signal. The write pulses generated at the information outputs 0, 1, 2, ... 15 of the demultiplexers 31, 32, 33, 34, 35 are _{transferred to} the bases of the write transistors T ₀ _{via the protective resistors} R _{0jy R 1,} R _2i , ... R J5J ,, T _u , 7 "^, ... T ₁₅ , assigned

ao führt, die für die Dauer f_s der Impulse die Schreibspannung durchschalten. Nachdem die Schreibelektroden S₀J, S_lit S₂J,...S_l5j aller Gruppen 21, 22, 23, 24,25 durchlaufen sind, im gewählten Ausführungsbeispiel also nach achtzig Takten, werden durch einen Rest-Impuls, der im Mono-Flop 60 seine definierte Dauer erhält, atle Zähler 50, F₁, F₂, F₃ in den Ausgangszustand zurückgesetzt.ao leads, which switch through the write voltage for the duration f _{s of the pulses.} After the writing electrodes S ₀ J, S ₂ _lit S J, ... S _l5 j of all the groups 21, 22, 23, are passed through 24,25, in the selected exemplary embodiment, after eighty cycles are achieved by a residual pulse in Mono-flop 60 receives its defined duration, atle counter 50, F ₁ , F ₂ , F _{3 are} reset to the initial state.

Die in der Beschreibung verwendeten Bezeichnungen 1-Signal und 0-Signal werden in der DighaltechnDc verwendet. Ein 1-Signal bezeichnet ein Potential, das in der Größenordnung der Betriebsspannung liegt, und ein 0-Signal ein Potential, das ungefähr dem Massepotential entspricht.The terms 1-signal and 0-signal used in the description are used in the DighaltechnDc used. A 1-signal denotes a potential that is in the order of magnitude of the operating voltage, and a 0 signal has a potential approximately equal to the ground potential.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

'i Patent claims:

1. A method for recording image information on electrosensitive paper, in particular on metal recording paper, using a group of individual writing electrodes which are electrically isolated from one another and are each controlled one after the other via a controllable Schaher, characterized in that the writing electrodes are controlled by binary signals takes place, these binary signals being de .odiert in a decoding circuit (31 to 35), so that each of the individual binary signals is assigned to one of the controllable switches ( T) at the output of the decoding circuit and the duty cycle of each individual writing electrode is selected to be shorter than the time after which the burnout process ends on its own.

2. The method according to claim 1, characterized in that the group (21) of juxtaposed writing electrodes (S ₀ , S ₁ , S ₂ , ... S ₁₅ ) is assigned a demultiplexer (31) whose number of information outputs (0 , 1, 2, ... 15) is equal to the number of writing _{electrodes (S 0,} S ₁ , S ₂ , ... S ₁₅ ) of the electrode group (21) that the image information to be recorded on the electrosensitive paper is displayed the first input ( E ₁₀ ) of a NAND gate (N ₀ ) provided with two inputs ( E ₁₀ , E ₂₀ ) can be applied and by being applied to the second input (E ₂₀ ) of this NAND gate (N ₀ ) , in the same way Time intervals successive clock pulses (c _f ) are rasterized that the rasterized information lying at the output (P ₀ ) of this NAND gate (N ₀ ) is applied to a release input ( _{G 11} ) of the demultiplexer (31) that the second input ( E ₁₀ ) of the NAND gate (N ₀ ) lying clock pulses (c _P ) also to the clock input (51) of a binary counter ers (50) are placed so that the pulses generated at the information outputs (A ₀ , B ₀ , C _n , D ₀ ) of the binary counter (50) are sent to the information inputs (A ₁ , B ₁ , Cj, O ₁ ) of the demultiplexer ( 31) and that the write pulses generated at the information outputs (0, 1, 2, ... 15) of the demultiplexer (31) are sent to the control electrodes of the controllable switches (T ₀ , T ₁ , T ₂ , ... T ₁₅ ) are fed.

3. Circuit arrangement for performing the method according to claims 1 and 2, characterized in that between the output ( P ") of the NAND gate (N ₀ ) and the release input (G ₁₁ ) of the demultiplexer (31) a mono-flop ( 40) with an adjustable duration (/ _s ) of its output pulses.

4. Circuit arrangement according to claim 3 for recording image information using five adjacent electrode groups (21,22,23,24,25), each of which has the same number of writing electrodes (S ₀₁ ,

S ₁ ,, S _2i , S ₁₅₁ ), characterized in that

each of the five electrode groups (21, 22, 23, 24, 25) is assigned one of five identical demultipliers (31, 32 _; 33, 34, 35) _{each provided with two release inputs (G 1} -, G _{2,), the information outputs} (A ₁₁ , B _n , C _n , D _n ) of the binary counter (50) are connected to the information inputs ( A ₁ , B _t , C ₁ , D ₁ ) of all five demultiplexers (31, 32, 33, 34, 35) and wherein the information outputs (0,1,2, ... 15) of the five demultiplexers (31, 32, 33, 34, 35) with the writing electrodes (S _Oi , S ₁ "S-, " ..- S ₁ Jj) each of a group of electrodes (21, 22 ', 23, 24, 25) are connected so that each of the five demultiplexers (31,32,33,34, 35) has one of five each with three inputs (E ₁ ,, E _2i , E ₃₁ ) provided NAND gates (N ₁ , N ₂ , N ₃ ', N _t , N ₅ ) , the first release _{inputs (G 1} ,) of the demultiplexer (31, 32, 33,34,35) each to the output (P ₁ ) of one of these NAND gates (Nj are connected, that in each case the first input (E ₁₁ ) of this five NAND gates (N ₁ ) is connected to the output (42) of the mono-flops (40), that three flip-flops (F ₁ , F ₂ , F ₃ ) are provided that the input (70) of the first flip-flops (F ₁ ) is connected to the highest value output (D ₀ ) of the binary counter (SO) that the input (80) of the second FUp-flop (F ₂ ) to the non-inverting output ( Q ₇ ) of the second Füp-Flops (F ₂ ) is connected, that the inverting output (Q ₃ ) Jes third flip-flops (F ₃ ) is connected to the second enable _{input (G 25} ) of the fifth demultiplexer (35) that the non-inverting output (Q ₃ ) of the third flip-flop (F.) is connected to the second enable inputs (G ₂₁ , G ₂₂ , G ₂₃ , G ₂₄ ) of the other four demultiplexers (31, 32, 33, 34, "35) that the second input (E ₂₁ _{) of the NAND gate (N 1} ) assigned to the first demultiplexer (31) is connected to the inverting output (Q ₁ ) of the first flip-flop (F ₁ ), that the third input (E ₃₁ ) this s NAND gate (N ₁ ) is connected to the inverting output (Q ₂ ) of the second flip-flop (F ₂ ) that the second input (E ₂₂ ) of the NAND gate (N ₂ ) of the first flip-flops (F ₁ is connected) to the non-inverting output (Q _1), that the third input (e _{3 2)} of this NAND gate (N ₂₎ to the inverting output (Q ₂₎ d ^is the second Flip-flops (F ₂ ) is connected that the second input (E _{2 3} ) of the third demultiplexer (33) assigned NAND gate (N ₃ ) to the inverting output (Q ₁ ) of the first flip-flop (E ₁ ) is connected that the third input (E ₃₃ ) of this NAND gate (N ₃ ) is connected to the non-inverting output (Q ₂ ) of the second flip-flop (F ₂ ) that the second input (E _2-4 ) of the fourth demultiplexer (34) associated NAND gate (N ₄ ) is connected to the non-inverting output (Q ₁ ) of the first flip-flop (F ₁ ) that the third input (E ₃₄ ) this NAND gate (N ₄ ) is connected to the non-inverting output (Q ₂ ) of the second flip-flop (F ₂ ) so that the second input (E ₂₅ ) of the NAND gate assigned to the fifth demultiplexer (35) ( N ₅ ) is connected to the non-inverting output (Q ₃ ) of the third flip-flop (F ₃ ) and that the third input (E, ₅ ) of this NAND gate (N ₅ ) is applied to the operating voltage ( U _n ) is applied with a 1-signal.

5. Arrangement according to claim 4, characterized in that that both the writing electrodes and the writing transistors as well as the de-

multiplexer are arranged directly on the electrode comb.

The invention relates to a method of recording from image information to electrosensitive Paper, in particular on registration metal paper, using a group of individual writing electrodes, which are electrically isolated from one another and each one after the other via a controllable switch can be controlled.

Methods of this type are already known in which one or more groups of writing electrodes are designed as a so-called electrode comb. A sequential control of these writing electrodes is known from US Pat. No. 2,779,654. ^It: but st there to this sequential control to achieve the writing electrodes, a very complicated analog circuit described. A large number of resonant circuits - corresponding to the number of writing electrodes - are necessary, which can lead to coordination difficulties with a larger number of writing electrodes. Small changes in the control frequency, e.g. B. by temperature influences, would have the consequence that wrong writing electrodes would be activated. In order to prevent this, a great deal of effort is required for frequency stabilization and for the coordination and selectivity of the individual oscillating circuits driven Auiki .. This makes the arrangement too complex, especially for small office machines. Furthermore, the control of the writing electrodes by means of binary signals is known from DT-AS 1412 141, namely by means of two, non-coded binary signal sequences which must be coordinated with one another in terms of time. Compared to a coded signal sequence with a decoder circuit that does not require any further signal sequence, the solution by means of two signal sequences brings difficulties in the exact timing, which in turn can lead to inaccuracies in the recording. In the arrangement of this publication, the control of the writing electrodes takes place partly one after the other and partly also simultaneously. The simultaneous control of the writing electrodes has the disadvantage of the risk of bridging between the individual writing electrodes. Since the recording takes place here by means of a photosensitive method, the problem of the burn-out process is also not addressed.

The object of the invention is therefore to eliminate these disadvantages, i.e. to develop a method which ensures safe and precise control of the writing electrodes with little effort and yet at the same time by sequential control of these writing electrodes the disadvantage of Prevents bridging during the burnout process.

According to the invention, this object is achieved in that the control of the writing electrode !! through binary signals takes place, these binary signals are decoded in a decoding circuit so that each of the individual binary signals assigned to one of the controllable switches at the output of the decoding circuit and the switch-on duration of each individual writing electrode is selected to be shorter than the time after which the burnout process ends by itself

A preferred embodiment of the invention Method consists in that the group of juxtaposed writing electrodes a Demultiplexer is assigned, the number of information outputs equal to the number of writing electrodes of the electrode group is that the image information to be recorded on the electrosensitive paper to the first input of a two-input NAND gate and by applied to the second input of this NAND gate, successive at equal time intervals Clock pulses are rasterized that the ani output of this NAND gate lying rasterized Information to a Fieigabeeingang the demultiplexer that the second Input of the NAND gate lying clock pulses are also applied to the clock input of a binary counter that the pulses generated at the information outputs of the binary counter are sent to the information inputs of the demultiplexer and that at the information outputs of the demultiplexer resulting write pulses are fed to the control electrodes of the controllable switches. The writing time is equal to the duration of the time applied to the second input of the NAND gate Clock pulses. Since this time is shorter than that until When the next clock pulse begins, the time elapses ensures that the individual writing electrodes of the electrode group can be controlled one after the other.

In a further development of the invention, it is advantageous to place a mono-flop with an adjustable duration of its output pulses between the output of the NAND gate and the release input of the demultiplexer. The writing time is then equal to this adjustable duration / _{s of} the output pulses of the MonoFlop. The possible change in the writing time as a result also allows a change in the point

4.0 size and thus the degree of blackness, so that a Gray value recording is possible.

The invention also relates to a circuit arrangement for recording image information using five electrode groups arranged side by side, each of which is the same Number of writing electrodes. Such a circuit arrangement should be designed so that these electrode groups and the individual writing electrodes within each of these electrode groups are controlled one after the other and that at the same time the duty cycle of each individual writing electrode is shorter than the time after which the outbreak process ends by itself. According to the invention this is achieved in that each of the five electrode groups is one of five, each with two release inputs provided Dcmultiplexern is assigned, the information outputs of the binary counter on the information inputs of all five demultiplexers are connected and furthermore the information outputs the five demultiplexers are connected to the writing electrodes of one electrode group each are that each of the five demultiplexers one of five each provided with three inputs NAND gate is assigned, the first release inputs of the demultiplexer each to the output one of these NAND gates are connected, that in each case the first input of these five NAND gates connected to the output of the mono-flop