DE2148450B2 - Powerless scanning arrangement - Google Patents
Powerless scanning arrangementInfo
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Description
Die Erfindung bezieht sich auf eine leistungslose Abtastanordnung, insbesondere für Kondensatorspeicher, mit einem Transistorimpe.'jnzwandler, in des- $en Speisestromkreis ein weiterer Transistor geschallet ist.The invention relates to a powerless sampling arrangement, in particular for capacitor storage, with a transistor impulse converter, in which Another transistor is sounded in the supply circuit is.
Bei einer bekannten Anordnung dieser Art (siehe Aufsatz von Beck: »Analog Storage Circuit«, IBM Technical Disclosure Bulletin, VoI. 9. Nr. 7, Dezember 1966, S. 916 und 917) wird die Steuerspannung für den weiteren Transistor zwischen einer Zenerdiode und einem Widerstand abgegriffen. Der weitere Transistor hat die Aufgabe, die Spannung einer Ver-Sorgungsquelle so zu reduzieren, daß der Impedanz-Wandler nicht überlastet wird. Übersteigt die Spannung zwischen dem Gate des Impedanzwandlers und Seinem Strompfad einen gewissen nicht allzu großen Wert, so kann in unerwünschter Weise Ladung zwischen Gate und Strompfad des Impedanzwandlers abfließen, unter Umständen kann es sogar zu einem Spannungsdurchbruch kommen.In a known arrangement of this type (see article by Beck: "Analog Storage Circuit", IBM Technical Disclosure Bulletin, VoI. 9. No. 7, December 1966, pp. 916 and 917) becomes the control voltage tapped for the further transistor between a Zener diode and a resistor. The other one The task of the transistor is to control the voltage of a supply source to be reduced so that the impedance converter is not overloaded. Exceeds the tension between the gate of the impedance converter and its current path there is a certain not too large Value, charge between the gate and current path of the impedance converter can be undesirable drain, under certain circumstances it can even lead to a voltage breakdown.
Der Erfindung liegt die Aufgabe zugrunde, die bekannte Schaltung derart auszubilden, daß das Abfließen der Ladung und ein Spannungsdurchbruch vertnieden werden.The invention is based on the object of designing the known circuit in such a way that the drainage the charge and a voltage breakdown can be avoided.
Diese Aufgabe wird bei einer Abtastanordnung der tingangs angegebenen Art erfindungsgemäß dadurch gelöst, daß auf der im Speisestromkreis dem weiteren Transistor gegenüberliegenden Seite des Impedanzwandlers die Steiierspannung für den weiteren Transistor abgegriffen wird.This object is achieved according to the invention in a scanning arrangement of the type specified at the beginning solved that on the opposite side of the impedance converter in the supply circuit to the further transistor the stepping voltage for the further transistor is tapped.
Auf diese Weise wird erreicht, daß die Spannung im Speisestromkreis im wesentlichen an dem weiteren Transistor abfällt, so daß zwischen dem Gate des Impedanzwandler und dessen beiden anderen Elektroden kaum noch Spannungsdifferenzen auftreten.In this way it is achieved that the voltage in the supply circuit is essentially at the other Transistor drops off, so that between the gate of the impedance converter and its two other electrodes hardly any voltage differences occur.
ίο Ströme zwischen dem Gate des Impedanzwandlers und seinen beiden anderen Elektroden odor gar Spannungsdurchbrüche werden somit vermieden. Dieser Vorteil wirkt sich dann besonders günstig aus, wenn der Impedanzwandler ein MOS-Transistor ist.ίο Currents between the gate of the impedance converter and its two other electrodes or even voltage breakdowns are thus avoided. This Advantage has a particularly favorable effect when the impedance converter is a MOS transistor.
Zweckmäßigerweise ist der weitere Transistor ein FE-Transistor, der im Gegensatz zu einem MOS-Transistor keine Störspannungseffekte zeigt.The further transistor is expediently an FE transistor, which in contrast to a MOS transistor shows no interference voltage effects.
Erfindungsgemäß wird ferner vorgeschlagen, daß sich zwischen dem Impedanzwandler und dem weiteren Transistor ein Widerstand befindet, um eine Verstärkung der Gatespannung des Impedanzwandlers durch Gegenkopplung zu unterdrücken.According to the invention it is also proposed that between the impedance converter and the further Transistor a resistor is located in order to amplify the gate voltage of the impedance converter suppressed by negative feedback.
In der einzigen Figur der Zeichnung ist ein Ausführungsbeispiel dargestellt.In the single figure of the drawing, an embodiment is shown.
Darin ist mit Qx ein Impedanzwandler, mit Q., ein FE-Transistor, mit R ein Widerstand, mit C ein Kondensator, mit / eine Konstantstromquelle, mit E der Eingang und mit A der Ausgang der Schaltung bezeichnet. Die Steuerelektrode des FE-Transistors O.: In it, Q x denotes an impedance converter, Q. an FE transistor, R denotes a resistor, C denotes a capacitor, / denotes a constant current source, E denotes the input and A denotes the output of the circuit. The control electrode of the FE transistor O .:
ist mit dem Ausgang A verbunden. Spannungsschwankungen am Eingang E wirken sich dahingehend aus, daß der innere Widerstand von Q1, damit die Steuerspannung von Q., und damit der innere Widerstand von Q2 entsprechend verändert werden.is connected to output A. Voltage fluctuations at input E have the effect that the internal resistance of Q 1 , thus the control voltage of Q., and thus the internal resistance of Q 2 are changed accordingly.
Es schwankt somit die Spannung im Punkte A und im Punkte B mit der Schwankung am Eingang E mit. In der Figur sind für den Fall, daß U1 gleich O Volt ist, die Spannungsverhältnisse eingezeichnet. Man sieht, daß am Gate des Impedanzwandlers Q1 10 Volt ± 1, am Ausgang A 15 Volt + 1 und am Punkt B 9 Volt ± 1 liegen. Über dem Impedanzwandler, und zwar auf dessen Strompfad, fallen somit etwa 6 Volt ab. Wäre Q2 nicht vorhanden, was für bekannte Schaltungen zutrifft, so würden die 15 Volt allein über Q1 abfallen. Übrigens wirken sich Schwankungen der Spannung CZ1 auf den Ausgang A bei der Schaltung gemäß der Figur nicht so stark aus wie bei bekannten Schaltungen, bei denen Q2 fehlt.The voltage at point A and at point B therefore fluctuates with the fluctuation at input E. In the figure, the voltage ratios are shown for the case that U 1 is equal to 0 volts. It can be seen that there are 10 volts ± 1 at the gate of the impedance converter Q 1 , 15 volts + 1 at the output A and 9 volts ± 1 at the point B. About 6 volts drop across the impedance converter, specifically on its current path. If Q 2 were not present, which applies to known circuits, the 15 volts would drop across Q 1 alone. Incidentally, fluctuations in the voltage CZ 1 do not have as great an effect on the output A in the circuit according to the figure as in known circuits in which Q 2 is absent.
Q2 kann ein P-Kanal- oder ein N-Kanal-FE-Transistor sein. An Stelle der Konstantstromquelle / kann natürlich auch irgendein Arbeitswiderstand vorgesehen sein.Q 2 can be a P-channel or an N-channel FE transistor. Instead of the constant current source / any working resistor can of course also be provided.
Hierzu 1 Blatt Zeichnungen1 sheet of drawings
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19712148450 DE2148450B2 (en) | 1971-09-24 | 1971-09-24 | Powerless scanning arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19712148450 DE2148450B2 (en) | 1971-09-24 | 1971-09-24 | Powerless scanning arrangement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2148450A1 DE2148450A1 (en) | 1973-04-05 |
| DE2148450B2 true DE2148450B2 (en) | 1974-01-31 |
Family
ID=5820814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19712148450 Ceased DE2148450B2 (en) | 1971-09-24 | 1971-09-24 | Powerless scanning arrangement |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2148450B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160417A (en) * | 1986-12-23 | 1988-07-04 | Mitsubishi Electric Corp | Dynamic register circuit |
| US4958123A (en) * | 1987-12-23 | 1990-09-18 | U.S. Philips Corporation | Circuit arrangement for processing sampled analogue electrical signals |
-
1971
- 1971-09-24 DE DE19712148450 patent/DE2148450B2/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| DE2148450A1 (en) | 1973-04-05 |
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Legal Events
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