DE2136210A1 - Zentraleinheit fur eine EDV-Anlage - Google Patents

Description

Contrologic Inc., 555 Fifth Avenue. New York, N.Y., U.S.A.

Zentraleinheit für eine EDV-Anlage

Die vorliegende Erfindung betrifft eine Zentraleinheit für eine EDV-Anlage.

In der US-PS 3 315 235 ist eine EDV-Anlage beschrieben, die eine sogenannte zentrale Recheneinheit (CPU) sowie einen Hauptspeicher, Eingangs-Ausgangs-(E/A)-Kanäle und Eingangs-Ausgangs-Einheiten und Steuerungen umfaßt. Ein Problem bei der Montage solcher EDV-Anlagen liegt in dem sogenannten "Teilanzahlproblem", d.h. dem Problem, das sich ergibt, wenn man sehr viele verschiedene Teile benutzt, um die ganze Anlage aufzubauen, anstatt gleiche Teile mehrmals zu benutzen. Es liegt nahe, daß mit den heutigen Massenfertigungstechniken auch der komplizierteste Teil in der Massenfertigung am wirtschaftlichsten hergestellt werden kann.

Es ist bekannt, daß der Hauptspeicher immer mit einer sehr geringen Teilezahl hergestellt werden kann, unabhängig davon, ob er mit magnetischen Kernen oder mit Festkörperschaltungen erzeugt wird, da der Speicher durch den Zusammenbau einer Vielzahl gleicher Einheiten gebildet wird. Die Eingangs-Ausgangs-Einheiten sowie die zugeordneten logischen. Steuerungsvorrichtungen sind im allgemeinen ziemlich unregelmäßig und sie werden von einer größeren Anzahl von Herstellern mit den dem besonderen Anwendungsfall entsprechenden Schnittstellen (Interfaces) produziert.

Die Zentraleinheit und der E/A-Kanal, (der in Wirklichkeit einer einfachen Zentraleinheit entspricht, die mit einem weniger leistungsfähigen Rechenwerk als die Zentraleinheit ausgestattet ist), sind die schwierigsten und aufwendigsten Teile der EDV-Anlage. Bis jetzt sind diese Bauteile mit vielen verschiedenen Einzelteilen hergestellt worden.

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Mit Bezug auf diesen Sachverhalt stellt es insbesondere die Aufgabe der vorliegenden Erfindung dar, eine Zentral-Grundeinheit zu schaffen, die als wiederkehrendes Stüclcteil bei der Her§teilung komplizierter Zentraleinheiten verwendet werden kann, welche als Zentraleinheit oder E/A-Kanal in einer z.B. in der US-PS 3 315 235 beschriebenen EDV-Anlage eingesetzt werden können.

Dabei liegt der vorliegenden Erfindung die weitere Aufgabe zugrunde, eine EDV-Anlage zu schaffen, die sich mit der vorfc geschlagenen Zentral-Grundeinheit verwirklichen läßt.

Die erfindungsgemäße Zentral-Grundeinheit zur Anwendung in einer EDV-Anlage ist gekennzeichnet durch die Kombination folgender Einheiten: eine mit einer Vielzahl von Registern und mit entsprechenden Eingangs- und Ausgangs-Torschaltungen ausgestattete Datenspeichereinheit; einen Ausgangs- und einen EJngangsübertragungsweg; eine mit einem Rechenwerk und entsprechenden Torschaltungseinrichtungen ausgestattete Datenverarbeitungseinheit, deren Eingang mit der Datenspeicher,einheit über die Übertragungswege verbunden ist, und deren Ausgang mit dem Ausgangsübertragungsweg verbunden ist. Die Zentral-Grundeinheit umfaßt ferner eine Taktsteuerung W mit eine.tn Zeitgeberelement, das in einer synchronen oder einer asynchronen Betriebsweise arbeiten kann, Vorrichtungen zur Steuerung der asynchronen Betriebsweise des Zeitgeberelementgs, ferner einen Dekoder, dessen Eingang mit dem Befehlsgeber verbunden ist;. Mittel zur externen Verbindung des Eingangs- und des Ausgangsübertragungsweges und Mittel zur Verbindung des Ausganges des Dekoders und des Ausganges der Taktsteuerung mit der Datenspeichereinheit und mit der Datenverarbeitungseinheit . Zu diesem Zweck enthält die Datenspeichereinheit mindestens ein Register, das mit dem Eingangeübertragungsweg verbunden i3t, und mindestens ein mit dem Ausgangsübertragungsweg verbundenes Register.

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Die Taktsteuerung, die den Kern der Zentral-Grundeinheit bildet, umfaßt einen mit einem Rückkoppelungsweg ausgestatteten Laufzeit-Oszillator; einen Mehrphasenzeitsignalgenerator mit einer Vielzahl von bistabilen Elementen, und einen Zähler, der mit jeder Schwingung des Oszillators weitergeschaltet wird. Der Oszillator umfaßt eine erste Verzögerungsleitung, deren Ausgang mit dem Zähler und deren Eingang mit einer Vielfach-Eingangslogiktorschaltung verbunden ist, die mindestens einen Eingang für jede Phase besitzt.. Jeder Eingang der Torschaltung ist mit einer zweiten Logiktorschaltung verbunden, und jede dieser zweiten Logiktorschaltungen hat einen ersten Eingang, der mit dem Rückkoppelungsweg des Oszillators verbunden ist, einen zweiten Eingang, der mit der Steuervorrichtung für die asynchrone Betriebsweise der Taktsteuerung verbunden ist, und einen dritten Eingang, der mit der entsprechenden Phase des Mehrphasenzeitsignalgenerators verbunden ist. Die Taktsteuerung umfaßt ferner eine zweite Verzögerungsleitung, deren Eingang mit dem Ausgang der ersten Verzögerungsleitung und deren Ausgang mit dem Mehrphasenzeitsignalgenerator verbunden ist.

Die Erfindung schlägt auch eine EDV-Anlage vor, die aus solchen oben beschriebenen Grundeinheiten aufgebaut ist. Zu diesem Zweck umfaßt das System einen Hauptspeicher und erste und zweite Grundeinheiten, die je unmittelbar mit dem Hauptspeicher verbunden sind. Ein getrennter Steuerspeicher mit Speicherelementen, Datenregistern, Adressenregistern und Steuerungslogik ist für jede Grundeinheit vorgesehen und sowohl mit dem Hauptspeicher als auch mit seiner zugeordneten Grundeinheit verbunden. Geeignete Eingangs-Ausgangs-Steuerungen sigd mit einer der Grundeinheiten verbunden, während eine Verbindung zwischen den beiden Grundeinheiten nicht vorgesehen ist.

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Weitere Vorteile und Merkmale der Erfindung sind der folgenden Beschreibung anhand der Zeichnungen zu entnehmen. Es zeigt:

Fig. 1 ein Blockschema der Zentral-Grundein-

heit (bPU) der Erfindung;

Fig. 2 mit den Unterfiguren 2a, 2b und 2c,

schematische Darstellungen von typischen logischen Bauteilen für die Rechen-

ψ Logik-und Verschiebungseinheit (ALS)

der BPU;

Fig. 3 ein vereinfachtes Schema der Steue—

rungs-Flipflops der BPU;

Fig. 4 ein vereinfachtes Schema eines in der

Taktsteuerung der BPU anwendbaren Laufzeit-Oszillators ;

Fig. 4a und 4b Wellenformen der Signale, die von dem

Laufzeit-Oszillator mit Rückkoppelung gemäß Fig. 4 erzeugt werden;

P Fig. 5 ein Schema der in der vorliegenden BPU

vorgesehenen Synchron-Asynchron-Taktsteuerung;

Fig. 6awund 6b Blockschemata, die zwei miteinander verbundene BPUs darstellen, um die Wortlänge bzw. die Anzahl der Verarbeitungsmöglichkeiten zu erhöhen; und

Fig. 7a und 7^b Blockschemata, die ein typisches, zur

Zeit zur Verfügung stehend-ös Datenverarbeitungssystem bzw* das gemäß der vorliegenden Erfindung vorgeschlagene Datenverarbeitungssystem zeigen.

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In der folgenden Erläuterung und den beiliegenden Zeichnungen sind der Einfachheit halber durchgehend WEDER-NOCH-Schaltungen benutzt worden, soweit nicht zum besseren Verständnis andere Symbole für dieselben technischen Konzepte verwendet wurden. Entsprechend sind die üblichen, eine Umkehrung bedeutende Kreise ausgelassen worden, um den Sachverhalt zu vereinfachen und klarzustellen.

Allgemeine Beschreibung der Zentral-Grundeinheit

Die Zentral-Grundeinheit (BPU) 10 der Erfindung ist schetnatischoin Fig. 1 dargestellt. Demgemäß umfaßt die BPU 10 zwei Facility-Blöcke und drei Steuerungsblöcke.

Der erste Facility-Block 12 stellt»einen Datenspeicherblock dar und umfaßt eine Vielzahl von Registern, die je durch das Bezugszeichen Ik bezeichnet sind. Die Anzahl der Register Ik wird durch die gewünschte Leistung bestimmt. In den meisten Fällen wird mindestens ein Register für jede der folgenden Funktionen vorgesehen: Speicherstelle des Programmoperands; Adresse; Akkumulator; und Adressenänderung. Es ist ersichtlich, daß zusätzliche Register hinzugefügt werden können, um die Leistung zu steigern. Ebenso können gewisse Register wunschgemäß weggelassen werden. Die für jedes Register nötige Bitzahl, wird durch die Adressenlänge und die Operandslänge

des aus der BPU gebildeten Komputers bestimmt.

Zusätzlich zu dem Datenspeicherblock 12 enthält der Facility-Abschnitt der vorliegenden BPU ferner einen Datenverarbeitungsblock 16. Der Datenverarbeitungsblock 16 umfaßt zwei Operandregister 18 und 20 sowie eine arithmetische logische Stellenverschiebeeinheit (ALS) 22 sowie Steuerungs-Flipflops 2k. Die Operandregister 18 und 20 dienen ale Puffer zwischen der ALS 22 und den allgemeinen Registern ik des Datenspeicherblocks 12. Sie können auf Kosten der Einfachheit der Steuerung weggelassen werden.

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Die ALS-Einheit 22 führt Additions- und Logikoperationen durch. Ihr Ausgang läßt sich um ein Bit nach links oder nach rechts verschieben. Durch Lesen des Komplementärs des zweiten Operands in das Operandregister 20 kann Subtraktion durchgeführt, werden . Obwohl gewisse Einzelheiten des ALS anschließend erläutert werden, ist zu bemerken, daß die ALS-Einheit 22 im Grunde eine Kombination allgemein bekannter und definierter Bauteile darstellt, die z„B„ in der US-PS 3 315 235 im einzelnen beschrieben sind.

ψ Die Steuerungs-Flipflops 2.H des Datenverarbextungsblocks werden dazu benutzt, Systembedingungen, wie z.B. Überlauf, Vorzeichen und Nicht-Null zu speichern ο Falls erwünscht, kann man durch das Hinzufügen weiterer Flipflops d*e Datenverarbeitungseinheit 16 für andere Bedingungen ausstatten.

Die beiden Facility-Blöcke, d.h. der Datenspeicherblock 12 und der Datenverarbeitungsblock 16, werden durch Eingangsübertragungswege gespeist, von denen mindestens einer Informationen extern zu empfangen vermag. Dementsprechend ist, wie abgebildet, ein externer Eingangsübertragungsweg 26 zusammen mit einem internen Eingangsübertragungsweg 28 vorgesehen, pie Bitzahl der Eingangswege 26, 28 wird durch die W Bitzahl^jedes in einer BPU enthaltenen Registers 14 bestimmt. Wie schematisch dargestellt, umfaßt jedes Register 14 eine Verbindung 30 mit dem externen Eingangsübertragungsweg 26 und eine weitere Verbindung 32 mit dem internen Eingangsübertragungsweg 28. Die Verbindungen zwischen den Registern 14 und den Eingangsübertragungswegen 26, 28 erfolgen an den entsprechenden Bitstellen, d.h. das erste Bit des ersten Registers ist mit demselben Bit des Übertragungsweges verbunden wie das ersjfce Bit des zweiten, dritten, vierten... Registers; das zweite Bit des ersten Registers ist mit demselben Bit des Übertragungsweges verbunden wie das zweite Bit des zweiten, dritten, vierten ... Registers usw. Der externe Eingangsübertragungsweg 26 ist auch mit den Steuerungs-Flip-

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flopp 24 über Leitung 3^ verbunden, wie anschließend im einzelnen erläutert wird. Jedes Bit des Operandregisters 20 ist mit dem externen Eingangsübertragungsweg 26 über die Leitung 36 verbunden. Jedes Bit des Operandrgsgisters 18 ist mit dem^internen Eingangsübertragungsweg durch die Leitung 38 verknüpft. Die Ausgänge jedes Bits der Operandregister 18, 20 sind mit der ALS-Einheit 22 über die Leitungen 40 bzw. 42 verknüpft.

Ein erster Ausgang 44 des ALS 22 umfaßt eine Verbindung mit einem exterflee Ausgangsübertragungsweg 46. In der Tat wird jedes Bit des ALS 22 mit drei Bits des Ausgangsdatenübertragungsweges verbunden, um eine Verschiebung nach links und nach rephts zu berücksichtigen. Dieses Merkmal wird näher in ■»-

Zusammenhang mit der Erläuterung der Fig. 2c beschrieben. Jedes Bit des ALS 22 ist ebenso mit einem Synchronisierweg über die Verbindungsleitung 50 verknüpft. Wie näher in Zusammenhang, mit Fig. 2a beschrieben wird, wird der Ausgang 44 auf den externen Ausgangshauptweg 46 torgeschaltet, um das Ende des Übertrages zu kennzeichnen.

Eine weitere Verbindung 52 ist zwischen dem ALS 22 und dem Steuerungs-Flipflop 24 vorgesehen. Wie in Zusammenhang mit Fig. 3 beschrieben wird, wird die Verbindung 52 dazu benutzt, £ie Steuerungs-Flipflops 24 gemäß den Ergebnissen der in den ALS 22 stattgefundenen Operationen zu stellen. Außerdem ist der Ausgang der Steuerungs-Flipflops 24 mit dem Ausgangsübertragungsweg 46 über die Leitung 54 verknüpft. Der Ausgangshauptweg 46 ist auch mit dem Eingang des Operandregisters 20 über die Leitung 56 verknüpft. Durch die Leitung 56 werden Zahlenkomplemente an das Operandregister 20 zur Subtraktion in dem ALS geleitet.

Im Datenspeicherblock 12 hat jedes der Register 14 eine Verbindung 58 mit dem externen Ausgangsübertragungsweg 46 und eine Verbindung 60 mit dem internen Ausgangsübertragungsweg 62. Eine dritte Verbindung 64 ist zwischen dem Aus-

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gang jedes Registers 14 und einem Adressenübertragungsweg 66 vorgesehen. D#r Adressenübertragungsweg 66 besitzt einen Anschluß -68, der mit dem Hauptspeicher und mit dem Steuerungsspeicher verbindbar ist, mit dem die mit der BPU der vorliegenden Erfindung aufgebaute Datenverarbeitungseinheit zu arbeiten hat. Auf gleiche Weise ist dem Ausgangsübertragungsweg 46 ein Anschluß 70 zugeordnet, der für eine externe Verbindung benutzt werden kann. Mit der abgebildeten Ausführunggfortn wird Adresseninformation von den Registern über fc den Adressenübertragungsweg 66 und den Anschluß 68 übertragen Auf Kosten der Leistung könnte der Adressenübertragungsweg mit dem.Ausgangsübertragungsweg 46 verknüpft werden.

Die Puffer 72 und 74 sind zwischen den externen Ausgangsund Eingangsübertragungswegen 46 und 2.6 bzw. zwischen den internen Ausgangs- und Eingangsübertragungswegen 62 bzw. vorgesehen. Gemäß der abgebildeten Ausführungsform sind die Puffer 72 und Jh als Inverter gezeigt. Tatsächlich kann der Puffer ein beliebiges Gerät sein, das imstande ist, Leistungs— und/oder Korrektionspolaritäten zur Verfügung zu stellen₄ um eine Unterscheidung zwischen Eingangs- und Ausgangssignalen zu verwirklichen. Deshalb können die Puffer ■ anst-elle. von Invertern von Verstärkern, besonderen Treiberstufen usw. gebildet werden.

Zusätzlich zu dem Datenspeicherblock 12 und dem Datenverarbeitungsblock 16, die die Facilities für die erfindungsgemäße BPU liefern, sind ebenso drei Steuerungsfunktionsblöcke vorhanden, die einen Leitwort-Decoder 76, eine Zeitgebersteuerungslogikschaltung 78 und einen Befehlsgenerator 80 umfassen.

Der Leitwort-Decoder 76 umfaßt Entschlüsselungsgeräte, deren Anzahl durch das anzuwendende Leitwort bestimmt ist,

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das seinerseits durch die Anzahl und Operationen der allgemeinen Register 14, die Anzahl und Operationen der Operandregister (in dem vorliegenden Fall zwei, Operandregister 18 und Operandregister 20), die Art der Operationen, die in dem ALS 22 durchzuführen sind, und die Auswahl der Feststellung der Steuerungs-Flipflops 24 bestimmt wird. Je langer also das Leitwort ist, desto mehr Operationen stehen zur Verfügung. Der Leitwort-Decoder 76 kann z.B. gemäß Fig. 4z der US-PS 3 315 235 ausgebildet sein. Solche Decoder sind allgemein bekannt.

Einen zweiten Steuerungsfunktionsblock der BPU 10 bildet die Zeitgebersteuerungslogik 78, die eine Impulsserie erzeugt. Diese Impulse werden mit dem Ausgangssignal des Leitwort-Decoders 76 kombiniert, um Eingangssignale für den Befehlsgenerator 80 zu bilden. Die Ausgänge 82, 84 des Befehlsgenerators 80 werden jeweils mit einer der Komponenten des Datenspeickerblocks 12 bzw. des Datenverarbeitungsblocks 16 verbunden. Der Befehlsgenerator 80 besitzt einen Ausgang 86, der mit dem SynchronieiArübertragungsweg 48 verbunden ist. Wie später näher beschrieben wird, dient der Synchronisierübertragungsweg 48 zur Verbindung von BPUs in einem Prozessor mit mehreren BPU und zur Verbindung der BPU mit dem Hauptspeicher, dem Steuerspeicher und den E/A-Steuerungen eines Datenverarbeitungssystems, dem die BPU zuzuordnen ist. Eine Verbindung 90 ist zwischen der Zeitgebersteuerung 78 und dem Synchronisierübertragungsweg 48 vorgesehen, um die nunmehr zu erläuternden Sachverhalte zu ermöglichen.

Die BPU 10 hat auch einen Steuerungsübertragungsweg 92, der sich zwischen einem äußeren Anschluß 94 und dem Leitwort-Decoder 76 erstreckt. Der Anschluß 94 ist mit einem Steuerspeicher oder einem Leitwortgenerator eines zugeordneten Datenverarbeitungseystems verbindbar. Der Steuerungsübertragungsweg 92 empfängt das Leitwort und überträgt es an den

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Leitwort-Decoder 76, wo das Leitwort gedeutet wird. Das Ergebnis wird zusammen mit dem Ausgangssignal der Zeitgebersteuerlogik 78 benutzt, um von dem Befehlsgenerator 80 ausgehende Befehle zu erzeugen. Der Logikaufbau des Leitwort-Decoders 76 und des Befehlsgenerators 80 sind von dem Format des Leitwortes abhängig. Um am Anschluß 94 Verbindungen zu s_: sparen,, ist das Wort vorzugsweise binär verschlüsselt.

Die nachfolgenden Absätze stellen eine ins Einzelne gehende ^ Beschreibung der verschiedenen Blöcke gemäß Fig. 1 mit Bezug auf Fig. 2 bis 6 dar.

Datenspeicherblock 12

Wie vorher erwähnt, umfaßt der Datenspeicherblock eine Vielzahl an Registern 14. Die Register 14 umfassen Bauteilgruppen, die allgemein bekannt sind, so daß Einzelheiten dieser Einheit, für die vorliegende Beschreibung entbehrlich sind.

Datenverarbeitungsblock 16

Wie bei den Datenspeicherregistern 14 umfassen die Operandregister 19 und 20 an sich bekannte Bauteilanordnungen, det ren Beschreibung hier entbehrlich ist.

Einzelheiten der Einheit ALS sind der Fig. 2 und den zugeordneten Unterfiguren 2a, 2b und 2c zu entnehmen.

Addierer

Die Fig. 2 zeigt einen typischen Addierer 96. Ein Bit 98 bzw. 100 der Operandregister 18 bzw. 20 ist gezeigt. Ein ("EIN")-Ausgang 102 ist mit einem Eingangsanschluß der Logiktorschaltungen 1θ4 und 106 verbunden. Der andere Ausgang ("AN") 108 ist mit einem Anschluß der Torschaltungen 110 und 112 verbunden. Auf gleiche Weise ist der "EIN"-Ausgang 114 des Bits 100 mit der anderen Klemme der Torschaltungen 112 und 1θ4 und der "AN"-Au9gang II6 des Bits 100 mit der anderen Klemme der Torschaltungen 106 und 110 verbunden.

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Die Ausgänge der Torschaltungen 104 und 110 sind mit einem Ausgang der Torschaltung 118 verbunden, während in ähnlicher W*ise die Ausgänge der Torschaltungen 106 und 112 mit einem Ausgang der Torschaltung 120 verbunden sind. Die anderen Klemmen 122 und 124 der Torschaltungen 118 bzw. 120 sind mit dem Ausgangsübertragsignal der jeweils niedrigeren Stufe (wie mit Bezug auf Fig. 2a zu erläutern ist) verbunden. Die Ausgänge der Torschaltungen 118 und 120 sind miteinander verbunden und stellen die Summe der Bits 98 und 100 der zwei Operands dar. Zur Vervollständigung sind die Symbole "N" und "P",in den verschiedenen zugehörigen Figuren eingezeichnet, um die entsprechende Polarisation der verschiedenen Signale unter praktischen Zuständen zu zeigen, wenniausschließlich positive NOR-Logiktorschaltungen verwendet werden.

Übertragerzeugung

Übertragerzeugung, d.h. der Übertrag der Eingänge 122 und 124 an die Torschaltungen 118 und 120, wird mit einer sogenannten Zweispuranordnung (Fig. 2a) verwirklicht. Ein ÜBERTRAG AUS (P) wird automatisch auf der Leitung 122 fortgepflanzt, wenn beide Operands Eins sind. Sind beide Operands Null, so wird automatisch kein Übertrag ÜBERTRAG AUS (P) auf der Leitung 124 erzeugt. Diese Signale werden umgekehrt und an die nächsthöhere Stufe unter dem Namen ÜBERTRAG EIN (N) bzw. ÜBERTRAG EIN (n) übertragen. Ist ein Operand Eins und der andere Null, so wird ein ÜBERTRAG AUS (P) nur dann erzeugt, wenn ein ÜBERTRAG EIN (n) von der nächstniedrigeren Stufe vorhanden ist. Dies ist schematisch in Fig. 2a gezeigt, die vorläufig als die nächstniedrigere Stufe mit Bezug auf Fig. 2 betrachtet werden kann. Jede Stufe des Übertrags umfaßt sephs Torschaltungen 126 (a-f). Die Klemmen der verschiedenen Torschaltungen sind wie folgt verbunden!

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Torschaltung Operand 98 Operand 100

(siehe englisdhen Text S. 14)

126 A .1 1

126 BO '1

126 C 1 0

126 DO 0

126 E 0 1

126 F 1. 0

Zusätzlich ist ein ÜBERTRAG EIN (n) 128 von der nächstniedrigeren Stufe als Eingang für die Torschaltungen 126b und 126c und ein KEIN ÜBERTRAG EIN ÜBERTRAG .EIN (n) als zusätzlicher Eingang für die Torschaltungen 126e und 126f vorgesehen. Die Ausgänge der Torschaltungen 126d, 126e und 126f sind miteinander verbunden und ihre Signale werden sowohl einer "ODER"-Logiktorschaltung 132 als auch Überträgen und 124 zugeführt, die, wie oben erwähnt, invertiert sind und zur nächsthöheren Stufe des Addierers gehen. Der Ausgang 13^ der Torschaltung 132 ist mit dem Synchronisierübertragungsweg 48 verbunden, um die Beendigung des Übertrags anzuzeigen.

Der Logikteil des ALS 22 ist in Fig. 2b abgebildet. Dabei umfaßt jede Stufe der Logikeinheit fünf Torschaltungen (a-e). Die Torschaltung 136a ist mit dem Ausgang der entsprechenden Bits 98 und 100 der Operands 18 bzw. 20 verbunden. Die Torschaltung 136a führt UND-Operationen aus. Die Torschaltung 136b ist mit dem Eins- und dem Null-Ausgang der entsprechenden Bits 98 und 100 und die Torschaltung 136c ist mit dem Null- und dem Eins-Ausgang dieser Bits verbunden,. Ihre Ausgänge sind miteinander verbunden und ermöglichen die aus#chließliche ODER-(EXO)-Funktion. Die Torschaltung 136d und der Inverter 136e sind mit den NuIl-

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Ausgängen der Bits 98 und 100 verbunden und ergeben die ODER-Lögik. Die Ausgänge der verschiedenen Logiktorschaltungen sind miteinander und mit dem Ausgangsübertragungsweg 46 verbunden.

Verschiebung

Die Verschiebungsfunktion des ALS 22, die in der vorliegenden abgebildeten Ausführungsform eine Verschiebung um ein Bit in der einen oder der anderen Richtung ist, ist in Fig. 2c abgebildet, wo die n. Stufe der Einheit dargestellt ist. Drei identische Torschaltungssätze I38 (a und b), i40 (a und b) und 142 (a und b) sind vorgesehen. Die Eingänge der Torschaltungen sind die Überträge 122 und 124 und die kombinierten Ausgänge 144 bzw. 146 der Torschaltungen 104 und 110 (siehe Fig. 2) und der Torschaltungen IO6 und 112. Der Ausgang 148 der Torschaltungen I38 ist mit der (n-1). Bitstelle des Ausgangsübertragungsweges verbunden; der Ausgang 150 der Torschaltungen 140 ist mit dem n. Bit verbunden; der Ausgang 152 der Torschaltungen 142 ist mit. dem (n+1). Bit verbunden. Verschiebung nach links oder rechts oder keine Verschiebung kann also durch die Wahl der entsprechenden Eingänge zu den Torsätzen 138, 14O und 142 erreicht werden. Für eine Verschiebung um mehr als ein Bit kann anstelle der einfachen Logikschaltung gemäß Fig. 2c eine Tormatrix vorgesehen werden.

Steuer-Flipflops 24

Die Steuer-Flipflops 24 werden zur Überlaufkontrolle, NichtNull-Kontrolle und Vorzeichenkontrolle gemäß der üblichen Praxis angewandt. Die logischen Schaltungsmaßnahmen für die Flipflops sind Fig. 3 zu entnehmen. Ein Blick auf Fig. 1 zeigt, daß die Eingänge Jk und die Ausgänge 5^ der Steuer-

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Flipflops 24 rait dem Eingangsübertragungsweg 26 bzw. Ausgangsübertragungsweg 46 verbunden sind, um ihre Stellungen zu speichern und zu löschen. Diese Anordnung ist deshalb erwünscht, weil es eine Unterbrechung des Programms zuläßt.

In Fig. 3 sind drei Flipflops 154, 156 und I58 vorgesehen, die als Nicht-Null, Überlauf bzw. Vorzeichen bezeichnet
sind. Der Nicht-Null-Flipflop 154 ist mit den verschiedenen Bits des Ausgangsübertragungsweges 46 über Torschaltungen 160 und 162 verbunden. Der Überlauf-Flipflop I56 wird von " dem Eingangsübertragungsweg 26 über die Torschaltung 164, der Ausgangsübertragungsweg 46 wird durch den Inverter und die Torschaltung I68 und der ENDGÜLTIGE ÜBERTRAG ÜBERTRAG EIN(n) 124 wird von der bedeutendsten Stufe des Übertrags (siehe Figo 2a) über die Torschaltung 170 gespeist. Der Vorzeichen-Flipflop 128 wird von dem Eingangsübertragungsweg 26 über die Torschaltungen 172 und 174 gespeist.

Die Stellung und Rückstellung der drei Flipflops 154, I56 und 158 wird durch drei Signales STELLEN FF, LÖSCHEN FF,
und Rückstellen FF zustande gebracht. Diese Signale werden durch den Befehlsgenerator 80 erzeugt.

W Leitwort-Decoder 76

Wie schon erwähnt, können die Leitwort-Decoder 76 der vorliegenden BPU gemäß Fig. 4z der US-PS 3 315 235 ausgebildet sein, so daß keinerlei weitergehende Erläuterungen nötig sind .

Taktsteuerlogik 78

Die Taktsteuerlogik 78 der BPU umfaßt einen rückgekoppelten Oszillator mit einer Verzögerungsleitung. Ein vereinfachtes Schema eines derartigen Oszillators ist in Fig. 4 abgebildet. Der Oszillator I78 umfaßt eine erste Logiktor-

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schaltung 18O, die mit einem Inverter 182 in Reihe geschaltet ist, der seinerseits mit einer ersten Verzögerungsleitung 184 sowie mit einem zweiten Inverter 186 in Reihe geschaltet ist. Die Logiktorschaltung 180 und der Ausgang des Inverters 186 sind mit einer zweiten Verzögerungsleitung 188 verbunden, die ihrerseits mit einem weiteren Inverter I90 in Reihe geschaltet ist. Die Wellenformen der Ausgänge a, b und c des Oszillators I78 sind der Fig. 4a zu entnehmen. Aus Fig. 4a ist zu ersehen, daß beim Zuführen eines niedrigen Anfangssignals zur Torschaltung 180 deren Ausgang (a) hoch ist. Dieses Signal wird durch den Inverter 182 umgekehrt, so daß der Ausgang (b) der Verzögerungsleitung 184 ein niedriges Signal 192 darstellt, das durch die Verzögerung in der Verzögerungsleitung 184 verschoben ist. Das niedrige Signal 192 wird wieder durch den Inverter 186 umgekehrt und stellt ein hohes Signal für den zweiten Eingang der Torschaltung 180 dar, so daß der Ausgang (a) der Torschaltung 180 niedrig wird. Der Ausgang des Inverters 186 wird auch durch den Inverter I90 nach dem Ablauf der durch die zweite Verzögerungsleitung 188 verursachten Verzögerung umgekehrt. Auf diese Weise bringt der Ausgang des Inverters 186 ein Wiederschwingen des Oszillators 178 zustande, es sei denn, das Startsignal ist auf Hoch geschaltet.

Das oben beschriebene allgemeine Schema wird in der tatsächlichen Zeitsteuerung der vorliegenden BPU angewandt, die in Fig. 5 abgebildet ist. Vor einer Erläuterung der Fig. 5 Je_T doch sind einige allgemeine Bemerkungen mit Bezug auf die für die BPU benötigte Taktsteuerung angebracht. In der BPU wird jedes Leitwort in vier Zeitabschnitten beaufschlagt (Fig. 4b). Beim synchronen Betrieb sind die Zeitabschnitte von gleicher Länge. Dadurch, daß man dabei die durch die Verzögerungsleitungen 184 und 188 hervorgerufenen Verzögerungen

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gleich lang macht, lassen sich die Zeitabschnitte in Verzögerungseinheiten ausdrücken» Der erste Zeitabschnitt T 1 wird für das Adressieren des Speichers benutzt. Der zweite Abschnitt T2 wird zur Einspeicherung von Informationen in ein Register 14 und zur Verarbeitung von Daten in dem ALS benutzt. Während des dritten Zeitabschnittes T3 wird das Ergebnis in einem Register zum Auslesen gespeichert. Während des vierten Abschnittes T^i findet die Datenverarbeitung für dieses Befehlwort statt, Dabei wird die Einheit in den Auffe nahmezustand für das nächste Leitwort gesetzt ο Bei der asynchronen Betriebsweise sind die Zeitabschnitte nicht unbedingt von gleicher Länge und/oder sie" können zwischen einem Zyklus und dem nächsten variieren.

Um den Viertaktabschnittzyklus zu erzeugen, können beliebige binäre Zähler eingesetzt werden. Um jedoch Decoder zur Erzeugung von Zeitabschnitten zu vermeiden, wie es bei einem einfachen binären Zähler nötig wäre, kommt eine Gruppe von sechs Flipflops gemäß Fig. 5 zur Anwendung. Dementsprechend sind Flipflops 192 (a-d) in zwei Lagen mit Flipflops 194 (a und b), wie dargestellt, angeordnet,

^ Wenn dem Synchronisierübertragungsweg 90 durch eine äußere ^ Verbindungsklemme 88 ein äußeres Startsignal zugeführt wird, wird der Flipflop 192a über die Torschaltung 196a gestellt. Ein entsprechender Inverter 198 muß vorgesehen sein, um das Signal,,das gewöhnlich als ein hohes Signal an der Schnittfläche 88 des Synchronisierübertragungsweges 90 vorhanden ist, umzukehren. Sobald der Flipflop 192a gestellt ist, wird ein erster Impuls erzeugt und an die Torschaltung 198a geleitet. Dieses Signal bewirkt das Anspringen des Oszillators in der oben beschriebenen Weise, wenn der andere Eingang¹ 204a der Torschaltung 198a tief ist. In diesem Zusammenhang entsprechen die Torschaltungen 198a-d der Torschaltung 180

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in Fig. k; die Torschaltung 200 entspricht dem Inverter 182 in Fig. h und die restlichen Bauteile des Oszillators gemäß Fig. 5 sind mit denselben Bezugszeichen wie die anderen Teile des Oszillators gemäß Fig. k bezeichnet.

Sobald der Ausgang des Inverters 190 niedrig wird, wird der Flipflop 192b gestellt und der Flipflop 192a rückgestellt, womit der Zeitabschnitt T1 beendet wird und T2 erzeugt wird. In einer ähnlichen Weise lassen sich T3 und Th erzeugen. Die Flipflops 19^a und 19^b arbeiten als ein Zähler, um zu gewährleisten, daß lediglich der nächstfolgende der oberen Flipflops 192 gestellt wird, so daß die gewünschte Reihenfolge aufrechterhalten wird. Die Zeitgeberimpulse (Tl, T2, T3 und Τ4) werden von der Zeitgebersteuerlogik aus über die Verbindungsleitung 202 auf den Befehlsgenerator übertragen. Wie ersichtlich, ist jeder Torschaltung 198 a bis d ein zusätzlicher Eingang 204 (a-d) zugeordnet. Der Oszillator gemäß Fig. 5 arbeitet nur so lange in der beschriebenen Weise, wie das an die Torschaltung 198 a bis d gelieferte Eingangssignal 204 a bis d ein niedriges Signal ist« Wird der Eingang 204 zu einem Signal mit einem hohen Pegel, so wird der durch diese Torschaltung erzeugte Zeitabschnitt verzögert. Die Eingänge 204 werden durch den Teil des Systems erzeugt, der während dieser speziellen Zeitspanne beaufschlagt wird, d.h. während der Speicheradressierzeit kommt die Zulassung aus einem der Speicher. Während des Einspeicherns aus dem Speicher oder einer anderen Vorrichtung kommt die Erlaubnis aus dem Hauptspeicher oder der anderen Vorrichtung; während des Auslesens kommt die Erlaubnis aus dem ALS. Während des Speicherns und der letzten Zeitabschnitte erfolgt die Erlaubnis durch einen der Speicher.

Befehlsgenerator 80

Der Befehlsgenerator 80 stellt eine Einheit dar, die allge-

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mein bekannt ist und z.B. in der oben genannten US-Patentschrift 3 315 235 beschrieben ist. Der Befehlsgenerator 80 liefert vier Grundbefehles Einspeichern, Ausspeichern, Rückstellen sowie Befehle für den ALS 22. Der Befehlsgenerator stellt eine kombinierte Logikei-nheit dar, die dazu benutzt wird, alle Befehle zu erzeugen, die nötig sind, um die Übertragung der Daten und die Tätigkeiten des ALS zu bewerkstelligen. Die Eingänge des Befehlsgenerators sind die Ausgänge des Steuerwort-Decoders 76 und der Zeitgebersteuerlogik 78.

Kombinierte BPU-Verarbeitungseinheit

Die bis jetzt beschriebene Grundeinheit 10 hat gewisse Einschränkungen, da die Registerzahl und die Anzahl der zur Verfügung stehenden Bits in den Registern vorausbestinnnt sind. Deswegen ist die Länge der zugeordneten Operands zwangsläufig beschränkt. Die BPU 10 ist jedoch so ausgelegt, daß sie mit einer oder mehreren zusätzlichen BPUs kombiniert werden kann, so daß, ohne daß die Anzahl an Facilities erhöht wird, die Bitzahl lediglich dadurch vergrößert werden kann, daß man die Länge der Facilities erhöht oder gemäß einer zweiten Möglichkeit die Anzahl der Facilities vergrößert, ohne daß die Bitanzahl pro Facility erhöht wird.

In beiden Fällen wird die erhöhte Aufnahmefähigkeit ledig-»· lieh dadurch erreicht, daß man eine erste BPU mit einer anderen gleichen BPU zusammenkoppfelt.

Dementsprechend ist gemäß Fig. 6a eine erste BPU 10a zusammen mit einer zweiten gleichen BPU 10b vorgesehen. Die beiden BPUs 10a und 10b sind der in Fig. 1 abgebildeten, oben beschriebenen BPU 10 gleich. Gemäß dieser Anordnung istdie Aufnahmefähigkeit der kombinierten Verarbeitungseinheit (PU) 206 zweimal so hoch wie die einer einzigen BPU 10. Um die vergrößerte Wortlänge zu erreichen, sind die externen Aus-

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gangsdaten-Übertragungswege 46a und 46b der BPUs 10a und 10b zusammengenommen und als ein einziger Datenhauptweg 208 betrachtet. Auf entsprechende Weise sind die zwei Adressenübertragungswege (66a und 66b) der zwei BPUs 10a und 10b zusammengenommen (ohne Verbindungen) und als ein Adressenübertragungsweg 210 betrachtet. Die Synchronisierübertragungswege 48a und 48b sind parallel geschaltet (Bitstelle nach Bitstelle), um einen einzigen Synchronisierübertragungsweg zu bilden. In der gleichen Weise sind die Steuerübertragungswege 92a und 92b miteinander parallel verbunden, um einen einzigen Steuerübertragungsweg zu bilden.

Aus einem Studium der Fig. 2c geht hervor, daß jedem Draht des Ausgangsdatenübertragungsweges 46 eine Bitstelle zugeteilt ist. Zusätzlich müssen zwei Drähte vorgesehen sein, um die Möglichkeit eines Verschiebens nach links und nach rechts zu geben. Daher ist die Gesamtzahl der Bitstellen der beiden kombinierten Ausgangsdaten-Übertragungswege gleich zweimal der Anzahl der Bits jedes BPU-Registers plus 4. Da lediglich zwei zusätzliche Bitstellen für die Verschiebungsmöglibhkeit notwendig sind, muß es ein Überschneiden um zwei Bitstellen in dem kombinierten Daten-Übertragungsweg geben. Demgemäß müssen zwei Drähte 212 und 214 des Datenübertragungsweges 46a der BPU 10a mit zwei Dzrähten des Datenübertragungsweges 46b der' anderen BPU 10b mechanisch verknüpft sein. Ist dies verwirklicht, so besitzt der sich ergebende, kombinierte Datenübertragungsweg immer noch zwei überzählige Drähte, die für die Verschiebung nach links und nach rechts benötigt werden.

Wie aus Fig. 6a ersichtlich, sind die Steuerübertragungswege 92 der BPUs Bitstelle um Bitstelle miteinander gebunden. Der Einfachheit halber ist lediglich eine Leitung eingezeichnet, um diese Verbindungen zu zeigen. Ein kurzer

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Blick auf Fig. 3 zeigt, daß der Überlauf-Flipflop 156 und der Vorzeichen-Flipflop 158 je einen zugeordneten Inverter 220 bzw. 222 haben, der ein zusätzliches Eingangssignal an die zugehörige Ausgangslogik 22^ bzw. 226 liefert. Die Funktion der Inverter 220 und 222 besteht "darin, die Ausschaltung (gating out) ihrer zugeordneten Flipflops entsprechend dem Leit· .wort möglich oder unmöglich zu machen. Da ein Überlauf sich lediglich durch das bedeutendste Bit der Verarbeitungseinheit feststellen läßt, kann nur die bedeutendste BPU (in diesem Fall 10a) zum Daten-Abfühlen (flow sensing) von dem Leitwort ausgewählt werden. Dementsprechend wären die Stifte 228 und 230 der BPU 10b nicht mit dem der Verarbeitungseinheit zuzu-P ordnenden- Speicher verbunden. Deshalb sind sie in Fig. 6a leer gezeichnet.

Eine weitere, unter Umständen einfachere Betrachtungsweise dieses Problems besteht darin, daß' ein Überlauf nur an der bedeutendsten BPU einer kombinierten BPU-Verarbeitungsanlage stattfinden kann. Daher ist eine Überlaufmöglichkeit in der BPU 10b nicht nötig, weil ein eventuell sich ergebender "Überlauf" in die BPU 10a übertragen wird.

Auf eine ähnliche Weise ist es üblich, das bedeutendste Bit des Operands zur Darstellung des Vorzeichens des Operands zu benutzen. Demgemäß ist es nicht nötig, daß eine andere als ψ die bedeutendste BPU das Vorzeichen des Operands oder der Resultante darstellt, das.durch Torschaltung auf den Ausgangsübertragungsweg gebracht werden kann. Daher wählt das Steuerwort lediglich die bedeutendste BPU 1Oa aus.

Aus dieser Beschreibung geht hervor, daß ausreichende Ausgangsklemmen auf den BPUs vorhanden sein müssen, um Übertraginformationen von der weniger bedeutsamen BPU 10b an die bedeutendste BPU 10a übertragen zu können. Sollte eine dritte . BPU mit der BPU 10b verbunden sein, um die mögliche Wortlänge der gesamten Verarbeitungseinheit zu steigern, ist es

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offensichtlich, daß diese Einheit ebenso ausreichende Klemmen besitzen würde, so daß sein Übertrag an BPU 10b übertragen werden könnte usw. Ist ein anfänglicher Übertrag vorhanden, so müssen auf ähnliche Weise alle BPUs außer der am wenigsten bedeutsamen davon abgehalten werden, das anfängliche Übertragssignal zu empfangen, so daß demgemäß geeignete Klemmen an den BPUs vorhanden sein müssen, um die zur Unterbindung des anfänglichen Übertrags notwendige Vorspannung zu empfangen.

In Fig. 6b ist eine weitere Möglichkeit für den Anschluß zweier (oder mehrerer) BPUs abgebildet, worin eine erweiterte Möglichkeit gegeben ist, ohne daß die Bitzahl vergrößert wird. Diese Art von Anordnung wäre z.B. in Fällen erwünscht, in denen ein Gleitkomma nötig ist, so daß die Benutzung von zwei Addierern erforderlich ist. In dieser Anordnung sind die entsprechenden Bits der Datenübertragungswege 46a und 46b und die Adressenübertragungswege 66a und 66b mechanisch miteinander gebunden. Die Synchronisierüber- tragungswege 48a und 48b sowie die Steuerübertragungswege 92a und 92b sind jedoch getrennt voneinander gehalten. Dabei darf das Steuerwort zweimal so lang sein, als es die Aufnahmemöglichkeit einer BPU zuläßt, da die Anzahl der Facilities verdoppelt statt verlängert wird, wie es bei der Anordnung gemäß Fig. 6a der Fall war. Die mit Bezug auf Fig. 6a erläuterten Probleme mit Bezug auf Überlauf, Vorzeichen, Übertrag, anfänglicher Übertrag usw. sind bei der Anordnung gemäß Fig. 6b nicht vorhanden.

Ee geht klar hervor, daß weder die Anordnung gemäß Fig. 6a noch die gemäß Fig. 6b lediglich auf zwei BPUs beschränkt ist und in der Tat kann eine beliebige Anzahl von BPUs in der dargestellten Art miteinander verbunden werden. Die Anordnungen von Fig. 6a und 6b können derart miteinander verbunden werden, daß sich durch eine entsprechende Anzahl

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von BPUs eine Zentraleinheit mit erhöhter Wortlänge wie auch mit beliebig erhöhter Facility herstellen läßt.

Veil die erfindungsgemäße BPU zur Mikroprogrammierung durch einen Steuerspeicher ausgelegt ist, und weil beide bekannte Zentraleinheiten und E/A-Kanäle lediglich Datenverarbeiter darstellen, sollte es klar erkennbar sein, daß mit entsprechender Mikroprogrammierung die BPU oder eine geeignete BPU-Kombination die bekannte Zentraleinheit oder den E/A-Kanal ersetzen kann. Alternativ kann mit entsprechender Mikroprogrammierung eine Zentraleinheit, die aus einer ausreichenden Anzahl von BPUs besteht, den Kern eines einzigartigen Datenverarbeitungssystems darstellen, wie jetzt erläutert wird.

Datenverarbeitungssystem

Um auf anschauliche Weise zu einem Verständnis des erfindungsgemäßen Datenverarbeitungssystems zu gelangen, werden anschließend bekannte Datenverarbeitungssysteme kurz erläutert. Zu diesem Zweck zeigt flg. 7a das Blockdiagramm einer typischen Allzweckrechenanlage der sog. dritten Generation., Ein solches Datenverarbeitungssystem ist im einzelnen in der US-PS 3 315 235 beschrieben.

Dieses bekannte Datenverarbeitungssystem 232 umfaßt einen Hauptspeicher 23^ als internen Hauptspeicher. Der Inhalt des Hauptspeichers kann wiederholt ausgelesen werden, ohne daß irgendwelche Änderung eintritt. Falls erwünscht, kann der Inhalt des Hauptspeichers durch neue Informationen geändert werden, die entweder von den Eingangegeräten 236 oder von der Zentraleinheit 238 erhalten werden, wie nunmehr beschrieben wird.

Die Zentraleinheit (CPU) 238 bilde£ den Kern-der Rechenanlage der dritten Generation, da alle an die Rechenanlage gerichteten Anweisungen erst in der CPU entschlüsselt werden.

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und sodann in der CPU selber oder in einem E/A-Kanal 2hO ausgeführt werden müssen. Sollte eine Anweisung in der CPU selber auszuführen sein, so führt die CPU eine Serie von Maschinenzyklen oder Mikroanweisungen aus, die die notwendigen Befehle erzeugen, um die Datenübertragung und/oder Handhabung in der für diese Anweisung vorausbestimmten Reihenfolge auszuführen. Gegebenenfalls nimmt der Hauptspeicher 234 an diesen Operationen teil.

Wenn in diesem System ein Mikroprogramm zur Anwendung kommen soll, so wird das Mikroprogramm in einem Steuerspeicher gespeichert. Anstelle des Steuerspeichers 242 kann die CPU mit Logiktorschaltungen versehen sein, um die erwünschten Arbeiten durchzuführen, wodurch der Steuerspeicher und sein Mikroprogramm wegfallen können. Da jedoch die Mikroprogrammierung Unregelmäßigkeiten in der CPU-Logik auszugleichen vermag, wird immer mehr anstelle von Logiktorschaltungen ein getrennter Steuerspeicher benutzt, um Anweisungen auszuführen .

Die verschiedenen Eingangs-Ausgangs-(E/A)-Anweisungen, die in einem Programm angewandt werden, sind ebenfalls im Hauptspeicher gespeichert und müssen die CPU passieren, ehe sie in den E/A-Kanäl 240 eingespeist werden, der seinerseits Befehle an die E/A-Steuerung 244 zur Ausführung durch die verschiedenen E/A-Geräte 236 erteilt. Durch den E/A-Kanal 240 wird vermieden, daß der CPU 238 während des Wartens auf die Beendigung der Operationen durch ein E/A-Gerät überlastet oder gesättigt wird. D.h. der Hauptzweck der E/A-Kanäle liegt darin, möglichst gleichzeitige Operationen zwischen der CPU-Verarbeitung und der E/A-Verarbeitung zu ermöglichen. Jedoch enthalten bei der Anwendung von Hochpegel-E/A-Sprachen, wie z.B. FORTRAN oder Makroanweisnngen, die zusammengesetzten Ergebnisse eine größere Anzahl an Maschinenanweieungen, wobei jedoch nur ein Bruchteil dieser Anweisungen

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die Maschinenpegel-E/A-Anweisungen darstellt, so daß der Grad an Gleichzeitigkeit bestenfalls beschränkt ist.

Wie in Fig. 7a ersichtlich, kann ein E/A-Kanal 240 so ausgelegt sein, daß er ein E/A-Gerät 236 oder mehrere Geräte zu einem bestimmten Zeitpunkt handhaben kann. Um eine Gleichzeitigkeit zu erreichen, besitzt ein Kanal seine eigenen Register, um die wesentliche Information einer E/A-Anweisung zu speichern. Die E/A-Steuerung 244 ist zwischen den E/AKanal 240 und die E/A-Geräte 236 geschaltet, so daß die Schnittstellen zwischen dem E/A-Kanal 240 und den Geräten 236 und den Anweisungsformaten weitgehend vereinfacht werden können. Da die E/A-Geräte 236 durch die E/A-Steuerung 244 an den E/A-Kanal 240 angeschlossen sind, sind die Geräte im wesentlichen einander gleich, was die E/A-Kanäle betrifft.

In Fig. 7b ist ein Blockdiagramm für das in Vorschlag gebrachte Datenverarbeitungssystem abgebildet. Man erkennt, daß gemäß dem vorliegenden System die üblichen CPU und E/A-Kanäle durch Verarbeitungseinheiten fPU) ersetzt sind. Obgleich lediglich zwei PUs 248 und 250 in Fig. 7b dargestellt sind, so geht aus der folgenden Beschreibung hervor, daß das vorliegende System in keiner Weise auf zwei PUs beschränkt ist. Vielmehr wird die Anzahl der vorgesehenen PUs durch die endgültige Funktion des Gesamtsystems bestimmt.

Jeder der PUs 248 und 250 umfaßt mindestens eine, jedoch gegebenenfalls mehr als eine, der schon beschriebenen und dargestellten BPUs. Die PUs umfassen daher entweder die einzelne BPU 10 gemäß Fig. 1 oder eine in den Fig. 6a und/oder 6b dargestellte BPU-Kombination. Bei entsprechender Mikroprogrammierung ist jede PU in der Lage, die den E/A-Geräten zugeteilten Anweisungen und ebenso die den· E/A-Geräten nicht zugeteilten Anweisungen auszuführen. Mit Bezug auf den Logik-

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aufbau sind die PUs 248 und 250 identisch und sie besitzen dieselben Fähigkeiten, obwohl sie verschiedenartig mikroprogramroiert werden können. D.h. die PU 250 gemäß Fig. 7b unterscheidet sich von dem E/A-Kanal 240 gemäß Fig. 7a dadurch, daß die^PU 250 sowohl sogenannte normale Datenverarbeitung, als auch E/A-Verarbeitung auszuführen vermag. Auf ähnliche Weise vermag PU 248, die den E/A-Geräten nicht zugeordnet ist, sowohl sogenannte normale Datenverarbeitung der CPU 238 in Fig. 7a, wie auch E/A-Verarbeitung durchzuführen.

In dem vorliegenden System gemäß Fig. 7b wird die PU 248 dazu benutzt, die den E/A-Geräten 252 nicht zugeordneten Anweisungen auszuführen. Man kann diese PU einen Datenverarbeiter nennen, da sie die Rechenaufgaben und Datenhandhabungen bearbeitet. Die Operationen der PU 248 werden durch ihren eigenen Steuerspeicher 254 durchgeführt. Die PU 250 ist mit mindestens einer E/A-Steuerung 256 und den dazugehörigen E/A-Geräten 252 verbunden. Sie wird durch e^nen zweiten Steuerspeicher 2§8 gesteuert. In der vorliegenden Ausführungsform kann sie als E/A-Verarbeiter bezeichnet werden. Die Feststellung, welche der PUs (248 oder 250) gemäß einer be stimmten Anweisung arbeitet, wird^ durch den Befehlscode bestimmt. Z.B. kann das bedeutendste Bit des Befehlscode zur Auswahl des entsprechenden Steuerspeichers (254 oder 258) benutzt werden. Es kann auch dazu benutzt werden, den Restteil des Anweisungswortes dem ausgewählten Steuerspeicher und der dazugehörigen PU (248 oder 250) mittels einer Torschaltung zuzuführen. Sobald ein Anweisungswort an PU 250 gesandt worden ist, wird die Steuerung an den Instri}ktionsabruf zurückgesandt, der eine Funktion von PU 248 ist. Während des Ausführens der E/A-Anweisung durch PU 250 ist PU 248 bereit, die nächste Anweisung zu holen. Auf diese Weise lassen sich gleichzeitige Operationen durchführen. Der primäre Speicher ist ein Hauptspeicher 260, der mit beiden PUs (248 und 250) verbunden ist. - '26 -

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In den PUs 248 und 250 des vorliegenden Systems 246 sind keine Befehlscode-Decoder vorhanden. Ein Großteil des Befehlscode wird als die Anfangsadresse des Mikroprogramms (in dem Steuerspeicher 2$h oder 258) benutzt, das für die Durchführung dieser speziellen Anweisung verwendet wird. Mikroprogramme sind so geschrieben, daß keine gemeinsame Benutzung der Mikroanweisungsstellen zwischen den Anweisungen bestehen. Dabei wird die letzte Mikroanweisung dazu benutzt, die Steuerung an den Anweisungsabruf zu leiten.

^ Im typischen Fall sind die Mikroanweisungen eines Mikroprogramms in einer Reihenfolge. Es muß jedoch sowohl ein bedingter Sprung als auch ein unbedingter Sprung stattfinden können. Der unbedingte Sprung läßt sich ohne weiteres durchführen, indem man eine teilweise nächste Adresse oder die vollständige nächste Adresse in jedem Mikroanweisungswert vorsieht. Wie oben erwähnt, ist das für die BPU benutzte Leitwort ein Teil des Mikroanweisungswortes. Der bedingte Sprung läßt sich dadurch durchführen, daß man die nHchste, auf den Ergebnissen der Steuer-Flipflop (24 jeder BPU) Abtastung aufgebaute Adresse ändert. Das Leitwort benutzt ein festes Verschlüsselungsformat und bestimmt vollständig die Operationen, die von einer PU durchzuführen sind.

In dieser Hinsicht besteht ein leicht erkennbarer Unterschied zwischen dem vorliegenden System und dem System gemäß dem Stand der Technik (Fig. 7a), darin, daß es in dem vorgeschlagenen System keine unmittelbare Verbindung zwischen der datenverarbeitenden PU 248 und der E/A-PU 250 gibt, während eine solche unmittelbare Verbindung zwischen der CPU 238 und dem E/A-Kanal 240 des bekannten Systems vorbanden ist. Mit dem neuen System ist es daher möglich, die vollständigen E/A-Anweisungen oder Makro-Instruktionen an die E/A-verarbeitende PU 250 ohne Übersetzung zur Durch-

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führung zu schicken. Jedoch bleibt es Aufgabe des Mikroprogramms des E/A-Steuerspeichers 258, diese Anweisungen oder Makros zu deuten. Da jedoch der gesamte Vorgang innerhalb des E/A-Verarbeiters 250 stattfindet, ist ein höherer Grade- an Gleichzeitigkeit erreichbar.

Das vorgeschlagene System 246 benutzt eine Mehrfach-Prozessor-Anordnung, da der E/A-Prozessor 250 keine untergeordnete Einheit des Datenprozessors 248 darstellt. Zusätzliche PUs können in das System 246 eingebaut werden. Jeder zusätzliche PU würde seinen eigenen Steuerspeicher benötigen. Ein kleiner Teil des Befehlscode einer Anweisung wird dazu benutzt, einen bestimmten Steuerspeicher auszuwählen und eine Übertragung des Restteils des Anweisungswortes über eine Torschaltung an die entsprechende PU und ihren Steuerspeicher zu bewirken. Lediglich ein Prozessor (PU 248 in Fig. 7b) ist für den gesamten Anweisungsabruf eines Programms verantwortlich.

Wie schon erwähnt, sind die PUs 248, 250 und gegebenenfalls vorhandene weitere Einheiten alle aus einer identischen logischen Grundstruktur aufgebaut, nämlich aus der BPU gemäß Fig. 1. Aus diesem Grund kann jeder Prozessor, der aus der gleichen Anzahl gleichermaßen miteinander verbundener BPUs wie ein anderer Prozessor besteht, diesen ersetzen. Es sind die Steuerspeicher und insbesondere die darin gespeicherten Mikroprogramme, welche die spezifische Funktion eines bestimmten Prozessors bestimmen.

- Patentansprüche -

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Claims (15)

1. Patentansprüche

   (y! Zentral-Grundeinheit für eine EDV-Anlage, gekennzeichnet durch die Kombination^ f olgender^ Merkmale : einen Datenspeicher (12) mit einer Mehrzahl von Registern (14) und den zugehörigen Eingangs- und Ausgangstorschaltungen; einen Eingangs- und einen Ausgangsübertragungsweg; einen Datenverarbeitungsblock (16) mit einem Rechenwerk und zugehörigen Torschaltungen, dessen Eingang mit dem Datenspeir eher und dessen Ausgang mit dem Ausgangsübertragungsweg verbunden ist; eine Taktsteuerung (78) mit einem Zeitglied, das in synchroner oder asynchroner Betriebsweise arbeiten kann; Mittel zum Steuern der asynchronen Betriebsweise des Zeitgliedes; einen Decoder (76) mit einem Eingang (92), der an eine Steuerungsquelle angeschlossen ist; und äußere Anschlüsse für die Übertragungswege; wobei jeweils mindestens ein Register (14) des Datenspeichers (12) mit dem Eingangsübertragungsweg und mit dem Ausgangsübertragungsweg verbunden ist, und wobei der Ausgang des Decoders (7b) und der Ausgang der Taktsteuerung (78) mit dem Datenspeicher (12) und mit dem Datenverarbe.it ungsb lock (16) verbunden sind.
2. 2. Zentral-Grundeinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Taktsteuerung (78) einen Oszillator (178) mit einer Rückkopplungsleitung, einen Mehrphasen-Zeitsignalgenerator mit einer Mehrzahl von bistabilen Elementen (192, 194) und einen Zähler, der mit jeder Schwingung des Oszillators (178) weitergeschaltet wird, aufweist, wobei der Oszillator (178) eine erste Verzögerungsleitung (184) enthält, deren Ausgang mit dem Zähler und deren Eingang mit einer Mehrfach-Eingangslogiktorsehaltung verbunden ist, die mindestens einen Eingang für jede Phase aufweist, wobei jeder dieser Eingänge mit einer zweiten Logiktorschaltung verbunden ist und ein Eingang jeder dieser zweiten Logiktorschaltungen mit der Rückkoppelungsleitung des Oszillators, ein zweiter Eingang mit den Mitteln zum Steuern der asynchronen Betriebsweise und ein

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   dritter Eingang mit der entsprechenden Phase des Mehrphasen-Zeitsignalgenerators verbunden ist, und daß eine zweite Verzögerungsleitung (188) vorgesehen ist, deren Eingang mit dem Ausgang der ersten Verzögerungsleitung (184) und deren Ausgang mit dem Mehrphasen-Zeitsignalgenerator verbunden ist.
3. 3. Zentral-Grundeinheit nach Anspruch 1, dadurch gekennzeichnet, daß die Recheneinheit einen Anfangs-Übertrag-Eingang und einen End-übertrag-Ausgang aufweist, wobei mindestens ein bistabiles Element betriebsmäßig mit dem End-übertrag-Ausgang verbunden ist und ein- und ausschaltbare Torschaltungen für den Ausgang des bistabilen Elements vorgesehen sind.
4. 4. Zentral-Gruneinheit nach Anspruch 3₃ gekennzeichnet durch ein zweites bistabiles Element, das betriebsmäßig mit dem Ausgang des kennzeichnendsten Bits des Rechenwerks verbunden ist, und eine ein- und ausschaltbare Torschaltung für den Ausgang des zweiten bistabilen Elements.
5. 5. Zentral-Grundeinheit nach Anspruch 4, gekennzeichnet durch ein Logik-Element mit einem Eingang, der mit jedem Bit des Ausgangsübertragungsweges verbunden ist, und mit einem Ausgang, der betriebsmäßig mit einem dritten bistabilen Element verbunden ist, um die Anwesenheit von Null- oder Nicht-Null-Resultierenden von dem Rechenwerk festzustellen, und eine ein- und ausschaltbare Torschaltung für den Ausgang des dritten bistabilen Elements.
6. 6. Zentral-Grundeinheit nach Anspruch 1, dadurch gekennzeichnet, daß der Eingangsübertragungsweg und der Ausgangsübertragungsweg jeweils mindestens ein Bit entsprechend jedem Bit der Register (14) haben, wobei die Bits des Eingangsübertragungsweges mit den entsprechenden Bits des Ausgangsübertragungsweges über einen Puffer verbunden sind, und daß Mittel zum Anschliessen eines der Übertragungswege an Periphergeräte vorgesehen sind.

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7. 7. Zentral-Grundeinheit nach Anspruch 1, gekennzeichnet durch ein erstes Operandregister mit einem Eingang, der mit dem Eingangsübertragungsweg verbunden ist, und einen Ausgang, der mit dem Datenverarbeitungsblock (16) verbunden ist, und ein zweites Operandregister mit einem ersten Eingang, der mit dem Eingangsübertragungsweg verbunden ist, einem zweiten Eingang, der mit dem Ausgangsübertragungsweg verbunden ist, und einem Ausgang, der mit dem Datenverarbeitungsblock (16) verbunden ist.
8. 8. Zentral-Grundeinheit nach Anspruch 1, gekennzeichnet durch einen zweiten Ausgangsübertragungsweg mit einem Bit für jedes Bit der Register, einen zweiten Eingangsübertragungsweg mit einem Bit für jedes Bit der Register, und einen zweiten Puffer, der jedes Bit des zweiten Ausgangsübertragungsweges mit dem entsprechenden Bit des zweiten Eingangsübertragungsweges verbindet.
9. 9. Zentral-Grundeinheit nach Anspruch 8, gekennzeichnet durch einen dritten Ausgangsübertragungsweg, der mit jedem Bit des Ausganges der Register verbunden ist.
10. P 10. Zentral-Grundeinheit nach Anspruch 1, dadurch gekennzeichnet, daß der Datenverarbeitungsblock (16) eine Bit-Umformungseinheit für logische Operationen und eine ■Verschiebeeinheit aufweist.
11. 11. Zentral-Grundeinheit nach Anspruch 1, dadurch gekennzeichnet, daß der Datenverarbeitungsblock logische Torschaltungen zum Verschieben seines Ausganges um ein Bit nach links oder nach rechts aufweist, und daß der Ausgangsübertragungsweg eine Bitposition hat, die mit den nach links oder rechts verschobenen Ausgängen übereinstimmt.

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12. 12. Datenverarbeitungsanlage, gekennzeichnet durch zwei Zentral-Grundeinheiten nach Anspruch 1, wobei die Bits des Ausgangsübertragungsweges der ersten Grundeinheit mit den entsprechenden Bits des Ausgangsübertragungsweges der zweiten Grundeinheit parallel geschaltet sind und wobei die Gesamtzahl der Datenverarbeitungsblocks und der Datenspeicher doppelt so groß ist wie die jeder einzelnen Zentral-Grundeinheit.
13. 13· Datenverarbeitungsanlage, dadurch gekennzeichnet, daß sie zwei Zentral-Grundeinheiten nach Anspruch 1 und die doppelte Bit-Zahl der Grundeinheiten aufweist, und daß jedes der Rechenwerke einen Anfangs-Übertrag-Eingang und einen End-übertrag-Ausgang, ein erstes, mit dem End-Übertrag-Ausgang verbundenes, bistabiles Element sowie eine ein- und ausschaltbare Torschaltung für dieses bistabile Element, ein zweites, betriebsmäßig mit dem Ausgang des kennzeichnendsten Bits des Rechenwerkes verbundenes bistabiles Element sowie eine ein- und ausschaltbare Torschaltung für dieses zweite bistabile Element, sowie eine logische Torschaltung zur Verschiebung des Ausganges des Datenverarbeitungsblocks um ein Bit nach rechts oder nach links aufweist, wobei jeder der Ausgangsübertragungswege ein Bit entsprechend dem nach links oder nach rechts verschobenen Ausgang aufweist und die überlappenden Bits der Ausgangsübertragungswege miteinander verbunden sind, so daß der resultierende kombinierte Ausgangsübertragungsweg nur eine um 1 nach links und nach rechts verschobene Bit-Stellung hat; und daß die ersten und zweiten bistabilen Elemente der untergeordneten Grundeinheit abgeschaltet sind und die Steuerungsquelle, und die Taktsteuerung der beiden Grundeinheiten parallel geschaltet sind.

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14. 14. Datenverarbeitungsanlage, gekennzeichnet durch einen Hauptspeicher mit Speicherelementen, mindestens einem Datenregister, mindestens einem Adressenregister und einer Steuerlogik; eine erste Datenverarbeitungseinheit, die mit dem Hauptspeicher verbunden ist; einen ersten Steuerspeicher mit Speicherelementen, mindestens einem Datenregister, mindestens einem Adressenregister und einer Steuerlogik, der mit der ersten Datenverarbeitungseinheit verbunden ist, eine zweite Datenverarbeitungseinheit, die mit dem Hauptspei-

    k eher verbunden ist; einen zweiten Steuerspeicher mit Speicherelementen, mindestens einem Datenregister, mindestens einem Adressenregister und einer Steuerl'ogik, der mit der zweiten Datenverarbeitungseinheit verbunden ist; und mindestens eine Eingangs-Ausgangssteuerung, die mit der zweiten Datenverarbeitungseinheit verbunden ist, ohne daß eine direkte Verbindung zwischen der ersten und der zweiten Datenverarbeitungseinheit besteht.
15. 15. Datenverarbeitungsanlage nach Anspruch 14, dadurch gekennzeichnet, daß jede der beiden Datenverarbeitungseinheiten mindestens eine Zentral-Grundeinheit nach Anspruch 1 aufweist, daß die Mittel zur Steuerung der asynchronen Be-

    fc triebsweise des Taktgebers mit dem Hauptspeicher und dem ersten Steuerspeicher verbunden sind, daß der Decoder mit dem Ausgang des Datenregisters des ersten Steuerspeichers verbunden ist und daß die Mittel zum äußeren Anschluß der Übertragungswege mit dem Datenregister des Hauptspeichers verbunden sind.

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