DE2134329A1

DE2134329A1 - TEST ARRANGEMENT FOR ELECTRONIC BISTABLE CIRCUITS

Info

Publication number: DE2134329A1
Application number: DE19712134329
Authority: DE
Inventors: Georg Kolling; Hermann Krause; Winfried Lenne; Heinz E Voigt
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1971-07-09
Filing date: 1971-07-09
Publication date: 1973-01-18

Description

Prüfanordnunx fiir elektronische bistabile Schaltungen Die Erfindung betrifft eine Prüfanordnung zur Untersuchung von elektronischen bistabilen Schaltungen auf ihr Verhal'er. Test set-up for electronic bistable circuits The invention relates to a test arrangement for examining electronic bistable circuits on their detractors.

während der Umschaltzeit.during the switchover time.

Wird bei einem Flipflop z.B. die Set-Seite mit einer der logischen Eins entsprechenden Spannung angesteuert und die Reset-Seite mit einer der logischen Null entsprechenden Spannung, dann nimmt das Flipflop sofort eine eindeutige Stellung an, d.h., es zeigt an seinem Ausgang eine logisch Eins entsprechende Spannung und an seinem invertierten Ausgang eine logisch Null entsprechende Spannung. Bei Anlegen der inversen logischen Signale kippt das Flipflop sofort in seine entgegengesetzte Stellung. Solange die Signalpegel der logischen Variablen eingehalten werden, arbeitet das Flipflop dynamisch einwandfrei.For example, if the set side of a flip-flop is one of the logical A corresponding voltage is activated and the reset side with one of the logical If the voltage corresponds to zero, the flip-flop immediately takes a clear position on, i.e. it shows a voltage corresponding to logic one at its output and a voltage corresponding to logic zero at its inverted output. When investing of the inverse logic signals, the flip-flop immediately flips into its opposite Position. As long as the signal levels of the logical variables are maintained, it works the flip-flop dynamically flawless.

In der Praxis kommt es häufig vor, daß beim Setzen eineS Flipflops oder beim Zurücksetzen an den Set-Eingang bzw.In practice it often happens that when setting a flip-flop or when resetting to the set input or

den Reset-Eingang ein sogenannter 'tHalbimpuls" gelangt, der nicht die der logischen Eins entsprechende Spannung erreicht, sondern nur etwa die Vergleichsspannung, die die Grenze zwischen logisch Eins und logisch Null definiert.the reset input receives a so-called 'tHalf pulse' that does not reaches the voltage corresponding to logic one, but only approximately the equivalent voltage, the the Defined boundary between logical one and logical zero.

In einem solchen Fall wird der Kippvorgang des Flipflops zwar eingeleitet, er wird aber nicht sofort vollendet.In such a case, the flip-flop's toggling process is initiated, but it is not completed immediately.

Die Ausgänge Q und Q des Flipflops nehmen eine gewisse Zeit lang einen undefinierten Zwischenzustand des Potentials ah, der je nach den besonderen Bedingungen eine ns bis 100 ns dauern kann, auch wenn die Ansteuerung, die diesen Zustand eingeleitet hat, inzwischen längst wieder abgeklungen ist.The Q and Q outputs of the flip-flop take a certain amount of time undefined intermediate state of potential ah, depending on the particular conditions one ns to 100 ns can last, even if the control initiated this state has long since subsided.

Das Flipflop befindet sich also längere Zeit in einem Schwebezustand zwischen L und 0, bei dem seine Ausgänge Q und Spannungen in der Umgebung der Vergleichsspannung liegen, die die Grenze zwischen dem Zustand L und dém Zustand 0 definiert.The flip-flop is therefore in a floating state for a long time between L and 0, at which its outputs Q and voltages in the vicinity of the reference voltage which defines the boundary between state L and state 0.

Erst nach einer gewissen "Schwebezeit" entscheidet sich das Flipflop für eine definierte Lage L oder 0. Der Schwebezustand stellt für nachgeschaltete Elemente einen undefinierten Zustand dar, wenn sich das Schwebepotential genau auf die Vergleichsspannung VBB einstellt. Da aber das undefinierte Potential sich immer etwas über oder unter der Vergleichsspannung befinden wird bzw. Schwankungen um dasselbe herum ausführen wird, werden die nachgeschalteten Elemente entweder eine "L" oder eine "0" interpretieren. Erst nach Beendigung des Schwebezustands wird ein Ausgang eindeutig entweder das dem L-Zustand entsprechende Potential VL oder das dem Zustand entsprechende Potential VO einnehmen Dieser Zustand kann unabhängig davon sein, ob während der Schwehezeit das Potential ein wenig oberhalb oder ein wenig unterhalb der Vergleichsspannung VBB lag.Only after a certain "floating time" does the flip-flop decide for a defined position L or 0. The levitation state represents for downstream Elements represent an undefined state if the floating potential is exactly on sets the comparison voltage VBB. But since the undefined potential is always there will be slightly above or below the equivalent voltage or fluctuations around going to do the same thing around, the downstream elements will either be a Interpret "L" or a "0". Only after the suspension has ended will an output unambiguously either the potential VL corresponding to the low state or assume the potential VO corresponding to the state. This state can be independent whether the potential is a little above or below during the silence period little was below the comparison voltage VBB.

Ist der zeitliche Verlauf derart, daß nach Beendigung der Schwebezeit die Grenze der Vergleichsspannung VBB in der einen oder anderen Richtung überschritten wird (z.B. indem während der Schwebezeit das Potential ein wenig größer war als VBB und das endgültige Potential V0 ist), dann werden nachgeschaltete Elemente, die schon eine definierte Lage w,iX+-rend des Schwebezustands aufgrund der Interpretation der Schwebespannung eingenommen haben, nochmals umgeschaltet werden. In einem solchen Falle hat das Flipflop eine falsche logische Entscheidung veranlaßt, da ein weiterer Schaltvorgang ohne einen besonderen Setzimpuls stattgefunden hat.Is the course over time such that after the end of the floating period the limit of the comparison voltage VBB exceeded in one direction or the other (e.g. by the potential being a little higher than VBB and the final potential is V0), then downstream elements, which is already a defined position w, iX + -rend of the state of suspension due to the interpretation have assumed the floating voltage, can be switched over again. In such a Trap has caused the flip-flop a wrong logical decision, there is another Switching process has taken place without a special setting pulse.

Anhand der Fig. 1 sollen zunächst die möglichen Verläufe der Ausgangssignale Q und Q bei Ansteuerung mit Nadelimpulsen erläutert werden, und zwar in Fig. la bei Ansteuerung des Setzeingangs S mit einem Impuls J mit der vollen Amplitude VL, in Fig. ib und lc jeweils mit einem sogenannten Halbimpuls J' der halben Amplitude VBB. Während bei Vollansteuerung der Ausgang Q während der normalen Umschaltzeit t vom Zustand O u (entsprechen der Spannung V0) in den Zustand L (entsprechend der Spannung V ) ü der Spannung VL) übergeht und der Ausgang Q umgekehrt vom Zustand L in den Zustand 0, ergeben sich bei Ansteuerung mit einem lialbimpuls verschiedene Zeitabläufe, die in den Fig. Ib und lc strichliert eingezeichnet sind.With reference to FIG. 1, the possible courses of the output signals should first be shown Q and Q are explained when driven with needle pulses, in Fig. La when activating the set input S with a pulse J with the full amplitude VL, in Fig. 1b and 1c each with a so-called half-pulse J 'of half the amplitude VBB. While with full control output Q during the normal switchover time t from state O u (corresponding to voltage V0) to state L (corresponding to Voltage V) ü of voltage VL) and the output Q reversed from the state L in the state 0, there are different when controlled with an air pulse Timings which are drawn in dashed lines in FIGS. Ib and lc.

In Fig. ib nimmt der Ausgang Q während der Schwebezeit t 5 einen Zustand wenig unterhalb der Vergleichsspannung VBB an, der von nachfolgenden Schaltkreisen als 0 interpretiert würde. Der Ausgang Q ist in der Schwebezeit an sich vom Ausgang Q unabhängig. Hier ist angenommen, daß er den zu Q entgegengesetzten Zustand, also kurz oberhalb der Spannung VBB annimmt1 der von nachfolgenden Schaltkreisen als L interpretiert wird. Erst nach Beendigung der Schwebezeit entscheidet sich, ob ein Ausgang Q oder Q endgültig auf 0 oder auf L geht. Für die angenommenen Fälle (Q = 0, Q = L) stimmt der Endzustand entweder mit dem aus dem Schwebezustand interpretierten Zustand überein1 so daß keine Fehlschaltungen von nachgeordneten Schaltkreisen auftreten können (Die entsprechenden Spannungsverläufe sind mit Qr bzw. Q in Fig. lb eingezeichnet), oder Q wird L bzw. Q wird 0, die Zustandskurve überschrätet also die Vergleichs spannungslinie VBB am Ende des Schwebezustands in der einen oder anderen Richtung, und es wird dadurch ein Umschalten des Flipflops zu diesem Zeitpunkt vorgetäuscht. Solche falschen Übergänge sind in der Fig. ob mit Qfl bzw. Qfl bezeichnet.In FIG. 1b, the output Q assumes a state during the floating time t 5 a little below the comparison voltage VBB, that of the following circuits would be interpreted as 0. The output Q is in the suspension time per se from the output Q independent. It is assumed here that it is in the opposite state to Q, i.e. shortly above the voltage VBB assumes 1 of the following circuits as L is interpreted. Only after the suspension period has ended it is decided whether an output Q or Q finally goes to 0 or to L. For the assumed cases (Q = 0, Q = L) the final state either agrees with the one interpreted from the suspended state State corresponds to 1 so that no incorrect switching of subordinate circuits occurs can (the corresponding voltage curves are drawn in with Qr and Q in Fig. lb), or Q becomes L or Q becomes 0, so the state curve overshoots the comparison tension line VBB at the end of the limbo in one direction or the other, and a switching of the flip-flop at this point in time is thereby simulated. Such false transitions are denoted by Qfl and Qfl in the figure.

Entsprechende Verhältnisse gelten, wenn Q im Schwebezustand eine Spannung kurz oberhalb von VBB oder wenn Q eine Spannung kurz unterhalb von VBB annimmt. Diese Verhältnisse sind in Fig. lc dargestellt. In diesen Fällen wird für nachfolgende Schaltkreise ein Umschalten zu Beginn des Schwebezustands angezeigt, der entweder erhalten bleibt (Kurven Zur bzw. Q) oder wieder riickgangig gemacht wird. Das letztere kann einen Fehler erzeugen. Die entsprechenden Kurven sind mit Qf2 bzw. Qf2 bezeichnet.Corresponding conditions apply if Q is in suspension just above VBB or when Q assumes a voltage just below VBB. These relationships are shown in Fig. Lc. In these cases, for subsequent Circuits indicate a toggle at the beginning of the levitation state, either is retained (curves Zur or Q) or is reversed again. The latter can generate an error. The corresponding curves are labeled Qf2 and Qf2, respectively.

In Fig. 1 sind insofern vereinfachte Verhältnisse angenommen worden, als die Größen <und Q während des Schwebe-und einander entgegengesetzte zustands eindeutig interpretierbare/ Zustände entweder größer als VBB (entspricht L) oder kleiner als VBB (entspricht 0) annehmen. Es ist jedoch auch möglich, daß die Ausgangsgrößen während des Schwebezustands Schwankungen um die Spannung VBB herum ausführen, so daß je nach dem Zeitpunkt während des Schwebezustands, in dem man den betreffenden Ausgang abfragt, ein falsches oder "richtiges" Verhalten des Flipflops festgestellt werden kann.In Fig. 1, simplified relationships have been assumed to the extent that as the quantities <and Q during the floating and mutually opposite state clearly interpretable / states either greater than VBB (corresponds to L) or Assume less than VBB (corresponds to 0). However, it is also possible that the output variables execute fluctuations around the voltage VBB during the floating state, so that depending on the point in time during the state of suspension in which one is concerned Queries output, incorrect or "correct" behavior of the flip-flop detected can be.

Die vorstehenden Ausführungen zeigen, daß verschiedene Fehler bei eHalbansteuerung" von Flipflops auftreten können, die durch den "Schwebezustand" bedingt sind, und zwar solche Fehler, die ein Umschalten nur am Ende des Schwebezustands vortäuschen, solche, die ein Umschalten am Anfang und Ende des Schwebezustands vortäuschen und solche (bei oszillierender Schwebespannung), die ein mehrfaches Umschalten des Schwebezustandes vortäuschen. Die Prüfanordnung gemäß der Erfindung dient zur qunntitativen Untersuchung aller dieser Verhältnisse.The foregoing shows that various errors in eHalf control "of flip-flops can occur due to the" floating state " are conditional, namely such errors that a switchover only at the end of the floating state pretend, those that pretend toggling at the beginning and end of the limbo and those (with oscillating floating voltage) that require multiple switching of the Pretend limbo. The test arrangement according to the invention is used for quantitative Investigation of all of these relationships.

Gemäß der Erfindung ist eine solche Prüfanordnung gekennzeichnet durch eine Abfrageeinrichtungfiir mindestens einen Ausgang der zu prüfenden Schaltung (Priifling), die eine erste Abfrage während tler in Frage konimenden Umschaltzeit (Schwebezustand) und eine zweite Abfrage nach Abschluß der in Frage kommenden Emschaltzeit durchfürt, und und durch eine Vergleichsanordnung, die die beiden Abfrageergebnisse vergleicht und bei Nichtübereinstimmung derselben einen Fehler registriert. Die Prüfanordnung enthält vorzugsweise einen Taktimpulserzeuger, von dessen Ausgang erstens Setzimpulse zum Umschalten des Prüflings als Nadelimpulse erzeugt werden, zweitens Abfrageimpulse für die erste und drittens Abfrageimpulse für die zweite Abfrage über einstellbare Verzögerungseinrichtungen abgeleitet werden. Dabei ist vorteilhaft ein Speicherelement vorgesehen, in dem das Ergebnis der ersten Abfrage mindestens bis zum Auftreten des zweiten Abfrageimpulses zwecks Vergleichs der beiden Abfrageergebnisse gespeichert wird. Weiterhin kann aus dem gleichen Taktimpulserzeuger ein Löschimpuls abgeleitet werden, der nach erfolgtem Vergleich sowohl den Prüfling als auch das Speicherelement in den gelöschten Zustand zurückversatzt.According to the invention, such a test arrangement is characterized by an interrogator for at least one output of the circuit under test (Priifling) making an initial query during the switchover time in question (Floating state) and a second query after the end of the switch-on time in question carried out, and and through a comparison arrangement, the the two Compares query results and if they do not match, an error occurs registered. The test arrangement preferably includes a clock pulse generator from the output of which is set impulses for switching the test item as needle impulses are generated, second interrogation pulses for the first and third interrogation pulses for the second query can be derived via adjustable delay devices. A storage element is advantageously provided in which the result of the first Query at least until the second query pulse occurs for the purpose of comparison of the two query results is saved. Furthermore, from the same clock pulse generator an extinguishing pulse can be derived, which after the comparison has been made, both the test object and the storage element is also returned to the erased state.

In weiterer Ausbildung einer Prüfanordnung gemäß der Erfindung kann eine Modulationsvorrichtungvorgesehen sein, in der die dem Setzeingang des Prüflings zugeleiteten Nadelimpulse amplitudenmoduliert werden, und zwar zwischen einer zum augenblicklichen Umschalten des Prüflings bestimmt ausreichenden Amplitude und einer hierzu bestimmt nicht ausreichenden Amplitude. Während jeder Periode der Modulationsfrequenz treten dann mindestens zwei Nadelimpulse auf, die ungefähr die Amplitude der Vergleichsspannung VBB besitzen und lX er 7um Auftreten der vorstehend geschilderten Fehler Anlaß weizen können. Durch einen oder mehrere nachgeschaltete Zälher kamin dann die Anzahl der auftretenden Fehler im Vergleich zur Gesamtanzahl der durchgeführten Schaltvorgänge bestimmt werden. Außerdem können Umschaltvorrichtungen vorgesehen sein, um die vorstehend geschilderten verschiedenen Arten von Fehlern gesondert zu zählen.In a further embodiment of a test arrangement according to the invention can a modulation device can be provided in which the set input of the device under test supplied needle pulses are amplitude modulated, between a to instant switching of the test object determines sufficient amplitude and one this determined insufficient amplitude. During each period of the modulation frequency then at least two needle pulses occur, which are approximately the amplitude of the reference voltage VBB and lX it cause the errors described above to occur can. Chimney through one or more downstream counters then the number of errors that occurred compared to the total number of errors that occurred Switching operations are determined. In addition, switching devices can be provided be separate from the various types of errors described above to count.

Anhand der Fig. 2 bis 5 soll. die Erfindung näher erläutert werden.With reference to FIGS. 2 to 5 should. the invention will be explained in more detail.

Dabei zeigt Fig. 2 ein logisches Netzwerk zur Prüfung auf die vorerwähnten zwei Arten von Fehlern.2 shows a logical network for checking for the aforementioned two types of errors.

Fig. 3 zeigt ein Impulsdiagramm für den Zeitablauf in einem solchen logischen Netzwerk nach Fig. 2.Fig. 3 shows a timing diagram for the timing in such a logical network according to FIG. 2.

In Fig. 4 ist eine Möglichkeit der Modulation der Setzimpulse für den Prüfling angegeben und Fig. 5 zeigt das Gesamtblockschaltbild einer Prüfanordnvng gemäß der Erfindung.In Fig. 4 is a possibility of modulating the setting pulses for the test specimen indicated and FIG. 5 shows the overall block diagram of a test arrangement according to the invention.

Dem Prüfling 1 in Fig. 2 wird, ausgehend von seinem gelöschten Zustand (Q = 0, Q = L), zu einem Zeitpunkt t (Fig. 3) 0 ein Setzimpuls J am Setzeingang zugeführt. Zu einem einstellbaren Zeitpunkt tt, der innerhalb der Zeit t des Schwebe-5 zustandes liegt, wird der Ausgang Q des Prüflings 1 mittels eines Impulses A1 abgefragt und das Abfrageergebnis über die Torschaltung 2 einem bistabilen Speicher 3 zugeführt, in dem das Ergebnis A1 Q vorübergehend festgehalten wird. Zu einem spxiteren Zeitpunkt t2, in dem der Schwebezustand mit Sicherheit abgeklungen ist, wird der Ausgang Q des Prüflings 1 ein zweites Mal mit einem Abfrageimpuls A2 abgefragt.The test item 1 in Fig. 2, based on its deleted state (Q = 0, Q = L), at a time t (Fig. 3) 0 a set pulse J at the set input fed. At an adjustable point in time tt, which is within the time t of the levitation 5 state, the output Q of the test item 1 is queried by means of a pulse A1 and the query result is fed to a bistable memory 3 via the gate circuit 2, in which the result A1 Q is temporarily recorded. At a later date t2, in which the state of suspension has definitely subsided, the output Q of the test item 1 is queried a second time with an interrogation pulse A2.

Das Abfrageergebnis A2 . Q und seine Negation A2 Q wird in einer Torschaltung 4 gebildet. Das Abfrageergebnis A2 . Q und der negierte Ausgang (A1 Q) des Speicherelements 3 werden in einer Und-Schaltung 5 vereinigt, deren Ausgang dann den Zustand L annimmt, wenn ein Fehler erster Art auftritt wie er durch Qfl in Fig. ib angedeutet ist. Das negierte Abfrageergebnis A2 Q Q wird mit dem nicht negierten Ausgang (At Q) des Speicherelements 3 in einer Und-Schaltung 6 vereinigt, deren Ausgang dann den Zustand L annimmt, wenn ein Fehler zweiter Art entsprechend Qf2 in Fig. ic auftritt.The query result A2. Q and its negation A2 Q is in a gate circuit 4 formed. The query result A2. Q and the negated output (A1 Q) of the storage element 3 are combined in an AND circuit 5, the output of which then assumes the state L, when an error of the first type occurs as indicated by Qfl in Fig. 1b. The negated query result A2 Q Q is sent to the non-negated output (At Q) of the memory element 3 combined in an AND circuit 6, the output of which then the Assumes state L when an error of the second type occurs corresponding to Qf2 in FIG.

Diese Fehlersignale können z.B. getrennten Zählern zugeführt werden, so daß man die Abhängigkeit der jeweiligen Fehlerzahl von der zeitlichen Lage der Abfrageimpulse k1 studieren kann und damit eine Aussage über die Art und Dauer des Schwebezustandes erhält. Zuletzt wird die Abfrageschaltung wieder in ihren Ausgangszustand zurückgeschaltet, und zwar durch Zuführung eines Rückstellimpulses R an den entsprechenden Löscheingängen des Prüflings 1 und des Speicherelements 3.These error signals can e.g. be fed to separate meters, so that the dependence of the respective number of errors on the timing of the Can study interrogation pulses k1 and thus a statement about the type and duration of the Levitated state. Finally, the interrogation circuit returns to its initial state switched back by applying a reset pulse R to the corresponding Delete inputs of the test item 1 and of the storage element 3.

Um auch Aussagen über die Abhängigkeit des Schwebezustands von der Art des ansteuernden Setzimpulses J machen zu können, kann man zusätzliche Einrichtungen vorsehen, um den Setzimpuls nach Dauer und/oder Amplitude zu variieren. Insbesondere ist es vorteilhaft, eine Vorrichtung zur Amplitudenmodulation des Setzimpulses J vorzusehen. Fig. 4 zeigt die etwa hundertprozentig modulierten Impulse, von denen jeweils die dick ausgezogenen sich amplitudenmäßig im Bereich des Vergleichspotentials VBB befinden. Bei geringerem Modulationsgrad nur in der Umgebung des Potentials VBB können genauere Aussagen huber den Unsicherheitsbereich der Abhängigkeit des Schwebezustands von den Aussteuerimpulsen gewonnen werden.In order to also make statements about the dependence of the state of suspension on the To be able to make the type of activating set pulse J, additional facilities can be used provide to vary the setting pulse according to duration and / or amplitude. In particular it is advantageous to use a device for the amplitude modulation of the setting pulse J to be provided. Fig. 4 shows the approximately one hundred percent modulated pulses of which in each case the thick lines are amplitude-wise in the area of the comparison potential VBB are located. With a lower degree of modulation only in the neighborhood of the potential VBB, more precise statements can be made about the uncertainty range of the dependence the levitation state can be obtained from the control pulses.

Zur Untersuchung von schnellen Flipflops im Arbeitsbereich von Nanosekunden haben sich folgende Zeitbemessungen als zweckmäßig erwiesen: der Variationsbereich der Zeitdifferenz tl - t zwischen dem Setzimpuls S und dem ersten Abfrage-0 impuls A1 erstreckt sich von 0 bis 70 ns. Die Zeitdifferenz t2 - t zwischen dem Setzimpuls und dem zweiten Abfrageimpuls 0 beträgt 200 ns, die Zeitdifferenz t3 - t zwischen dem Setz-0 impuls und dem Löschimpuls beträgt 500 ns. Eine derart bemessene Anordnung kann somit mit einer Impulsfrequenz der Setzimpulse von 1 MHz betrieben werden. dabei ist es zweckmäßig, die ggf. vorgegebene Modulationsfrequenz fiir die Setzimpulse mit 100 kHz zu bemessen. Diese Bemessungsregeln gelten für Untersuchungen an Flipflops in integrierter Schaltkreistechnik aus der Familie ECL-Schaltkreise. Für andere bistabile Elemente kann es vorteilhaft sein, andere Bemessungen zu verwenden.For examining fast flip-flops in the nanosecond working range The following time measurements have proven to be useful: the range of variation the time difference tl - t between the set pulse S and the first query 0 pulse A1 ranges from 0 to 70 ns. The time difference t2 - t between the set pulse and the second interrogation pulse 0 is 200 ns, the time difference t3 - t between the set 0 pulse and the clear pulse is 500 ns. Such a dimensioned arrangement can thus be operated with a pulse frequency of the setting pulses of 1 MHz. It is useful to use the possibly specified modulation frequency for the setting pulses to be dimensioned with 100 kHz. These design rules apply to tests on flip-flops in integrated circuit technology from the ECL circuit family. For others bistable elements, it can be advantageous to use other dimensions.

Fig. 5 zeigt ein Ausführungsbeispiel der Erfindung in Form eines Blockschaltbildes für ein Prüfgerät zur Untersuchung von bistabilen Schaltungen, bei dem gleiche Teile mit den gleichen Bezugszeichen wie in Fig. 2 bezeichnet sind. Es ist hier eine etwas abgewandelte Form der Abfragelogik verwendet uit es ist ein Umschalter vorgesehen, um mit dem gleichen ZrhLer wahlweise die Fehler der ersten Art und die Fehler der zweiten Art aufnehmen zu können. Ein weiterer Umschalter gestattet die Auswnhl der zu prüfenden Ausgangsklemme des Prüflings.Fig. 5 shows an embodiment of the invention in the form of a block diagram for a test device for the investigation of bistable circuits, in which the same parts are denoted by the same reference numerals as in FIG. There is something here modified form of the query logic is used uit a switch is provided, to optionally use the same counter the mistakes of the first kind and to be able to absorb the mistakes of the second kind. Another switch is permitted the selection of the output terminal of the device under test to be tested.

Während im Beispiel der Fig. 2 und 3 Abfrageimpulse verwendet wurden, die ausgehend vom logischen Pegel Null auf den logischen Pegel Eins (L) gesteuert werden, dienen für das Beispiel der Fig. 5 Abfrageimpulse A1 und A2, die vom logischen Pegel L als Ruhezustand ausgehend jeweils in den logischen Pegel O gesteuert werden. Selbstverständlich können je nach Art der zu verwendenden logischen Schaltglieder (NOR-, NAND-, UND-oder dergleichen Glieder) auch andere Verknüpfungslogiken im Rahmen der Erfindung angewandt werde Der Nadeiimpuls J, die Prüfimpulse A1 und A2 sowie der Rücksetzimpuls R werden aus einem gemeinsamen Taktimpulsgenerator ii mit einer Impulsfrequenz von z.B. 1 MHz abgeleitet. In einem Impulsformer 12 wird, z.B. durch Differentiation, eine Nadelimpulsfolge erzeugt, die in einem Modulator 13 mit einer Modulationsfrequenz von z.B. 100 kz amplitudenmoduliert wird, um dem Setzeingang S des Prüflings 1 zugeführt zu werden.While interrogation pulses were used in the example of FIGS. 2 and 3, which is controlled starting from the logic level zero to the logic level one (L) are used for the example of FIG. 5 interrogation pulses A1 and A2, which are from the logical Level L can be controlled as a quiescent state in each case in the logic level O. Of course, depending on the type of logic switching elements to be used (NOR, NAND, AND or the like elements) also other link logics in the frame The invention will be applied the needle pulse J, the test pulses A1 and A2 and the reset pulse R are from a common clock pulse generator ii with a Pulse frequency derived from e.g. 1 MHz. In a pulse shaper 12, e.g. Differentiation, a needle pulse sequence generated in a modulator 13 with a Modulation frequency of e.g. 100 kz is amplitude modulated to the set input S of the test piece 1 to be fed.

Zur Erzeugung der Prüfimpulsfolge A1 wird die Taktimpulsfolge über eir Laufzeitglied 14 mit einstellbarer Laufzeit einer monrstabilen ippschaitung 15 zugeführt, die in ihrem stabilen Zustand as logische Signal L abgibt und durch jeden Taktimpuls kurzzeitig in den astabilen Zustand mit dem logischen Signalpegei 0 überführt wird. Die Laufzeit möge für den vorliegenden Fall, wie eben erläutert, zwischen 0 und 70 ns veränderbar sein, so daß möglichst der ganze Bereich der Schwebezeit der betreffenden Sorte von Prüflingen untersucht werden kann.To generate the test pulse sequence A1, the clock pulse sequence is via eir delay element 14 with adjustable delay of a monrstable ippschaitung 15 supplied, which emits logic signal L in its stable state as and through every clock pulse briefly in the astable state with the logical signal level 0 is transferred. The term for the present case, as just explained, can be changed between 0 and 70 ns, so that the whole range of the suspension time of the respective type of test specimen can be examined can.

Über ein Laufzcitglied 16 mit der festen Laufzeit 200 ns wird eine zweite monostabile Kippschaltung 17 angesteuert, die die Priifimpulsfolge A2 mit der gleichen Polarität wie die Priifimpuisfolge A1 erzeugt.A running time element 16 with a fixed running time of 200 ns is used to generate a second monostable multivibrator 17 controlled, which the test pulse sequence A2 with of the same polarity as the test pulse sequence A1.

Eine dritte monostabile Kippschaltung 18, die jedoch im stabilen Zustand ein logisches Signal 0 abgibt, dient zur Erzeugung der Rücksetzimpulse R für den Prüfling und wird über ein Laufzeitglied 19 mit einer Lautzeit von z.B. 500 ns von der Taktimpulsquelle 11 angesteuert. Das Laufzeitglied 19 und die monostabile Kippschaltung 18 können auch ersetzt werden durch ein Differenzierglied, welches aus den Rückflanken der Taktimpulse die Rücksetzimpulse durch Differentiation ableitet. Voraussetzung ist, daß das Tastverhältnis der vom Taktimpulsgenerator 11 gelieferten Taktimpuisfolge erwa 1 : 1 ist und daß die Nadelimpulse J zum Setzen des Prüflings aus den Vorderflanken der gleichen Taktimpulsefolge abgeleitet werden.A third one-shot multivibrator 18, which, however, is in the stable state emits a logic signal 0, is used to generate the reset pulses R for the Test object and is via a delay element 19 with a sound time of e.g. 500 ns of the clock pulse source 11 is controlled. The delay element 19 and the monostable multivibrator 18 can also be replaced by a differentiator, which is derived from the trailing edges of the clock pulses derives the reset pulses by differentiation. pre-condition is that the duty cycle of the clock pulse generator 11 supplied by the clock pulse sequence Erwa is 1: 1 and that the needle pulses J for setting the test object from the leading edges the same clock pulse sequence can be derived.

Zur wahlweisen Abfrage des Schwebezustands des positiven Ausgangs Q oder des negierten Ausgangs Q des Prüflings kann, wie dargestellt, ein Umschalter 21 vorgesehen sein, der die abgefragte Größe Q oder Q, die im folgenden mit B bezeichnet sei, einer NOR-Schaltung 22 zuführt, deren anderem Eingang die Abfrageimpulse A1 für den Schwebezustand zugeführt werden.For optional query of the floating state of the positive output Q or the negated output Q of the device under test can, as shown, be a changeover switch 21 be provided that the queried quantity Q or Q, which follows be denoted by B, a NOR circuit 22, the other input of which Interrogation pulses A1 are supplied for the levitation state.

Der Ausgang der NOR-Schaltung ist mit dem Setzeingang des Speicherelements 3 verbunden. Dieses wird somit immer dann während des Schwebezustands des Prüflings gesetzt, wenn die Bedingung erfüllt ist: B+AA1 Bis zum Auftreten des Löschimpulses R gilt also für den Ausgang C des Speicherelements 3 im Falle, daß der abgefragte Ausgang des Prüflings im Schwebezustand logisch L zeigte: C = B + A= B-A1 Entsprechend gilt für den negierten Ausgang: C = bzw Aus dem abgefragten Ausgang B des Prüflings und dem nach Beendigung des Schwebezustands auftretenden Abfrageimpuls A2 2 wird in einer NOR-Schaltung 23 ein Signal D abgeleitet, für welches die Gleichung gilt: D = 2 + A2 = B.7 Dies Signal wird mit dem Signal C in der UND-Schaltung 5 zu dem Signal G = C.D zusammengefaßt, welches nur dann zu logisch L wird, wenn der abgefragte Ausgang des Prüflings 3 im Schwebezustand auf logisch 0 und nach Beendigung des Schwebezustands auf logisch L erschien.The output of the NOR circuit is connected to the set input of the storage element 3 connected. This is always then when the test object is in suspension set if the condition is met: B + AA1 until the extinguishing pulse occurs R therefore applies to the output C of the memory element 3 in the event that the queried Output of the test object in the floating state logically L showed: C = B + A = B-A1 Correspondingly applies to the negated output: C = or from the queried output B of the device under test and the interrogation pulse A2 2 which occurs after the suspension has ended a signal D is derived in a NOR circuit 23, for which the equation applies: D = 2 + A2 = B.7 This signal is combined with the signal C in the AND circuit 5 combined to the signal G = C.D, which only becomes logic L if the queried output of the test object 3 in the floating state to logic 0 and after Termination of the limbo on logical L appeared.

Aus dem nicht abgefragten Ausgang B des Prüflings und dem nach Beendigung des Schwebezustands auftretenden Abfrageimpuls A2 wird in einer weiteren NOR-Schaltung 24 ein Signal E abgeleitet, für welches die Gleichung gilt: E = B + A2 = Bh2 2 Dies wird mit dem Signal C in der UND-Schaltung 6 zum Signal F zusammengefaßt, welches nur dann zu logisch L wird, wenn der abgefragte Ausgang des Prüflings 3 im Schwebezustand auf logisch L und nach Beendigung des Schwebezustands auf logisch 0 erschien.From the non-queried output B of the test object and the one after completion of the floating state interrogation pulse A2 is in a further NOR circuit 24 a signal E is derived, for which the equation applies: E = B + A2 = Bh2 2 dies is combined with the signal C in the AND circuit 6 to form the signal F, which only becomes logic L if the output of the test object 3 is in a floating state to logic L and after the end of the suspension state to logic 0 appeared.

Durch einen Schalter 25 können die durch die Ausgänge der UND-Schaltungen 5 oder 6 abgegebenen Fehlersignale F bzw. G wahlweise einem Zähler 26 zugeführt werden und das Zählergebnis desselben mit der Anzeige eines Zählers 27 verglichen werden, der zur Zählung der Gesamtzahl der abgegebenen Prüfimpulse mit dem Ausgang der Taktimpulsquelle il verbunden ist.By means of a switch 25, the outputs of the AND circuits 5 or 6 output error signals F or G are optionally fed to a counter 26 and the counting result of the same with the display of a counter 27 are compared used to count the total number of test pulses emitted with the output the clock pulse source il is connected.

Die Prüfanordnung gemäß der Erfindung eignet sich sowohl zur Typenprüfung von Flipflops und anderen bistabilen Schaltungen hinsichtlich ihres Übergangsverhaltens bei Ansteuerung mit Impulsen verschiedener Dauer bzw. verschiedener Amplitude als auch zur prüffeldmäßigen Kontrolle von Lieferungen bistabiler Schaltungen,wie sie insbesondere heutzutage in Form integrierter Schaltkreise auf dem Markt erhältlich sind. Die Erfindung ist auch nicht auf die Prüfung von einfachen bistabilen Schaltungen beschränkt, sondern kann auch in entgrechend abgewandelter Form zur Prüfung von komplizierteren zusammengesetzten Schaltungen insbesondere in integrierter Schaltkreistechnik verwendet werden, bei denen die Möglierllkeit besteht, daß durch metastabile Zwischenzustände Fehlschaltungen veranlaßt werden können.The test arrangement according to the invention is suitable both for type testing of flip-flops and other bistable circuits with regard to their transition behavior when controlled with pulses of different duration or different amplitude than also for the test field control of deliveries of bistable circuits like them especially nowadays available on the market in the form of integrated circuits are. The invention is also not aimed at testing simple bistable circuits limited, but can also be used in a correspondingly modified form for checking complex composite circuits, especially in integrated circuit technology can be used where there is the possibility of metastable intermediate states Incorrect switching can be caused.

Claims

Petentana smells

9 Test setup for examining electronic bistable circuits on their behavior during the switchover time, characterized by an interrogation device for at least one output of the circuit to be tested (device under test), which is a first Query during the switchover time in question and a second query after Completion of the switchover time in question, and by means of a comparison arrangement, which compares the two query results and, if they do not match, the same registered an error.

2. test arrangement according to claim i, characterized in that a Clock pulse generator is provided, from whose output first the setting pulses to Switching over the test object as needle pulses, secondly query pulses for the first and thirdly, interrogation pulses for the second interrogation via adjustable delay devices be derived.

3. Test arrangement according to claim 1, characterized in that a Storage element is provided in which the result of the first query at least until the second interrogation pulse occurs for the purpose of comparing the two interrogations results is saved.

4. Test arrangement according to claim 2 and 3, characterized in that an erase pulse is derived from the clock pulse generator after the comparison resets both the device under test and the memory element to the deleted state.

5. Test arrangement according to claim 2, characterized in that one Modulation device is provided in which the needle pulses between a to instant switching of the test object determines sufficient amplitude and one this determined insufficient amplitude can be varied.

6. Test arrangement according to claim 1 and the following, characterized in that that a counter is provided, - that by the error signals by one unit is counted on.

Blank page