DE2114679A1

DE2114679A1 - Circuit arrangement for generating pulses with a defined delay time compared to input pulses

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Publication number: DE2114679A1
Application number: DE19712114679
Authority: DE
Inventors: Gerhard Dipl.-Ing. 4800 Bielefeld Berg
Original assignee: Anker Werke AG
Current assignee: Anker Werke AG
Priority date: 1971-03-26
Filing date: 1971-03-26
Publication date: 1972-09-28

Description

Schaltungsanordnung zur Erzeugung von Impulsen definierter Verzögerungszeit gegenüber Eingangsimpulsen Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung von Impulsen definierter Verzögerungszeit gegenüber Eingangsimpulsen, bestehend aus einer von den Eingangsimpulsen gesteuerten RC-Integrationsstufe mit nachgeschaltetem Differenzverstärker als Vergleichseinrichtung, der mit einem von der annähernd linear sich ändernden Ladespannung des Integrierkondensators beaufschlagten ersten sowie mit einem zweiten an den Abgriff eines von den Eingangsimpulsen beaufschlagten Spannungsteilers geschalteten Eingangsleiter versehen ist, wobei der Differenzverstärker ein Ausgangssignal liefert, wenn das integrierte Eingangssignal das Potential der Teilerspannung am Abgriff des Spannungsteilers erreicht. Circuit arrangement for generating pulses of a defined delay time versus input pulses The invention relates to a circuit arrangement for generating of pulses with a defined delay time compared to input pulses, consisting of from an RC integration stage controlled by the input pulses with a downstream Differential amplifier as a comparison device, which is approximately linear with one of the changing charging voltage of the integrating capacitor applied first as well with a second to the tap of a voltage divider acted upon by the input pulses switched input conductor is provided, the differential amplifier having an output signal delivers when the integrated input signal has the potential of the divider voltage am Tap of the voltage divider reached.

Eine derartige durch die deutsche Auslegeschrift 1 207 434 bekannt gewordene Schaltungsanordnung, die eine durch die Wahl des Ladewiderstandes sowie des Integrierkondensators der Integrationsstufe bestimmte Impulsverzögerung herbeiführt, findet überwiegend in kontaktlos arbeitenden elektronischen Steuer-und Regelschaltungen Verwendung. Hierbei dient der als Vergleichseinrichtung vorgesehene der Integrationsstufe nachgeschaltete Differenzverstärker gleichzeitig als Kompensator für z.B. äußere die Verzögerungszeit störend beeinflussende Temperaturänderungen.Such is known from the German Auslegeschrift 1 207 434 circuit arrangement that has become one by the choice of the charging resistor as well of the integration capacitor of the integration stage brings about a certain pulse delay, predominantly found in contactless electronic control and regulation circuits Use. The integration stage provided as a comparison device is used here downstream differential amplifiers at the same time as compensators for e.g. external Changes in temperature that interfere with the delay time.

Durch den Differenzverstärker wird der Vorteil eines geringen Einflusses der Betriebs- oder Umgebungstemperatur auf die Einhaltung der Verzögerungszeit erzielt. Das Stabilitätsverhalten der Verzögerungszeit ist aber auch maßgeblich abhängig von der Wahl der Schaltschwelle des Differenzverstärkers. Bei der bekannten Schaltungsanordnung ist infolge gleicher Dimensionierung der Widerstände des Spannungsteilers für die Vergleichsspannung eine optimale Sicherheit für die Einhaltung der Verzögerungszeit nicht gewährleistet.The differential amplifier has the advantage of little influence the operating or ambient temperature to ensure compliance with the delay time. However, the stability behavior of the delay time is also significantly dependent on the choice of the switching threshold of the differential amplifier. In the known circuit arrangement is due to the same dimensioning of the resistances of the voltage divider for the Equivalent stress optimal security for compliance with the Delay time not guaranteed.

Weiterhin besteht oftmals die Forderung, daß zwecks Erzielung bestimmter Steuerungs- bzw. Regelvorgänge mit unterschiedlichen vorbestimmten Verzögerungszeiten gearbeitet werden muß. Hierzu ist die bekannte Einrichtung nicht geeignet. Um dieser Forderung gerecht zu werden, müßten mehrere derartige Schaltungsanordnungen vorgesehen sein. Eine solche Maßnahme hätte aber den Nachteil, daß durch die damit verbundene Erhöhung der Anzahl von Bauteilen eine Steigerung der Störanfälligkeit sowie der Herstellungskosten bewirkt würde. Außerdem wird durch die Vielzahl der verwendeten Teile der Raumbedarf erhöht.Furthermore, there is often the requirement that in order to achieve certain Control or regulation processes with different predetermined delay times must be worked. The known device is not suitable for this. To this To meet the requirement, several such circuit arrangements would have to be provided be. Such a measure would have the disadvantage that the associated Increase in the number of components, an increase in the susceptibility to failure and the Manufacturing costs would be effected. It is also used by the multitude of Parts of the space requirement increased.

Der Erfindung liegt somit die Aufgabe zugrunde, eine Schaltungsanordnung zur Erzeugung von Impulsen definierter Verzögerungszeit gegenüber Eingangs impulsen zu schaffen, die ohne Einbuße an Zuverlässigkeit und Betriebssicherheit mit einem Mindestmaß an Bauteilen auch bei unterschiedlichen Verzögerungszeiten arbeitet.The invention is therefore based on the object of a circuit arrangement for generating pulses with a defined delay time compared to input pulses to create that without any loss of reliability and operational safety with a Minimum number of components works even with different delay times.

Erfindungsgemäß wird dies dadurch erreicht, daß dem Differenzverstärker mehrere wahlweise über zugeordnete an sich bekannte Transistorschaltstufen ansteuerbare Integrationsstufen mit unterschiedlichen Zeitkonstanten zugeordnet sind und daß die Teilerspannung am Abgriff des Spannungsteilers so gewählt ist, daß die jeweilige Verzögerungszeit gleich der Zeitkonstanten der angesteuerten Integrationsstufe ist.According to the invention this is achieved in that the differential amplifier several optionally controllable via assigned transistor switching stages known per se Integration levels are assigned with different time constants and that the divider voltage at the tap of the voltage divider is chosen so that the respective Delay time is equal to the time constant of the integration stage being activated.

Hierbei ist die Anordnung so getroffen, dag ein allen Integrationsstufen gemeinsamer Integrierkondensator vorgesehen ist und die Ladewiderstände der Integrationsstufen durch die Arbeitswiderstände der Transistorschaltstufen gebildet sind.Here the arrangement is made so that all integration levels can be used common integrating capacitor is provided and the charging resistors of the integration stages are formed by the load resistances of the transistor switching stages.

Im folgenden wird die Erfindung an Hand von Ausführungsbeispielen näher erläutert. Es zeigen: Fig. 1 eine Schaltungsanordnung zur Erzeugung von Impulsen konstanter Verzögerungszeit gegenüber Eingangsimpulsen, Fig. 2 eine Schaltungsanordnung zur Erzeugung von Impulsen unterschiedlicher Verzögerungszeiten gegenüber Eingangsimpulsen, Fig. 5 ein Diagramm über den zeitlichen Verlauf der Ladespannung eines Kondensators, Fig. 4 ein Blockschaltbild einer monostabilen Schalteinrichtung unter Verwendung der erfindungsgemäßen Schaltungsanordnung nach Fig. 2, Fig. 5 ein weiteres Ausführungsbeispiel der Schalteinrichtung nach Fig. 4.In the following, the invention is illustrated by means of exemplary embodiments explained in more detail. Show it: Fig. 1 shows a circuit arrangement for Generation of pulses with a constant delay time compared to input pulses, Fig. 2 shows a circuit arrangement for generating pulses of different delay times with respect to input pulses, FIG. 5 shows a diagram over the course of time of the Charging voltage of a capacitor, FIG. 4 is a block diagram of a monostable switching device using the circuit arrangement according to the invention according to FIGS. 2, 5 Another embodiment of the switching device according to FIG. 4.

Die in Fig. 1 gezeigte Schaltungsanordnung besteht im wesentlichen aus einer RC-Integrationsstufe I, der ein Differenzverstärker D nachgeschaltet ist. Der Differenzverstärker D ist in unsymmetrischer Gegentaktschaltung dargestellt und weist zwei pnp-Transistoren Trl und Tr2 auf, deren Emitter über einen gemeinsamen Emitterwiderstand R1 an einen positive Spannung +U1 führenden Leiter 1 einer nicht dargestellten Spannungsquelle angeschaltet sind. Mit 2 ist ein weiterer Anschluß der Spannungsquelle bezeichnet, der Bezugsspannung OV führt. An diesen Leiter 2 ist der Kollektor von Tr2 direkt und der Kollektor von Trl unter Zwischenschaltung eines Widerstandes R2 angeschaltet, wobei der den Schaltzustand des DifferenzverstKrkers D kennzeichnende jeweilige Spannungsabfall am Widerstand R2 an einem Ausgang A abgegriffen wird. Zur Differenzbildung ist die Basis des Transistors Tr2 an den Abgriff 9 eines aus Widerständen R5, R4 gebildeten Spannungsteilers geschaltet, der zwischen einem weiteren eine positive Spannung +U führenden Anschluß 4 und dem mit Bezugsspannung OV beaufschlagten Anschluß 2 für die Versorgungsspannung angeordnet ist. Die Spannung am Abgriff 3 des Spannungsteilers ist auf eine vorgegebene Teilerspannung, im weiteren als Schwellspannung Us bezeichnet, eingestellt, Wie schon erwähnt, ist der Differenzverstärker D der Integrationsstufe I nachgeschaltet, deren Integrierkondensator C eine Ladespannung Uc liefert, die über einen Eingangsleiter 5 an die Basis des Transistors Trl gelegt ist. Hierfür ist der Leiter 5 mit dem einen Anschluß des Integrierkondensators C verbunden, dessen anderer Anschluß an den positive Spannung +U führenden Anschluß 4 der Spannungsquelle angeschaltet ist. Mit Ra ist der Ladewiderstand für den Integrierkondensator C bezeichnet, der einerseits an den Eingangsleiter 5 für die Ladespannung Jc und andererseits an den Kollektor eines emitterseitig an den nzugsspannung cv führenden Anschluß 2 geschalteten npn-Transi -ors TrL gelegt ist. Der Ladewiderstand Ra ist, wie ersichtlich, gleichzeitlg Arbeitswiderstand für den Transistor Trat. dessen Ansteuerung durch Anlegen eines Eingangsimpulses an einen Steuereingang E erfolgt. Der Eingangsimpuls gelangt hierbei über einen Widerstand RB an die Basis von Trat.The circuit arrangement shown in Fig. 1 consists essentially from an RC integration stage I, which is followed by a differential amplifier D. The differential amplifier D is shown in an asymmetrical push-pull circuit and has two pnp transistors Trl and Tr2, the emitter of which has a common Emitter resistor R1 to a positive voltage + U1 leading conductor 1 not one voltage source shown are switched on. With 2 is another connection denotes the voltage source that carries the reference voltage OV. To this conductor 2 is the collector of Tr2 directly and the collector of Trl with the interposition of a resistor R2 switched on, the switching state of the differential amplifier D characterizing the respective voltage drop across resistor R2 is tapped at an output A. will. To form the difference, the base of the transistor Tr2 is connected to the tap 9 of a voltage divider formed from resistors R5, R4 connected between a another terminal 4 carrying a positive voltage + U and the one with reference voltage OV acted upon terminal 2 is arranged for the supply voltage. The voltage at tap 3 of the voltage divider is to a predetermined divider voltage, below referred to as threshold voltage Us, set, As already mentioned, if the differential amplifier D is connected downstream of the integration stage I, its integrating capacitor C supplies a charging voltage Uc, which via an input conductor 5 to the base of the Transistor Trl is placed. For this purpose, the conductor 5 is connected to one terminal of the Integrating capacitor C connected, the other terminal of which is connected to the positive voltage + U leading terminal 4 of the voltage source is switched on. With Ra is the charging resistance for the integrating capacitor C, on the one hand to the input conductor 5 for the charging voltage Jc and on the other hand to the collector of an emitter side connected to the npn-transistors TrL connected npn-Transi -ors TrL to the nzugss voltage cv carrying connection is. As can be seen, the charging resistance Ra is also the working resistance for the transistor Trat. its activation by applying an input pulse to a control input E. The input pulse arrives via a Resistance RB to the base of Trat.

Mit TrE ist ein weiterer pnp-Transistor bezeichnet, dessen Kollektorwiderstand als Entladewiderstand Re für den Integrierkondensator C vorgesehen ist. Zur Erzielung sehr kleil.er Entladezeiten ist der Entladewiderstand Re extrem niederohmig gewählt. Der durch den Transistor TrE und den Entladewiderstand Re gebildete Entladestromkreis ist dem Integrierkondensator C parallelgeschaltet, wobei der Emitter von TrE an den Anschluß 4 angeschaltet ist. Zur Steuerung des Entladevorganges dient ein über einen Eingang S ansteuerbarernpn-Transistor Tr3, dessen Kollektor über zwei Widerstände R6, R5 an den die positive Spannung +U führenden Anschluß 4 der nichtdargestellten Spannungsquelle gelegt ist. Der Abgriff zwischen den Widerständen R5, R6 ist an die Basis des Transistors TrE geführt. Der Emitter von Tr3 steht mit dem Bezugsspannung OV führenden Anschluß 2 in Verbindung. Mit R7 ist der in dem Eingang S liegende Basiswiderstand von Tr3 bezeichnet.Another pnp transistor is designated with TrE, its collector resistance is provided as a discharge resistor Re for the integrating capacitor C. To achieve very small discharge times, the discharge resistor Re is chosen to be extremely low-resistance. The discharge circuit formed by the transistor TrE and the discharge resistor Re is connected in parallel to the integrating capacitor C, the emitter being connected to TrE connection 4 is switched on. An over is used to control the unloading process an input S controllable pn transistor Tr3, the collector of which has two resistors R6, R5 to the terminal 4, not shown, carrying the positive voltage + U Voltage source is applied. The tap between the resistors R5, R6 is on the base of the transistor TrE out. The emitter of Tr3 is connected to the reference voltage OV leading connection 2 in connection. With R7 is the one in input S. Denotes the base resistance of Tr3.

Wie aus der Beschreibung zu entnehmen ist, dient die in Fig. l dargesÜeYlte Schaltungsanordnung zur Erzeugung von Impulsen konstanter Verzögerungszeit gegenüber Eingangsimpulsen. Gegenüber dieser Anordnung mit nur einer Integrat-ionsstufe I weist die Schaltungsanordnung nach Fig. 2 mehrere dem Differenzverstärker D zugeordnete Integrationsstufen I1 bis In zur Erzeugung wahlweiser Verzögerungszeiten auf, wobei Jede Integrationsstufe I1, I2, .... bzw. In in ihrem Grundaufbau der Integrationsstufe I gemäß Fig. 1 entspricht. Der besseren Ubersicht halber sind die gleichen Bezugszeichen verwendet worden, die zur Unterscheidung der einzelnen Stufen voneinander entsprechende Indizes tragen.As can be seen from the description, the one shown in FIG Circuit arrangement for generating pulses of constant delay time compared to Input pulses. Opposite to this arrangement with only one integration stage I, the circuit arrangement according to FIG. 2 has a plurality of differential amplifiers D assigned to it Integration stages I1 to In for generating optional delay times, where Each integration level I1, I2, .... or In in its basic structure of the integration level I according to FIG. 1 corresponds. For the sake of clarity, the same reference numerals are used have been used, the corresponding to differentiate the individual stages from each other Wear indices.

Der schon genannte Integrierkondensator C gemäß Fig. 1 ist, wie die Fig. 2 zeigt, allen Integrationsstufen I1 bis In, von denen nur drei Integrationsstufen I1, I2, In gezeigt sind, zugeordnet, deren Auswahl durch wahlweise Anwahl der den Ladevorgang steuernden Transistoren Tr,-l bis TrL-n über die entsprechenden Steuereingänge El bis En erfolgt. Jeder Integrationssture I1, I2, .... bzw. In ist somit zu ihrer Ansteuerung eine eigene Transistorschaltstufe zugeordnet. Mit Ra-l bis Ra-n sind die Ladewiderstände bezeichnet, die gleichzeitig Arbeitswiderstände für die Transistoren Tr,-l bis TrL-n sind und in ihren Werten unterschiedlich gewählt sind. RB-1 bis RB-n kennzeichnen die Basiswiderstände. Der schon genannte Eingang S, siehe Fig. 1, zur Ansteuerung des den Entladevorgang steuernden Transistors Tr3 ist an den Ausgang eines Negationsgliedes N mit dem Eingang S1 gelegt.The already mentioned integrating capacitor C according to FIG. 1 is like that Fig. 2 shows all integration stages I1 to In, of which only three integration stages I1, I2, In are shown assigned, the selection of which can be selected by selecting the Transistors Tr, -l to TrL-n controlling the charging process via the corresponding control inputs El to En takes place. Each integration tower I1, I2, .... or In is therefore yours Control assigned to its own transistor switching stage. With Ra-l through Ra-n are denotes the charging resistors, which at the same time work resistances for the transistors Tr, -l to TrL-n and are chosen to be different in their values. RB-1 to RB-n mark the base resistances. The already mentioned input S, see Fig. 1, to control the discharging process controlling transistor Tr3 is to the The output of a negation element N is connected to the input S1.

Die Fig. 5 zeigt ein Diagramm über den zeitlichen Verlauf der Ladespannung Uc des Irltegrierkondensators C gemäß Fig. 1 und 2 bei Anlegen eines Eingangssignals an den Steuereingang E, Fig. 1, bzw. an einen der Steuereingänge El bis En, Fig. 2. Der Eingang S des Transistors mr3 wird für diesen Vorgang auf Bezugsspannung OV gelegt.FIG. 5 shows a diagram over the course of the charging voltage over time Uc of the integrating capacitor C according to FIGS. 1 and 2 when an input signal is applied to the control input E, Fig. 1, or to one of the control inputs El to En, Fig. 2. The input S of the transistor mr3 is for this process on reference voltage OV laid.

Wie ersichtlich, folgt die Ladekurve der Funktion Hierbei ist t die Zeitkonstante, die sich aus dem Produkt Ladewiderstand x Kapazität des Integrierkondensators C ergibt und welche durch wahlweise Zuordnung der Ladewiderstände Ra-l bis Ra-n zu dem Integrierkondensator C geändert werden kann. Die positive Spannung U entspricht der Spannung +U des Anschlusses 4, vergl. Fig. 1 und 2 der nicht dargestellten Spannungsquelle. Den Augenblickswert der Ladespannung Uc gibt die Spannung u an.As can be seen, the charging curve follows the function Here t is the time constant that results from the product of charging resistance x capacitance of the integrating capacitor C and which can be changed by optionally assigning the charging resistors Ra-1 to Ra-n to the integrating capacitor C. The positive voltage U corresponds to the voltage + U of the connection 4, see FIGS. 1 and 2 of the voltage source, not shown. The instantaneous value of the charging voltage Uc is given by the voltage u.

Mit T als Schaltzeit für den Differenzverstärker D ist die erforderliche Schwellspannung Us als Vergleichsspannung wobei T = t lnU - t lnUs ist.With T as the switching time for the differential amplifier D, the required threshold voltage Us is the comparison voltage where T = t InU - t InUs.

Die änderung der Schaltzeit T in Abhängigkeit von der Schwellspannung Us ist Zur Erzielung einer optimalen Sicherheit für die Einhaltung der Schaltzeit T wird die Zeitkonstante r so gewählt, daß T ein Minimum hat. 5 Der Einfluß der Schwellspannung Us auf die Schaltzeit T ist also gering, wenn Us = O,5Y U ist.The change in the switching time T as a function of the threshold voltage Us is In order to achieve optimal security for compliance with the switching time T, the time constant r is chosen so that T has a minimum. 5 The influence of the threshold voltage Us on the switching time T is therefore small if Us = 0.5Y U.

Die Wirkungsweise der erfindungsgemäßen Schaltungsanordnung zur Erzeugung von Impulsen definierter Verzögerungszeit gegenüber Eingangsimpulsen wird nachstehend näher erläutert.The mode of operation of the circuit arrangement according to the invention for generating of pulses with a defined delay time compared to input pulses is shown below explained in more detail.

Im Ruhezustand, d.h. bei Nichtvorhandensein eines Eingang signals an einem der Steuereingänge El bis En, liegt am Eingang S1 des Negationsgliedes N, Fig. 2, sowie an den Steuereingängen El bis En log ltO, Mit log o" ist z.B. die Signalspannung 0 Volt und mit log "L" die positive Signalspannung +U bezeichnet. Am Eingang S des Transistors Tr3 stellt sich eine positive Signalspannung log "L" ein, die den Transistor Tr3 sowie den Transi -tor TrE leitend steuert.In the idle state, i.e. when there is no input signal at one of the control inputs El to En, is at the input S1 of the negation element N, Fig. 2, as well as at the control inputs El to En log ltO, with log o "is e.g. The signal voltage is 0 volts and the positive signal voltage + U is denoted by log "L". At the input S of the transistor Tr3 there is a positive signal voltage log "L" a, which controls the transistor Tr3 and the transistor TrE conductive.

Da der Entladewiderstand Re extrem niederohmig gewählt ist, erfolgt die Entladung des Integrierkondensators C in sehr kurzer Zeit. Auf dem Eingangsleiter 5 stellt sich eine Kondensatorladespannung Uc von der Größe +U ein. An beiden Kondensatorbelägen liegt gegenüber der Bezugsspannung OV auf dem Anschluß 2 gleiches Spannungspotential. Der Ausgang A des Differenzverstärkers D ist ebenfalls log "0".Since the discharge resistance Re is selected to be extremely low, it takes place the discharge of the integrating capacitor C in a very short time. On the entrance ladder 5, a capacitor charging voltage Uc of the magnitude + U is established. On both capacitor plates the voltage potential on terminal 2 is the same as that of the reference voltage OV. The output A of the differential amplifier D is also log "0".

Im aktiven Zustand wird der Eingang S1 des Negationsgliedes N bei Anlegen eines Eingangssignals an einem der Steuereingänge El bis En von einer nicht dargestellten Einrichtung, die z.B. eine bistabile Kippschaltung sein kann, auf log ??L!! geschaltet. Damit sind die Transistoren Tr3 und TrE nichtleitend. Da ebenfalls einer der Steuereingänge El bis En durch das ihm zugeführte Eingangssignal log "L" ist, leitet der zugeordnete Transistor TrL-1, TrL-2, .... bzw. TrL-n, und der Integrierkondensator C wird über den angesteuerten Ladewiderstand Ra-1, Ra-2 .... bzw.In the active state, the input S1 of the negation element N is at Applying an input signal to one of the control inputs El to En of one not device shown, which can be, for example, a bistable multivibrator log ?? L !! switched. The transistors Tr3 and TrE are thus non-conductive. There too one of the control inputs El to En by the input signal fed to it log "L", the assigned transistor TrL-1, TrL-2, .... or TrL-n, and the conductive Integrating capacitor C is charged via the activated charging resistor Ra-1, Ra-2 .... respectively.

Ra-n entsprechend der gewählten Zeitkonstanten T aufgeladen, wobei die Ladespannung Uc auf der Leitung 5 der Bezugsspannung OV zustrebt. Erreicht die Ladespannung Uc den vorgegebenen Wert der Schwellspannung Us, wel-che gemäß den Aüsführungen zu Fig. 3 auf den errechneten Wert von 0,37 U mittels der beiden Widerstände R3, R4 des Spannungsteilers eingestellt ist, so schaltet der Ausgang A des Differenzverstärkers D auf log 1?L1?. Dieser Zustand bleibt so lange erhalten, wie das Eingangssignal an dem betreffenden Steuereingang E1 bis En ansteht. Danach wird die Schaltungsanordnung wieder durch log "O" am Eingang S1 des Negationsgliedes N in ihrem Ruhezustand überführt und der Integrierkondensator C entladen, Wie beschrieben, liefert die Schaltungsanordnung nach der Erfindung auf jeden an einem der Steuereingänge E1 bis En der Integrationsstufen I1 bis In angelegten Eingangsimpuls einen Ausgangsimpuls nach Ablauf einer definierten Verzögerungszeit, die der Zeitkonstanten # der jeweils angesteuerten Integrationsstufe I1, I2, .... bzw. In entspricht. Da die errechnete Schwellspannung Us = 0,)7 U unabhängig von der Zeitkonstanten Z ist, stellt die Schwellspannung Us für alle Schaltzeiten T ein Optimum dar.Ra-n charged according to the selected time constant T, where the charging voltage Uc on the line 5 tends towards the reference voltage OV. Reached the Charging voltage Uc the predetermined value of the threshold voltage Us, which according to the 3 to the calculated value of 0.37 U by means of the two resistors R3, R4 of the voltage divider is set, the output A of the differential amplifier switches D on log 1? L1 ?. This state remains as long as the input signal is pending at the relevant control input E1 to En. After that the circuit arrangement transferred again by log "O" at the input S1 of the negation element N in its idle state and the integrating capacitor C discharged. As described, the circuit arrangement delivers according to the invention on each one of the control inputs E1 to En of the integration stages I1 to In applied input pulse an output pulse after a defined Delay time, that of the time constant # of the respectively activated integration level I1, I2, .... or In corresponds. Since the calculated threshold voltage Us = 0.7 U independent of the time constant Z, represents the threshold voltage Us for all switching times T represents an optimum.

Die erfindungsgemäße Schaltungsanordnung nach Fig. 2 in Kombination mit einer bistabilen Kippschaltung FF stellt gemäß Fig. 4 eine Schalteinrichtung mit monostabilen Stabilitätsverhalten dar.The circuit arrangement according to the invention according to FIG. 2 in combination with a bistable multivibrator FF is a switching device according to FIG with monostable stability behavior.

Die verwendete Kippschaltung FF weist einen ersten und einen zweiten Steuergang ST1 bzw. St2 auf, der jeweils einem Kippausgang Q bzw. Q zugeordnet ist. Der dem ersten Steuereingang ST1 zugeordnete Kippausgang Q der bistabilen Kippschaltung FF ist hierbei zwecks Einleitung des Entladevorganges einerseits an den Eingang S1 der Schaltungsanordnung gemäß Fig. 2, die hier mit ID bezeichnet ist, gelegt und andererseits mit einem logisch: Netzwerk 6 über~einen Leiter 7 verbunden. Das logische Netzwerk 6 weist Schalteingänge El' bis En' für die Auswahl der Integrationsstufen I1 bis In der Schaltungsanordnung ID auf, wobei jeder Schalteingang El' bis En' einen Eingang einer ihm zugeordneten Und-Schaltung U1, U2, ... bzw. Un bildet Weitere Eingänge der Und-Schaltungen U1 bis Un sind an den schon genannten Leiter 7 angeschaltet. Die Ausgänge der Und-Schaltngen U1 bis Un stehen direkt mit den Steuereingängen El bis En der Schaltungsanordnung ID in Verbindung.The flip-flop FF used has a first and a second Control gear ST1 or St2, which is assigned to a toggle output Q or Q, respectively. The trigger output Q of the bistable trigger circuit assigned to the first control input ST1 FF is here to initiate the discharge process on the one hand at the entrance S1 of the circuit arrangement according to FIG. 2, which is designated here by ID, is placed and on the other hand with a logical: network 6 via ~ a conductor 7 connected. That logical network 6 has switching inputs El 'to En' for the selection of the integration stages I1 to In in the circuit arrangement ID, with each switching input El 'to En' an input of an AND circuit U1, U2, ... or Un forms further inputs of the AND circuits U1 to Un are at those already mentioned Conductor 7 switched on. The outputs of the AND circuits U1 to Un are directly linked to the control inputs El to En of the circuit arrangement ID in connection.

Die schon genannten Schalteingänge El' bis En' sind weiterhin an eine Oder-Schaltung 0 gerührt, deren Ausgang 8 eingangsseitig an eine auf den ersten Steuereingang STl der bistabilen Kippschaltung FF wirkende Und-Schaltung Ust geschaltet ist. Der dem zweiten Steuereingang ST2, welcher von dem Ausgang A der Schaltungsanordnung ID gesteuert wird, zugeordnete Kippausgang Q von FF sowie ein weiterer Startimpule führender T,ter ST bilden ebenfalls Eingänge für die Und-Schaltung Ust. Mit Al ist weiterhin ein Ausgang der Schalteinriohtung gemäß Fig. 4 bezeichnet, der den jeweiligen Schaltzustand der bistabilen Kippschaltung FF anzeigt. Die Wirkungsweise der monostabilen Schalteinrichtung ist folgende: Der Ausgangs zustand ist gekennzeichnet durch log tO" an den Schalteingängen El' bis En' des logiachen Netzwerkes 6 und an dem Leiter ST der Und-Schaltung Ust. Dieser Zustand bewirkt eine Entladung des Integrierkondensators C, vergl. Fig. 2, der Schaltungsanordnung ID, da ebenfalls der Kippausgang Q der bistabilen Kippschaltung FF und demiufolge auch der Eingang S1 log "O" ist. Die nd-Schaltung Ust ist somit gesperrt, da nur auf dem mit dem Kippausgang O verbundenen Eingang ein Signal log "L" ansteht.The switching inputs El 'to En' already mentioned are still connected to one Or circuit 0 stirred, its output 8 on the input side to one on the first Control input STl of the bistable flip-flop FF acting AND circuit Ust switched is. The second control input ST2, which is from the output A of the circuit arrangement ID is controlled, assigned toggle output Q from FF and another start impulse leading T, ter ST also form inputs for the AND circuit Ust. With Al is also denotes an output of the switching device according to FIG. 4, the respective Indicates switching state of the bistable flip-flop FF. The mode of operation of the monostable Switching device is as follows: The output status is characterized by log tO "at the switching inputs El 'to En' of the logical network 6 and on the conductor ST of the AND circuit Ust. This condition causes the integrating capacitor to discharge C, see FIG. 2, of the circuit arrangement ID, since the flip-flop output Q is also the bistable flip-flop FF and consequently also the input S1 is log "O". the nd circuit Ust is therefore blocked, since only the one connected to the toggle output O Input a signal log "L" is present.

Durch Anlegen eines Eingangsimpulses an einem der Schalteingänge El' bis En bei gleichzeitiger Beaufschlagung des Leiters St mit einem Start impuls wird die bistabile Kippschaltung FF über ihren ersten Steuereingang ST1 derart angesteuert, daß der Kippausgang Q von log "O" nach log "L" schaltet. Des gleiche Signal stellt sich auf dem Ausgang Al ein. Durch das positive Signal log "L" am Eingang S1 der Schaltungsanordnung ID lädt sich der Integrlerkondensator C entsprechend der gewählten Zeitkonstanten mehr oder weniger schnell bis zur Schwellspannung Us auf. Mit Erreichen der Schwelispannung Us schaltet der Ausgang A der Schaltungsanordnung ID auf log "Lg und die bistabile Kippschal tung FF nimmt ihre Ausgangsstellung (log "0" auf Q) ein, wobei der Ausgang Al wieder log 0t wird und die Und-Schaltungen U1 bis Un gesperrt werden. Die in Fig. 4 dargestellte Schalteinrichtung liefert also einen Ausgangaimpuls auf ein Eingang signal hin, dessen Dauer durch die Zeitkonstante T (Verzögerungszeit) der angesteuerten Integrationastufe I1, I2, ... bzw. In bestimmt wird.By applying an input pulse to one of the switching inputs El ' until En with simultaneous application of the conductor St with a start impulse the bistable multivibrator FF is controlled via its first control input ST1 in such a way that that the toggle output Q switches from log "O" to log "L". The same signal provides themselves on the exit Al. By the positive signal log "L" at the input S1 of the circuit arrangement ID, the integrating capacitor C charges according to the selected time constant more or less quickly up to the threshold voltage Us. When the threshold voltage is reached Us switches the output A of the circuit arrangement ID to log "Lg and the bistable Kippschal device FF takes its starting position (log "0" on Q), the output Al becomes log 0t again and the AND circuits U1 to Un are blocked. In the The switching device shown in FIG. 4 thus delivers an output pulse to a Input signal, the duration of which is determined by the time constant T (delay time) of the controlled integration level I1, I2, ... or In is determined.

Die Fig. 5 zeigt ein weiteres Ausführungsbeispiel der Schalteinrichtung nach Fig. 4 unter Verwendung einer astabilen Kippschaltung Ta, deren Taktausgang 9 einerseits an die Und-Schaltung Ust und andererseits an eine weitere Und-Schaltung UA mit einem Ausgang A2 angeschaltet ist. Die Und-Schaltung UA weist einen zweiten Eingang auf, der mit dem schon genannten Ausgang Al, siehe Fig. 4, in Verbindung steht. Durch die Verwendung dieser astabilen Kippschaltung Ta wird auf einen den Schalteingängen El' bis En' zugefilhrten Eingangsimpuls hin eine der gewählten Verzdgerungszeit der Schaltungsanordnung ID angepaßte Anzahl Ausgangsimpulse auf den Ausgang A2 der Und-Schaltung UA gegeben.Fig. 5 shows a further embodiment of the switching device according to FIG. 4 using an astable multivibrator Ta, the clock output of which 9 on the one hand to the AND circuit Ust and on the other hand to a further AND circuit UA is switched on with an output A2. The AND circuit UA has a second Input on which with the already mentioned output Al, see Fig. 4, in connection stands. By using this astable flip-flop Ta is on one of the Input pulse supplied to the switching inputs El 'to En' towards one of the selected delay times the circuit arrangement ID adapted number of output pulses to the output A2 of the And circuit UA given.

PatentansprUcheClaims

Claims

Claims 1. Circuit arrangement for generating pulses defined delay time compared to input pulses, consists of one of the Input impulse controlled RC integration mare with downstream differential amplifier as a comparison device, which with one of the approximately linearly changing Charging voltage of the integrating capacitor applied to the first and a second connected to the tap of a voltage divider acted upon by the input pulses Input conductor is provided, wherein the differential amplifier provides an output signal, when the integrated input signal has the potential of the divider voltage at the tap of the voltage divider achieved that the Differential amplifier (D) several optionally via assigned transistor switching stages known per se (TrL-l to TrL-n) controllable integration levels (I1 to In) with different Time constants (#) are assigned and that the divider voltage (Us) at the tap (3) of the voltage divider (R3, R4) is selected so that the respective delay time is equal to the time constant (t) of the activated integration stage (I1 to In), 2. Circuit arrangement according to claim 1, d a d u r ¢ h g e -k e n n z e i c h n e t that an integrating capacitor common to all integration stages (I1 to In) (C) is provided, and the charging resistors (Ra-l to Ra-n) of the integration stages (11 to In) through the load resistances of the transistor switching stages (Tr-l to TrL-n) are formed.

5. Circuit arrangement according to claims 1 and 2, d a du r c h g e k e n n n z e i c h n e t that the transistor switching stages (TrL-l to TrL-n) in emitter circuit parallel next to each other between the one with the charging voltage (Uc) of the integrating capacitor (C) applied to an input conductor (5) of the differential amplifier and a first Terminal (2) for the supply voltage are arranged, the selection of the Transistor switching stages (Tr, -l to TrL-n) for the purpose of assigning their as Charging resistors (Ra-1 to Ra-n) serving load resistances to the one between a second connection (4) for the supply voltage and the input conductor (5) of the differential amplifier (D) switched integrating capacitor (C) by controlling the corresponding Control inputs (El to En) of the transistor switching stages (Trt-1 to Trt-n) by means of the input signals takes place.

4. Circuit arrangement according to claims 1 to 3, g e k e n n -z e i c h n e t d u r c h two further transistor switching stages (TrE, Tr5) in emitter circuit, of which the first transistor switching stage (tee) to the integrating capacitor (C) whose discharge is connected in parallel and the second transistor switch (Tr3) is used to control the discharge process, the one serving as discharge resistor (Re) Working resistance of the first transistor switching stage (TrE) selected to be extremely low and the discharge takes place in the pauses between the input pulses.

5. Circuit arrangement according to one of the preceding claims below Use of a bistable multivibrator with a first and a second control input, each of which is assigned a toggle output, d a d u r c h e k e n n n -z e i c h n e t that the first control input (ST1) assigned toggle output (Q), the at the same time represents an output (Al) for the output pulses, for the purpose of initiation of the discharge process on the one hand to the circuit arrangement (ID) and on the other hand to a logical network (6) with switching inputs (El 'to En') for the selection of the integration levels (I1 to In), whereby an OR operation (C) obtained output (8) of the logical network (6) and that of the second control input (ST2), which is connected to the output (A) of the circuit arrangement, assigned Toggle output (Q) and another start pulse leading conductor (ST) inputs one on the output side with the first control input (ST1) of the bistable multivibrator (FF) connected AND circuit (Ust).

6. Circuit arrangement according to claim 5, d a d u r ¢ h g e -k e n n shows that the logical network (6) has several AND circuits (U1 to Un) each with two inputs, each AND circuit (U1 to Un) having a specific one Integration stage (11 to In) is assigned and that the first inputs of the AND circuits (U1 to Un) via a conductor (7) to the one controlled by the control input (ST1) Flip output (Q) of the bistable flip-flop (FF) are switched on and the second also the inputs controlling the Oder-So position (o) for optional control of the integration stages (I1 to In) are supplied with the input signals.

7. Circuit arrangement according to claims 1, 5 and 6, d a -d u r c h g e k e n n n z e i c h n e t that an astable trigger circuit (Ta) is provided is, whose clock output (9) on the one hand to the bistable trigger circuit (FF) controlling AND circuit (Ust) and on the other hand to another of the toggle output (Q) of the bistable trigger circuit (FF) via the output (Al) controlled AND circuit (UA) is connected in such a way that on the output (A2) of the AND circuit (usa) to one Input pulse a number of output pulses adapted to the selected delay time is given.