DE2032981A1

DE2032981A1 - Method and device for forming the square of a size digitally predetermined in a number system

Info

Publication number: DE2032981A1
Application number: DE19702032981
Authority: DE
Inventors: Hans Jörg Dr Ing 6453 Sehgenstadt Rothamel
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1970-07-03
Filing date: 1970-07-03
Publication date: 1972-01-13

Description

Verfahren und Vorrichtung zur Bildung des quadrats einer in einem Zahlensystem digital uorgegebenen Gröe Die Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung zur Bildung des quadrats einer in einem Zahlensystem digital vorgegebenen Größe. Method and apparatus for forming the square one in one Number system digitally given size The invention relates to a method and a device for forming the square of one in a number system digitally given size.

Bei numerischen Steuerungen für Arbeitsmaschinen sind Positionssollwerte, die von der Maschine anzufahren sind, in numerischer Form auf einem Datenträger gespeichert. Die gespeicherten Daten legen eine Punktfolge fest, die bei numerischen Bahnateuerungen einen Kurvenzug vorgibt, der von der Maschine nachzufahren ist.In the case of numerical controls for machines, position setpoints, to be approached by the machine, in numerical form on a data carrier saved. The stored data define a sequence of points, which is the case with numerical Path control specifies a curve that the machine must follow.

Für numerische Steuerungen mit Inneninterpolation werden für die einzelnen Kurvenabschnitte nur die Anfangs- und Endpunkte sowie die Kurvengleichung numerisch gespeichert. Der Inneninterpolator rechnet aus diesen Angaben eine punktmäßige Darstellung des jeweiligen Kurvenabschnitts aus und gibt die Koordinaten der errechneten Punkte in zeitlicher Reihenfolge als Lage - Sollwerte für die Regelkreise der Arbeitsmaschinen aus.For numerical controls with internal interpolation, individual Curve sections only the start and end points as well as the curve equation numerically saved. The internal interpolator calculates a point-based representation from this information of the respective curve section and outputs the coordinates of the calculated points in chronological order as position - setpoint values for the control loops of the working machines the end.

Die resultierende Vorschubgeschwindigkeit der bewegten Maschinenteile hängt von der Taktfrequenz ab, mit der der digitale Interpolator angesteuert wird. Soll die resultierende Vorschubgeschwindigkeit unabhang von Abstand L zwischen zwei programmierten Punkten sein, dann muß dieser Steuertakt dem aus dem Geschwindigkeitssollwert V'und dem Abstand zweier Punkte L gebildeten quotienten L proportional sein.The resulting feed rate of the moving machine parts depends on the clock frequency with which the digital interpolator is controlled. Should the resulting feed rate be independent of the distance L between two programmed points, then this control cycle must correspond to the one from the speed setpoint V 'and the distance between two points L formed quotients L be proportional.

Da die Anfangs- und Endpunkte von Kurvenzügen meist als Werte in zueinander senkrechten Koordinaten vorgegeben werden, muß der Abstand zwischen Anfangs- und Endpunkt in einer besonderen Schaltung aus den Koordinatenangaben errechnet werden. In dieser Schaltung müssen unter anderem die quadrate von Längenangaben errechnet werden.Since the start and end points of curves are mostly as values in each other If you specify vertical coordinates, the distance between the start and The end point can be calculated in a special circuit from the coordinate information. In this circuit, among other things, the squares of length specifications must be calculated will.

Der Erfindung liegt die Aufgabe zu Grunde, ein Verfahren und eine Vorrichtung zu entwickeln, mit denen für eine digital vorgegebene Größe in möglichst wenigen durch Taktimpulse bestimmten Hechenschritten das zugehörige Quadrat errechnet werden kann.The invention is based on the object, a method and a Develop device with which for a digitally predetermined size in as possible a few pike steps determined by clock pulses, the corresponding square is calculated can be.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Inhalt eines Vor-, Rückwärtszählers durch Taktimpulse schrittweise verändert wird, bis er mit der zu quadrierenden Größe übereinstimmt, und daß mittels eines durch die gleichen Taktimpulse gesteuerten digitalen Differenzen-Summators bei jedem Taktimpuls das während des zeitlich unmittelbar vorausgegangenen Taktimpulses errechnete und gespeicherte Ergebnis mit dem um Eins verminderten doppelten Wert der im Vor-, Rückwärtszähler gespeicherten Zahl verrechnet wird.The object is achieved in that the content of a Up and down counter is changed step by step by clock pulses until it is with the size to be squared coincides, and that by means of one by the same Clock pulses controlled digital difference summator with each clock pulse that calculated and stored during the immediately preceding clock pulse Result with double the value in the up and down counter reduced by one stored number is offset.

Bei jedem Taktimpuls erhöht sich die Zahl im Vor-, Rückwärtszähler um den Wert Eins. Nach Beendigung der Taktimpulsperiode steht am Ausgang des Speichers des digitalen Differenzen - Summators das quadrat der im Vor-, Rückwärtsspeicher enthaltenen Zahl an. Während jeder Taktimpulsperiode wird das quadrat der in der vorhergegangenen Impulsperiode im Zähler ermittelten Zahl mit jedem um Eins verminderten doppelten Wert der in der laufenden Periode im Zähler gebildeten Zahl verrechnet. Auf diese Weise werden mit dem Differenzen - Summator alle ungeraden Zahlen bis zu dem um Eins verminderten doppelten Wert der zu quadrierenden Zahl aufsummiert. Diese Summe stellt aber das Quadrat der vorgegebenen Zahl dar.The number in the up and down counter increases with each clock pulse the value of one. After the end of the clock pulse period is at the output of the memory of the digital difference summator is the square of the forward and reverse memory contained number. During each clock pulse period, the square of that in the previous pulse period in the counter with each number reduced by one double the value of the number formed in the counter in the current period. In this way, the differences summator will add all odd numbers to added up to double the value of the number to be squared reduced by one. However, this sum represents the square of the given number.

Das Verfahren hat den Vorteil, daß bei Vorgabe einer neuen zu quadrierenden Zahl das vorher für eine andere Zahl errechnete Quadrat nicht gelöscht zu werden braucht, sondern als Ausgangswert für die Berechnung des neuen quadrats dienen kann. Die Zahl der zur Ermittlung des Ergebnisses benötigten Rechenschritte be.stimmt sich demnach aus der Differenz oder beiden nacheinander zu quadrierenden Zahlen Dies bedeudet eine Einsparung an Rechenschritten und demgemäß einen schnelleren Ablauf der Rechnung. Insbesondere bei - numerischen Bahndaten, die sich auf in Richtung einer Kurvenbahn hintereinan'derlieg-en'-de Punkte beziehen, läßt sich das Quadrat des Abstands zweier Punkte nach dsm erfindungsgemäßen - Verfahren sehr schnell errechnen.The method has the advantage that when a new one is specified, it has to be squared Number the square previously calculated for another number not to be deleted but can serve as the starting point for calculating the new square. The number of to identify the calculation steps required for the result is determined accordingly from the difference or both to be squared successively Numbers This means a saving of calculation steps and accordingly a faster one Expiry of the invoice. Especially with - numerical orbital data that refer to in the direction of A curved path can be related to one behind the other en'-de points, the square the distance between two points according to the dsm method according to the invention - calculate very quickly.

Weiterhin wird die Aufgabe erfindungsgemäß dadurch gelöste daß der Inhalt eines Vor-1 Rückwärtszählers in :einem digitalen Differenzen -Summator schrittweise verändert wird, bis er mit der zu quadrierenden Größe übereinstimmt, und daß mittels eines durch die gleichen T-aktimpulse steuerbaren Speichers bei jedem Taktimpuls die aus den Inhalten des Vor-1 Rückwärtszählers während der Taktimpulse Eins bis zu der im V-or-1 Rückwärtszähler beim letzten Taktimpuls vorliegendoen Zahl errechnete: Summe zu der bei der um einen Taktimpuls kleineren Zahl im Vor-, Rückwärtszähler errechneten Summe addiert wird.Furthermore, the object is achieved according to the invention in that the Contents of an up-1 down counter in: a digital difference summator step by step is changed until it agrees with the size to be squared, and that by means of a memory controllable by the same T-clock pulses for each clock pulse from the contents of the up-1 down counter during clock pulses one to for the number that was calculated in the fore-or-1 down counter at the last clock pulse: Sum of the number in the up / down counter that is smaller by one clock pulse calculated sum is added.

Auch bei diesem Verfahren erhöht sich bei jedem Taktimpuls die Zahl im Vor-1 Rückwärtszähler um Eins. Nach Beendigung einer Taktimpulsperiode steht am Ausgang eines Rechenwerks das quadrat der im Vor- Rückwärtszähler enthaltenen Zahl an. In jeder Taktimpulsperiode wird der Inhalt des Vor-, Rückwc-irtszählers mit dem Inhalt eines Speichers verrechnet, dessen Inhalt bei Jedem der vorangegangenen Taktimpulse, beginnend mit dem Taktimpuls Eins, um den Inhalt d-es Vor-, Rückwärtszählers verändert wurde. Die Zähl in diesem Speicher wird jedoch vor ihrer Veränderung in einen anderen Speicher übertragen. Während der Taktimpulsperiode werden die Zahlen der beiden Speicher addiert. Die Summe ergibt das quadrat der im Vor-, Rückwärtszähler enthaltenen Zahl. Auf diese Weise errechnet das Verfahren die Summe aller ungeraden Zahlen bis zu dem um Eins verminderten doppelten Wert der zu quadrierenden Zahl Diese Summe stellt das gewünschte quadrat dar.With this method, too, the number increases with each clock pulse in the up-1 down counter by one. At the end of a clock pulse period stands at the output of an arithmetic unit the square of that contained in the up / down counter Number. The content of the up and down counter is displayed in each clock pulse period offset against the content of a memory, its content for each of the preceding Clock pulses, starting with clock pulse one, to the content of the up and down counter was changed. However, the count in this memory is updated before it is changed in transfer another memory. During the clock pulse period, the numbers of the two memories added. The sum is the square of the up and down counter contained number. In this way the procedure calculates the sum of all odd numbers Numbers up to twice the value of the number to be squared, minus one This sum represents the desired square.

Ein besonderer Vorteil des Verfahrens besteht darin, daß b ei' Vorgabe- -einer -neuen zu quadrierenden Zahl die in- den. Speichern vorhandenen Zahlen nicht gelöscht werden müssen sondern in die Berechnung des Quadrats einbezogen werden können. Dadurch ergibt sich die Anzahl der bis zur Ermittlung des Ergebnisses benötigten Rechentakte aus der Differenz der beiden nacheinander zu quadrierenden Zahlen plus einem Rechentakt bei Umkehr der Zählrichtung. Es werden somit Rechentakte eingespart. Das Verfahren läßt sich besonders vorteilhaft zur Bestimmung des quadrats des Abstands zweier Punkte bei numerischen Bahnsteuerungen anwenden, da diese Punkte in Richtung der Kurvenbahn aufeinander folgen.A particular advantage of the method is that with the default -a -new number to be squared the inden. Do not save existing numbers must be deleted but in the calculation of the Square included can be. This gives the number of times until the result is determined required computing cycles from the difference between the two to be squared one after the other Numbers plus one arithmetic cycle when reversing the counting direction. There are thus computing cycles saved. The method can be particularly advantageous for determining the square of the distance between two points in numerical contouring controls, since these points follow one another in the direction of the curved path.

Ist zu Beginn des Verfahrens zur Errechnung des Quadrats einer vorgegebenen Größe der Inhalt des Zählers kleiner als die zu quadrierende Zahl, dann arbeitet der Vor-, Rückwärtszähler in einer zweckmäßigen Ausführungsform als Vorwärtszähler und das Rechenwerk im digital arbeitenden Differenzen - Summator addiert.Is a given at the beginning of the procedure for calculating the square Size the contents of the counter smaller than the number to be squared, then works the up and down counter in an expedient embodiment as an up counter and the arithmetic unit is added in the digitally operating difference summator.

Überwiegt zu Beginn des Verfahrens zur Errechnung des Quadrats einer Zahl der Inhalt des Zählers die zu quadrierende Zahl, dann arbeitet der Vor-, Rückwärtszähler in einer günstigen Ausfiihrungsform des zuerst beschriebenen erfindungsgemäßen Verfahrens als Rückwärtszähler und das Rechenwerk im digital arbeitenden Differenzen - Summator subtrahiert.At the beginning of the procedure for calculating the square, one predominates Number the content of the counter the number to be squared, then the up / down counter works in a favorable embodiment of the method according to the invention described first as a down counter and the arithmetic unit in the digitally operating difference summator subtracted.

Bei einer zweckmäßigen Ausführungsform des zweiten erfindungsgemäßen Verfahrens ist im Falle des Überwiegens des Zählerinhalts über die zu quadrierende Zahl vorgesehen1 daß der Zähler als Rückwärtszähler arbeitet und das Rechenwerk des digitalen Differenzen - Summators die beiden Summen vor ihrer Addition um di e beim Aufsummieren hinzuzufügende Zahl vermindert.In an advantageous embodiment of the second according to the invention Procedure is in the event that the counter content predominates over that to be squared Number provided1 that the counter works as a down counter and the arithmetic unit of the digital difference summator, the two sums before their addition by di e number to be added when adding up decreased.

Eine Vorrichtung zür Durchführung des zuerst beschriebenen erfindung gemäßen Verfahrens besteht darin, daß Eingänge einer VergleIchssch1tung mit Eingabeeinheiten fiir die Z01 quadrierende Größe und mit Ausgängen eines ersten Vor-, Riickwirtszä}31èrs verbunden sind, daß je nach 1C'berwiegen der zu quadrierenden Größe oder der an den Ausgängen des ersten Zählers anstehenden Zahl auf Ausgängen der Vergleichsschaltung anstehende Signale zur Steuerung des ersten und eines zweiten Vor-, Rückwäriszählers für Vorwärte- oder Rückwärtszählung und eines Rechenwerks für Addition oder Subtraktion vorgesehen sind, daß durch ein von der Vergleichsschaltung bei Ungleichheit der Eingabewerte abgegebenes Signal eine Torschaltung freigebbar ist, deren Eingang Taktimpulse zuführbar sind und an deren Ausgang der Zähleingang des ersten Zählers, eine die Taktimpulse um die Einstellzeit des zweiten Zählers und die Rechenzeit des Rechenwerkes verzögernde Schaltung, durch deren Ausgangssignal Eingänge eines Speichers freigebbar sind, und ein Auswahlschaltung angeschlossen sind, durch die nach Normierung der Rechenschaltung auf Null - Löschen der Zähler und Speicher - der zweite Zähler auf den Wert Eins voreinstellbar ist, durch die ferner beim ersten Taktimpuls nach der Normierung sowie der Umkehr der Zählerrichtung kein Zählimpuls und andernfalls zwei Zählimpulse dem Zähleingång des zweiten Zählers vorgebbar sind, und daß dem zweiten Zahler Eingänge für einen ersten Operanden am Rechenwerk nachgeschaltet sind, dessen Ausgänge mit den Eingängen des Speichers verbunden sind, dessen Ausgänge auf Eingänge für einen zweiten Operanden am Rechenwerk geführt sind.An apparatus for carrying out the invention described first According to the method, inputs are compared with input units for the Z01 squaring size and with outputs of a first forward and backward counter are connected that, depending on 1C ', predominate the size to be squared or the the number pending at the outputs of the first counter at the outputs of the comparison circuit pending signals to control the first and a second forward and reverse meter for forward or backward counting and an arithmetic unit for addition or subtraction are provided that by one of the comparison circuit at Inequality of the input values output signal a gate circuit can be released, whose input clock pulses can be supplied and at whose output the counting input of the first counter, one the clock pulses around the setting time of the second counter and Circuit delaying the computing time of the arithmetic unit by means of its output signal Inputs of a memory can be released, and a selection circuit is connected are, by after normalizing the computing circuit to zero - clearing the counter and memory - the second counter can be preset to the value one by means of which furthermore at the first clock pulse after the normalization and the reversal of the counter direction no counting pulse and otherwise two counting pulses to the counting input of the second counter can be specified, and that the second counter has inputs for a first operand am Arithmetic unit connected downstream, its outputs with the inputs of the memory whose outputs are connected to inputs for a second operand on the arithmetic unit are led.

Die Umschaltung auf Vor- oder Rückwärtszählung der Zähler und auf Addition'oder Subtraktion des Rechenwerks erfolgt bei dieser Vorrichtung auf Grund des Vergleichs der zu quadrierenden Zahl mit der im ersten Zähler gespeicherten Zahl selbsttätig.Switching to up or down counting of the counters and up Addition or subtraction of the arithmetic unit takes place in this device on the basis the comparison of the number to be squared with that stored in the first counter Number automatically.

Eine Vorrichtung zur Durchführung des zweiten erfindungsgemäßen Verfahrens ist derart ausgebildet, daß Eingänge einer Vergleichsschaltung mit Eingabeeinheiten für die zu quadrierende Größe und mit Ausgängen eines Vor-, Rückwärtszählers verbunden sind, daß je nach Überwiegen der zu quadrierenden Größe oder der an den Ausgängen des Zählers anstehenden Zahl auf Ausgängen der Vergleichsschaltung anstehende Signale zur Steuerung des Zählers für Vorwärts- oder Rückwärtszählung und eines ersten Rechenwerks für Addition oder Subtraktion vorgesehen sind, daß durch ein von der Verglichsschaltung bei Ungleichheit der Eingabewerte abgegebenes Signal eine Torschaltung freigebbar ist, deren Eingang Taktimpulse zuführbar sind und an deren Ausgang eine die Taktimpulse um die Einstellzeit des Zählers und die Rechenzeit des ersten Rechenwerks verzögernde Schaltung, durch deren Ausgan,gssignal Eingänge eines ersten Speichers freigebbar sind, Torschaltungen zum Öffnen der Eingänge eines zweiten Speichers und eine Auswahlschaltung angeschlossen sind, durch die beim Auftreten eines Taktimpulses unmittelbar nach Umkehr der Zählrichtung und Rechenart kein Zählimpuls und andernfalls bei jedem Taktimpuls ein Zählimpuls dem Zähler vorgebbar ist, und daß dem Zähler Eingänge für einen ersten Operanden am Rechenwerk nachgeschaltet sind, dessen Ausgänge mit Eingängen des ersten Speichers in Verbindung stehen, dessen Ausgänge einerseits auf die Eingänge für den zweiten Operanden am Rechenwerk und andererseits auf die Eingänge des zweiten Speichers geführt sind, dessen Ausgänge mit Eingängen für einen- ersten Operanden eines Addierwerks.verbunden sind1 dessen Eingänge für den zweiten Operanden an die Ausgänge des ersten Speichers angeschlossen sind.An apparatus for carrying out the second method according to the invention is designed in such a way that inputs of a comparison circuit with input units for the size to be squared and connected to the outputs of an up and down counter are that depending on the predominance of the size to be squared or that at the outputs of the counter pending number of signals pending at the outputs of the comparison circuit to control the counter for up or down counting and a first arithmetic unit for addition or subtraction that are provided by one of the comparison circuit a gate circuit can be released if the input values are not the same is whose input clock pulses can be fed and at whose output one the clock pulses delaying the setting time of the counter and the computing time of the first arithmetic unit Circuit through whose output signal inputs of a first memory can be released are, gate circuits for opening the inputs of a second memory and a selection circuit are connected by the occurrence of a clock pulse right away after reversing the counting direction and type of calculation, no counting pulse and otherwise for each Clock pulse a counting pulse can be given to the counter, and that the counter has inputs for a first operand are connected downstream of the arithmetic unit, the outputs of which with Inputs of the first memory are connected, the outputs on the one hand to the inputs for the second operand on the arithmetic unit and, on the other hand, to the Inputs of the second memory are performed, the outputs of which with inputs for one- connected to the first operand of an adder1 whose inputs are for the second Operands are connected to the outputs of the first memory.

Auch bei dieser Vorrichtung wird selbsttätig auf Vor- oder Rückwärtszählung und Addition oder Subtraktion je nach Ergebnis des Vergleichs zwischen im Zähler gespeicherter und zu quadrierender Zahl umgeschaltet. Die Vorrichtung benötigt nur einen Vor-, Rückwärtszähler.This device also automatically counts up or down and addition or subtraction depending on the result of the comparison between in the counter stored number to be squared switched. The device only needs an up and down counter.

Zur Bildung der Summe der 1quadrate von Größen, die sich z.B. auf zwei bzw. drei verschiedene Koordinatenachsen beziehen, wird jede Größe in einer der oben erläuterten Anordnungen quadriert. Die Ausgänge der Anordnungen werden je an einen Operandeneingang eines Addierwerks angeschlossen, an dessen Ausgang die Summe der uadrate zur Verfügung steht. Um die Quadratwurzel aus der Summe der quadrate zu erhalten, kann dem Addierwerk eine Anordnung zur Berechnung der Wurzel nachgeschaltet sein. Eine solche Schaltung eignet sich zur Berechnung der Strecke zwischen zwei Punkten, für die die Abstände auf zwei bzw. drei zueinander senkrecht stehenden Koordinatenachsen vorgegeben sind. Die berechnete Länge kann, wie eingangs bereits erwähnt, zur Bestimmung der Taktfrequenz eines Interpolators einer numerischen Maschinensteuerung verwendet werden. Diese Taktfrequenz bestimmt die resultierende Vorschubgeschtindigkeit bewegter Maschinenteile.For the formation of the sum of the squares of sizes, e.g. on relate to two or three different coordinate axes, each size becomes in a of the arrangements explained above squared. The outputs of the arrangements are each connected to an operand input of an adder, to its output the sum of the uadrates is available. To get the square root of the sum of the To obtain squares, the adder can provide an arrangement for calculating the square root be downstream. Such a circuit is suitable for calculating the route between two points for which the distances to two or three are perpendicular to each other standing coordinate axes are given. The calculated length can, as at the beginning already mentioned, to determine the clock frequency of a numeric interpolator Machine control can be used. This clock frequency determines the resulting Feed speed of moving machine parts.

Weitere Merkmale der Erfindung sind aus den Unteransprüchen in Verbindung it an Hand von Zeichnungen näher erläuterten Ausführu3tbeispielen ersichtlich.Further features of the invention can be found in the dependent claims it can be seen in more detail with reference to the drawings.

Es zeigen: Fig. 1 ein Blockachiltbild einer Vorrichtung zur Durchführung des -zuerst beschriebenen erfindungsgemäßen Verfahrens, -Fig. 2 ein Blockschaltbild einer anderen Vorrichtung zur Durchführung eines der oben beschriebenen Verfahren, Fig.-3 eine Anordnung zur Berechnung der Quadratwurzel zweier geometrisch addierter Zahlen.1 shows a block diagram of a device for implementation of -first described method according to the invention, -Fig. 2 Figure 3 is a block diagram of another apparatus for performing any of the above Method, Fig.-3 an arrangement for calculating the square root of two geometrically added numbers.

Von einem Eingabegerät 1 werden die zu quadrierenden Zahlen über einen Kanal 2, der. aus mehreren parallelen Übertragungsleitungen besteht, einer Vergleichsschaltung 3 zugeführt. Der Übertragungskanal 2 enthält so viele parallele Leitungen, wie die größte zu quadrierende Zahl Stellen besitzen soll. Die Zahl kann im binären, binär - dezimalen, dezimalen oder in einem anderen, Code der Vergleichsschaltung 3 vorgegeben werden. Die Leitungen des Übertragungskanals 2 sind an Eingänge 4 der Vergleichsschaltung 3 angeschlossen. Weitere Eingänge 5 der Vergleichsschaltung 3 sind mit einem, Übertragungskanal 6 verbunden. Der, Übertragungskanal 6, der aus mehreren parallelen Übertragungsleitungen besteht, Verbindet die Ausgänge eines Vor-, Rückwärtszählers 7 mit der Vergleichsschaltung 3. Der Vor-, Rückwärtszähler 7 gibt die Zahlen an seinem Ausgang zweckmäßigerweise im gleichen Code ab, der für die Eingabe über den -Kanal 2 benutzt wird. Die Kanäle 2 und 6 können dann die gleiche Anzahl Leitungen aufweisen. Ferner ergibt sich daraus ein einfacherer Aufbau der Vergleichsschaltung 3. Eine Ausgangsleitung 8 der Vergleichsschaltung 3 ist mit einem Eingang einer UND - Stufe 9 verbunden,? deren zweiter Eingang an eine Leitung lo angeschlossen ist über die Taktimpulse der Stufe 9 zugeführt werden. Bei Ungleichheit der beiden der Vergleichsschaltung 3 vorgegebenen Zahlen gibt die Leitung 8 ein Steuersignal ab, das in Verbindung mit den Taktimpulsen auf der Leitung lo die UND - Bedingung der Stufe 9 erfüllt,., Der Ausgang der UND - Stufe 9 speist über eine Leitung 11 einen Eingang für die Zählimpulse am Vor-, Rückwärtszähler 7, iibel eine Leitung 12 einen Eingang einer Auswahlschaltung 13 und über eine Leitung 14 eine Verzögerungsscllaltungs 15 Ein Ausgang der Auswahlschaltung 13 ist über die Leitung 16 an einen Zähleingang eines Vor-, Rückwärtszahlers 20, ein anderer Ausgang der Auswahlschaltung 13 ist über die Leitung 18 an einen Voreinstelleingang des Vor-, Rückwärtszählers 20 eines Differenzen - Summators 17 angeschlossen. Die Auswahlschaltung 13 enthält eine nicht näher bezeichnete Schaltungsanordnung, die eine Verdopplung eines auf der Leitung 12 auftretenden Impulses bewirkt und die erzeugten Impulse auf die Leitung 16 sendet.From an input device 1, the numbers to be squared are sent via a Channel 2, the. consists of several parallel transmission lines, a comparison circuit 3 supplied. The transmission channel 2 contains as many parallel lines as there are should have the largest number of digits to be squared. The number can be in binary, binary - Decimal, decimal or in another code of the comparison circuit 3 specified will. The lines of the transmission channel 2 are at inputs 4 of the comparison circuit 3 connected. Further inputs 5 of the comparison circuit 3 are connected to a transmission channel 6 connected. The, transmission channel 6, made up of several parallel transmission lines exists, Connects the outputs of an up and down counter 7 with the comparison circuit 3. The up and down counter 7 expediently gives the numbers at its output in the same code that is used for input via channel 2. The channels 2 and 6 can then have the same number of lines. It also follows from this a simpler structure of the comparison circuit 3. An output line 8 of the comparison circuit 3 is connected to an input of an AND stage 9,? their second input a line lo is connected via the clock pulses of stage 9 are fed. If the two numbers given by the comparison circuit 3 are unequal, the Line 8 emits a control signal in conjunction with the clock pulses on the line lo the AND condition of stage 9 is met,., The output of AND stage 9 feeds via a line 11 an input for the counting pulses on the up and down counter 7, a line 12, an input of a selection circuit 13 and via a line 14 a delay circuit 15 An output of the selection circuit 13 is across the line 16 to a counting input of a forward, backward counter 20, another The output of the selection circuit 13 is via the line 18 to a preset input of Up, down counter 20 of a difference summator 17 is connected. The selection circuit 13 contains an unspecified circuit arrangement that duplicates a pulse occurring on the line 12 causes and the generated pulses on line 16 sends.

Die Auswahlschaltung 13 enthält ferner eine Schaltung 19, die über die Leitung 70 angesteuert wird. Erscheint auf der Leitung 70 ein Steuersignal, so bewirkt die Schaltung 19 einmal über die Leitung 18 eine Voreinstellung des Vor-, Rückwärtszählers 20 auf den Wert Eins, zum anderen sperrt sie beim ersten folgenden Taktimpuls auf der Leitung 12 die Schaltungsanordnung zur Impulsverdopplung in der Auswahlschaltung 13 für die Dauer der Taktimpulsperiode. Wird als Vor-, Rückwärtszähler 20 ein nicht voreinstellbarer Zähler verwendet, so ist die Leitung 18 mit dem Löscheingang dieses Zählers verbunden und die Schaltung 19 so beschaffen, daß sie nach Ansteuerung über die Leitung 70 den Zähler 20 über die Leitung 18 auf Null setzt, d.h. den Inhalt des Zählers 20 löscht und anschließend einen Impuls auf die Leitung 16 gibt, so daß der Zähler 20 den Zählstand Eins einnimmt. Außerdem erfolgt auch in diesem Fall eine Sperrung der Impulsverdopplerschaltung in der Auswahlschaltung 13, wie zuvor beschrieben.The selection circuit 13 also includes a circuit 19 that has the line 70 is activated. If a control signal appears on line 70, the circuit 19 effects a presetting of the presetting via the line 18 Down counter 20 to the value one, on the other hand it blocks the first following Clock pulse on line 12, the circuit arrangement for pulse doubling in the Selection circuit 13 for the duration of the clock pulse period. Used as an up and down counter 20 a non-presettable counter is used, line 18 is connected to the clear input Connected this counter and the circuit 19 so that it is after control over the line 70 the counter 20 over the line 18 to zero, i.e. the content of the counter 20 clears and then a pulse on the line 16 is so that the counter 20 assumes the count one. Also takes place in this case too a disabling of the pulse doubler circuit in the selection circuit 13, as before described.

Die Auswahlschaltung 13 enthält ferner eine Schaltung 21, die mit einer Eingangsleitung 22 verbunden ist. Die Schaltung 21 gibt nach Auftreten eines Steuersignals auf der Leitung 22 beim ersten folgenden Taktimpuls auf der Leitung 12 für die Dauer der Taktimpulsperiode ein Sperrsignal an die Schaltung zur Impulsverdopplung in der Auswahlschaltung 13.The selection circuit 13 also includes a circuit 21 with an input line 22 is connected. The circuit 21 is after the occurrence of one Control signal on line 22 at the first following clock pulse on the line 12 a blocking signal to the circuit for pulse doubling for the duration of the clock pulse period in the selection circuit 13.

Die Ausgänge des Vor-, Rückwärtszählers 20 sind mit einem Übertragungskanal 23 verbunden, dessen parallele Leitungen auf Eingänge fiir einen Operanden B eines Rechenwerks 24 im Differenzen - Summator 17 geführt sind. Das Rechenwerk 24 ist für Addition und Subtraktion vorgesehen.The outputs of the up and down counter 20 are connected to a transmission channel 23 connected, the parallel lines of which on inputs for an operand B of a Arithmetic unit 24 in the differences summator 17 are performed. The arithmetic unit 24 is intended for addition and subtraction.

Die Auswahl der Rechenart erfolgt durch Signale auf einer mit dem Rechenwerk 24 verbundenen Steuerleitung 25. Bei einem Steuersignal für ein positives Vorzeichen auf der Leitung 25 arbeitet das Rechenwerk 24 als Addierwerk. Erscheint ein einem negativen Vorzeichen entsprechendes Steuersignal auf der Leitung 25, sd führt das Rechenwerk 24 an den eingegebenen Operanden eine Subtraktion aus, und zwar A - B.The type of calculation is selected using signals on a with the Arithmetic unit 24 connected control line 25. In the case of a control signal for a positive The arithmetic unit works with the sign on the line 25 24 as an adder. If a control signal with a negative sign appears on the line 25, sd the arithmetic unit 24 carries out a subtraction on the entered operands, namely A - B.

Die Arbeitsweise der Zähler 7 und 20 als Vor- oder Rückwärtszähler wird durch Signale auf Steuerleitungen 26, 27 bestimmt. Herrscht auf den Leitungen 26, 27 ein dem positiven Vorzeichen zugehöriges Steuersignal, dann werden die an den Eingängen 16 bzw. 11 anstehenden Zählimpulse aufsummiert. Hingegen bewirkt ein Steuersignal für ein negatives Vorzeichen auf den Leitungen 26 bzw. 27, daß die auf den Leitungen 16 bzw. 11 auftretenden Zählimpulse vom Inhalt der Zähler 20 bzw. 7 abgezogen werden.How counters 7 and 20 work as up or down counters is determined by signals on control lines 26, 27. Reigns on the lines 26, 27 a control signal associated with the positive sign, then the counting pulses present at inputs 16 and 11 are added up. On the other hand, a Control signal for a negative sign on lines 26 and 27 that the on the lines 16 or 11 occurring counting pulses from the content of the counters 20 or 7 can be deducted.

Die Leitungen 25, 26 und 27 werden über eine Leitung 28 gespeist, die mit der Vergleichsschaltung 3 verbunden ist. Auf der Leitung 28 steht ein Steuersignal für das positive Vorzeichen an, wenn die über den Kanal 6 vorgegebene Zahl kleiner als die auf dem Kanal 2 anstehende Zahl ist bzw. steht'ein dem negativen Vorzeichen entsprechendes Steuersignal an, wenn die Zahl auf Kanal 6 größer als die Zahl auf Kanal 2 ist.The lines 25, 26 and 27 are fed via a line 28, which is connected to the comparison circuit 3. A control signal is on line 28 for the positive sign if the number specified via channel 6 is smaller than the number pending on channel 2 is or is in the negative sign corresponding control signal when the number on channel 6 is greater than the number on Channel 2 is.

Die Ausgänge des Rechenwerks 24 sind über einen Übertragungsweg 29 mit Eingängen eines Speichers 3o verbunden, dessen Ausgänge über einen Kanal 31 auf Eingänge für den Operanden A am Rechenwerk 24 geführt sind. Nach Beendigung einer Rechnung steht an den Ausgängen des Speichers 30 als Rechenergebnis das quadrat der in der Eingabeeinheit 1 vorgegebenen, zu quardrierenden Zahl zur Verfügung. Die Eingänge des Speichers 30 sind durch nicht näher bezeichnete Torschaltungen freigebbar, die durch Signale auf einer Leitung 32 gesteuert werden. Die Leitung 32 ist an den Ausgang der Verzögerungsschaltung 15 angeschlossen.The outputs of the arithmetic unit 24 are via a transmission path 29 connected to inputs of a memory 3o, the outputs of which via a channel 31 are led to inputs for the operand A on the arithmetic unit 24. After completion A calculation is the square as the calculation result at the outputs of the memory 30 the number to be square given in the input unit 1 is available. The inputs of the memory 30 are through unspecified gate circuits can be released, which are controlled by signals on a line 32. The administration 32 is connected to the output of the delay circuit 15.

Die Verzögerungaschaltung 15 bewirkt eine Verzögerung der Taktimpulse um die maximale Einstellzeit des Zählers 20 sowie die maximale Rechenzeit des Rechenwerkes 24. Das von der Schaltung 15 abgegebene Signal erscheint, nachdem das Rechenergebnis des Rechenwerkes 24 auf der Leitung 29 zur Verfügung steht, und verschwindet, bevor die Taktimpulsperiode beendet ist. Als Verzögerungsschaltung 15 können bekannte Anordnungen e.B. Verzögerungsleitungen, monostabile Kippstufen usw. benutzt werden.The delay circuit 15 causes the clock pulses to be delayed the maximum setting time of the counter 20 and the maximum computing time of the arithmetic unit 24. The signal output by the circuit 15 appears after the calculation result of the arithmetic unit 24 is available on line 29, and disappears before the clock pulse period has ended. As the delay circuit 15, known Orders e.B. Delay lines, monostable multivibrators, etc. can be used.

Die Leitung 70 ist ebenso wie die Leitungen 71 und 72 mit einer Leitung 73 verbunden. Die Leitung 71 ist an einem Löscheingang des Zählers 7, die Leitung 72 an einem Löscheingang des Speichers 30 angeschlossen. Ein auf die Leitung 73 gegebenes Signal dient als Lösch- bzw. Normiersignal und löscht den Inhaltes Zählers 7, den des Speichers 30 und steuert die Schaltung 19 in der Auswahlschaltung 13 an.The line 70, like the lines 71 and 72, has a line 73 connected. The line 71 is at a clear input of the counter 7, the line 72 is connected to a clear input of the memory 30. One on line 73 The given signal serves as a clearing or normalizing signal and clears the content of the counter 7, that of the memory 30 and controls the circuit 19 in the selection circuit 13 at.

Die Wirkungsweise der in Fig. 1 dargestellten Schaltung wird an Hand der Tabelle I erläutert.The mode of operation of the circuit shown in FIG. 1 is illustrated with reference to Table I explained.

Tabelle 1 Vorwärtszählung Fortlaufende Nr. Zählstand des Zählstand des Inhalt des der Taktimpulse Zählers 7 Zählers 20 Speichers 30 0 0 1 0 2 2 1 3 4 3 3 5 9 4 4 7 16 5 5 9 25 Rückwärtszählung Fortlaufende Nr. Zählstand des Zählstand des Inhalt des der Taktimpulse Zählers 7 ZähLers 20 Speichers 30 5 5 9 25 4 4 9 16 3 3 7 9 2 2 5 4 1 1 3 1 0 0 1 0 1- ! 1 Bevor der Leitung lo der erste Taktimpuls zugeführt wird, werde auf die Leitung 73 ein Lösch- bzw. Normierimpuls gegeben, der über die Leitung 71 den Zähler 7 auf Null setzt, über die Leitung 72 einen eventuell vorhandenen Inhalt des Speichers 30 löscht und diesen Speicher 3o auf Null ausrichtet, sowie über die Leitung 70, die Auswahlschaltung 13 und die Leitung 18 den Zähler 20 auf den Wert Eins voreinstellt. Die Ausgangszustände der Zähler 7 und 20 sowie des Speichers 30sind in der ersten Zeile, obere Hälfte der Tabelle I angegeben.Table 1 up counting Consecutive No. Count of the Count of the content of the of the clock pulses counter 7 counter 20 memory 30 0 0 1 0 2 2 1 3 4 3 3 5 9 4 4 7 16 5 5 9 25 Countdown Consecutive No. Count of the Count of the content of the of the clock pulses counter 7 counter 20 memory 30 5 5 9 25 4 4 9 16 3 3 7 9 2 2 5 4 1 1 3 1 0 0 1 0 1- ! 1 Before the first clock pulse is fed to the line lo, a clearing or normalizing pulse is sent to the line 73, which sets the counter 7 to zero via the line 71 and deletes any content of the memory 30 via the line 72 and this memory 3o aligns to zero, and presets the counter 20 to the value one via the line 70, the selection circuit 13 and the line 18. The output states of the counters 7 and 20 and of the memory 30 are given in the first line, upper half of Table I.

Es sei angenommen, daß zunächst über den Kanal 2 die Zahl Drei der Vergleichsschaltung 3 vorgegeben wird. Da an den Eingängen 5 die Zahl Null ansteht, tritt auf der Leitung 8 ein Steuersignal auf.It is assumed that the number three of the first on channel 2 Comparison circuit 3 is specified. Since the number zero is present at inputs 5, occurs on line 8, a control signal.

Die über den Kanal 2 an den Eingängen 4 anstehende Zahl ist größer als jene an den Eingängen 5. Somit sendet die Vergleichsschaltung 3 auf die Leitung 28 und auf die Leitungen 22,25,'26,27 ein dem positiven Vorzeichen entsprechendes Signal, das die Zähler 7 und 20 auf Vorwärtszählung und das Rechenwerk 24 auf Addition schaltet. Der erste auf die Vorgabe der Zahl an den Eingängen 4 folgende Impuls gelangt über die Stufe 9 zum Zähler 7, zur Auswahlschaltung 13 und zur Verzögerungs schaltung 15. Somit nimmt auch der Zähler 7 den Zählstand Eins ein.The number pending at inputs 4 via channel 2 is larger than those at the inputs 5. Thus, the comparison circuit 3 sends on the line 28 and on the lines 22, 25, '26, 27 a positive sign corresponding Signal that counters 7 and 20 to count up and arithmetic unit 24 to addition switches. The first impulse following the specification of the number at inputs 4 reaches counter 7, selection circuit 13 and delay via stage 9 circuit 15. Thus, the counter 7 also assumes the count one.

Infolge des Auftretens eines Steuersignals auf der Leitung 22 sperrt die Schaltungsanordnung 21 die Impulsverdopplerschiltung in der Auswahlschaltung 13 für die Dauer einer Taktimpulsperiode und verhindert eine Ansteuerung des Zählers 20 über die Leitung 16. Der Zähler 20 behält den Zählstand Eins. Der Zähler 20 gibt an den Operandeneingang B dem Rechenwerk einen Operanden Eins vor. Der Speicher 3o beaufschlagt den anderen Operandeneingang A mit dem Wert Null. Das Rechenwerk liefert am Ausgang somit den Wert Eins. Dieser Wert wird mittels des verzögert auf der Leitung 32 auftretenden Impulses in den Speicher 3o eingegeben. Dadurch herrschen nach dem ersten Taktimpuls die in Zeile 2, obere Hälfte, von Tabelle I eingetragenen Zähler- und Speicherzustände.As a result of the occurrence of a control signal on the line 22 blocks the circuit arrangement 21 the pulse doubler circuit in the selection circuit 13 for the duration of a clock pulse period and prevents control of the counter 20 over the line 16. The counter 20 maintains the count one. The counter 20 gives an operand one before the arithmetic unit at operand input B. The memory 3o applies the value zero to the other operand input A. The arithmetic unit thus delivers the value one at the output. This value is delayed on by means of the the line 32 occurring pulse entered into the memory 3o. Rule thereby after the first clock pulse those entered in line 2, upper half, of table I. Counter and memory states.

Der zweite Impuls wird über die Stufe 9 auf die Leitungen 11, 12 und 14 übertragen. Der Impuls auf der Leitung 11 erhöht den Zählstand des Zählers 7 von Eins auf Zwei. Während der zweiten Taktimpulsperiode und der folgenden ist die Impulsverdopplungsschaltung wirksam. Der Impuls auf der Leitung 12 veranlaßt die Abgabe zweier Impulse an die Leitung 16. Der Zählstand des Zählers 20 wird somit von Eins um Zwei auf Drei erhöht. Damit liegen an den Eingängen des Rechenwerks 24 die Operanden Drei und Eins an, die addiert werden. Der am Ausgang des Rechenwerks 24 anstehende Wert Vier wird mit dem Auftreten des Impulses auf der Leitung 32 in den Speicher 30 ubernommen.The second pulse is transmitted via stage 9 to lines 11, 12 and 14 transferred. The pulse on line 11 increases the count of counter 7 from one to two. During the second clock pulse period and the following, the Pulse doubling circuit effective. Of the Impulse on the line 12 causes the delivery of two pulses to the line 16. The count of the counter 20 is thus increased from one by two to three. This means that the inputs of the Arithmetic unit 24 the operands three and one, which are added. The one at the exit of the arithmetic unit 24 pending value four becomes with the occurrence of the pulse the line 32 is taken over into the memory 30.

Beim nächsten Taktimpuls erhöht sich der Inhalt des Zählers 7 auf den Stand Drei. Der Zähler 20 nimmt den Inhalt Fünçf an. Das Rechenwerk 24 addiert die Operanden.Vier und Fünf. Das Ergebnis Neun gelangt in den Speicher 3o. Da die Zahlen an den Eingängen 4 und 5 übereinstimmen, verschwindet das Steuersignal auf der Leitung 8. Die Stufe 9 sperrt den Durchgang für alle weiteren auf der Leitung lo anstehenden Impulse.The content of the counter 7 increases with the next clock pulse the booth three. The counter 20 assumes the content five. The arithmetic unit 24 adds the operands: four and five. The result nine arrives in memory 3o. Since the Numbers at inputs 4 and 5 match, the control signal disappears of line 8. Level 9 blocks the passage for all others on the line lo pending impulses.

Somit kann das Ergebnis der Quadrierung der Zahl Drei dem Ausgang des Speichers 30 entnommen werden. Die Zähler- und Speicherstände sind in Zeile 4, obere Hälfte, der Tabelle I gezeigt.Thus, the result of squaring the number three can be the output of the memory 30 can be removed. The counters and memories are in line 4, upper half, of Table I.

Wird als nächste Zahl durch die Einheit 1 eine Fünf vorgegeben, dann entstehen während der beiden Taktimpulse Vier und Fünf die in Zeile 5 und 6, obere Hälfte, der Tabelle I angegebenen Zähler- und Speicherinhalte. Nach dem Taktimpuls Fünf sperrt wieder die Stufe 9.If the next number given by unit 1 is five, then arise during the two clock pulses four and five those in lines 5 and 6, upper Half of the counter and memory contents specified in Table I. After the clock pulse Five locks level 9 again.

Soll anschließend das quadrat der Zahl Vier berechnet werden, so wird diese Zahl mittels der Einheit 1 an die Eingänge 4 angelegt. Da die an den Eingängen 5 anstehende Zahl größer ist als die an den Eingängen 4 vorliegende Zahl, entsteht ein Steuersignal fiir das negative Vorzeichen auf den Leitungen 22,25,26,27 und 28. Dieses Signal schaltet die Zähler 7 und 20 auf Rückwärtszählung und das Rechenwerk 24 auf Subtraktion um. Da die Zahlen an den Eingängen 4 und 5 ungleich sind, wird durch das auf der Leitung 8 herrschende Signal die Stufe 9 für Taktimpulse geöffnet. Nach dem Umschalten der Zähler auf Rückwärtszählung und des Rechenwerks auf Subtraktion bewirkt der auf die Leitung 11 gelangende Impuls eine Verminderung des Zählstands des Zählers 7 um Eins. Der Zähler 7 nimmt demnach den Wert Vier an. Nach der Umschaltung, d.h. nach Auftreten eines neuen Steuersignals auf der Leitung 22 sperrt die Schaltung 21 die Impulsverdopplungsschaltung in der Auswahl schaltung 13 für die Dauer einer Taktimpulaperiode. Der Inhalt des Zählers 20 bleibt somit erhalten. Der Speicher 3o iiberträgt die Zahl Fünfundzwanzig an den Operanden eingang A des Rechenwerks 24. Am anderen Operandeneingang B steht die vom Zähler 20 angebotene Zahl Neun an. Die Subtraktion der beiden Zahlen (A - B) ergibt am Rechenwerksausgang die Zahl Sechzehn. Die Zahl gelangt mit dem verzögerten Impuls auf der Leitung 32 in den Speicher 30. Die Zähler- und Speicherinhalte sind in Zeile 2, untere Hälfte, der Tabelle I eingetragen.If the square of the number four is then to be calculated, then becomes this number is applied to inputs 4 by means of unit 1. Since those at the entrances 5 pending number is greater than the number present at inputs 4 a control signal for the negative sign on lines 22, 25, 26, 27 and 28. This signal switches counters 7 and 20 to count down and the arithmetic unit 24 on subtraction around. Since the numbers at inputs 4 and 5 are unequal, will the signal on line 8 opens stage 9 for clock pulses. After switching the counter to counting down and the arithmetic unit to subtraction causes the pulse arriving on line 11 to reduce the count of the counter 7 by one. The counter 7 accordingly assumes the value four. After switching, i.e. after a new control signal appears on line 22, the circuit blocks 21, the pulse doubling circuit in the selection circuit 13 for the duration of a Clock pulse period. The content of the counter 20 is thus retained. The memory 3o carries the number Twenty-five at the operand entrance A of the arithmetic unit 24. The one offered by the counter 20 is at the other operand input B Number nine. The subtraction of the two numbers (A - B) results at the arithmetic unit output the number sixteen. The number arrives on line 32 with the delayed pulse into memory 30. The counter and memory contents are in line 2, lower half, the table I entered.

Bei der in Fig. 2 gezeigten Anordnung werden die zu quadrierenden Zahlen von einem Eingabegerät 33 über einen Kanal 34, der aus mehreren parallelen Leitungen besteht, einer Vergleichsschaltung 35 zugeführt.In the arrangement shown in FIG. 2, the Numbers from an input device 33 via a channel 34 consisting of several parallel Lines is fed to a comparison circuit 35.

Der Übertragungskanal 34 enthält so viele parallele Leitungen, wie die größte zu quadrierende Zahl stellen besitzen soll. Die Zahl kann im binären oder einem anderen Code verschlüsselt sein Die Leitungen des Übertragungskanals 34 sind an Eingänge 36 der Vergleichsschaltung 35 angeschlossen. Weitere Eingänge 37 der Vergleichsschaltung 35 sind mit einem Übertragungskanal 38 verbunden. Der Übertragungskanal 38, der aus mehreren parallelen Leitungen besteht, verbindet die Ausgänge eines im Differenzen - Summator 39 verwendeten Vor-, Rückwärtszählers 40 mit der Vergleichsschaltung 35. Der Vor-, Rückwärtszähler 40 gibt die Zahlen an seinem Ausgang zweckmäßigerweise im gleichen Code ab, der für die Eingabe der Zahlen über den Kanal 34 benutzt wird. Die Kanäle 34 und 38 können dann die gleiche Anzahl von Leitungen enthalten. Ferner läßt sich dadurch die Vergleichsschaltung 35 einfacher aufbauen.The transmission channel 34 contains as many parallel lines as should have the largest number to be squared. The number can be in binary or another code The lines of the transmission channel 34 are connected to inputs 36 of the comparison circuit 35. Further entrances 37 of the comparison circuit 35 are connected to a transmission channel 38. Of the Transmission channel 38, which consists of several parallel lines, connects the Outputs of an up and down counter 40 used in the difference summator 39 with the comparison circuit 35. The up, down counter 40 indicates the numbers its output expediently in the same code that is used for entering the numbers is used via channel 34. The channels 34 and 38 can then have the same number included by lines. Furthermore, this makes the comparison circuit 35 simpler build up.

Eine Ausgangsleitung 41 der Vergleichsschaltung 35 ist mit dem Eingang einer UND - Stufe 42 verbunden, deren zweiter Eingang an eine Leitung 43 angeschlossen ist, über die Taktimpulse der Stufe 42 zugeführt werden. Bei Ungleichheit der an den Eingängen 36 und 37 anstehenden Signale gibt die Leitung 41 ein Steuersignal ab, das in Verbindung mit den Taktimpulsen auf der Leitung 43 die UND - Bedingung der Stufe 42 erfüllt.An output line 41 of the comparison circuit 35 is connected to the input an AND stage 42, the second input of which is connected to a line 43 is, are fed via the clock pulses of the stage 42. If the at The signals pending at the inputs 36 and 37, the line 41 gives a control signal from, in conjunction with the clock pulses on line 43, the AND condition of level 42 fulfilled.

Der Ausgang der UND - Stufe 42 speist über eine Leitung 44 eine Verzögerungsschaltung 45, einen Eingang einer Auswahlschaltung 46 über eine Leitung 47 und über eine Leitung 48 nicht näher bezeichnete Torschaltungen, über die Eingänge eines Speichers 49 freigebbar sind.The output of the AND stage 42 feeds a delay circuit via a line 44 45, an input of a selection circuit 46 via a line 47 and via a line 48 unspecified gate circuits via the inputs of a memory 49 are releasable.

Der Ausgang der Auswahlschaltung 46 ist über eine Leitung 50 mit dem Zähleingang des Zählers 40 im digital arbeitenden Differenzen -Summator 39 verbunden. Die Auswahlschaltung 46 ist weiterhin an eine Leitung 51 angeschlossen. Beim Auftreten eines Steuersignals für ein negatives Vorzeichen nach einem vorangegangenen positiven Vorzeichen bzw. umgekehrt d,h. nach Wechsel des Vorzeichensignals auf der Leitung 51 sperrt die Auswahlschaltung 46 beim ersten auf die Einschaltung dieses Signals folgenden Taktimpuls die Leitung 5o für die Dauer der Taktimpulsperiode. In allen anderen Fällen gibt die Auswahlschaltung 46 die auf der Leitung 47 ankommenden Taktimpulse an die Leitung 50 weiter.The output of the selection circuit 46 is via a line 50 with the Counting input of the counter 40 in the digitally operating differences summator 39 connected. The selection circuit 46 is also connected to a line 51. When occurring a control signal for a negative sign after a preceding positive one Sign or vice versa d, h. after changing the sign signal on the line 51 blocks the selection circuit 46 the first time this signal is switched on following clock pulse line 5o for the duration of the clock pulse period. In all In other cases, the selection circuit 46 gives the clock pulses arriving on the line 47 to line 50.

Neben dem Kanal 38 speist der Zähler 40 noch einen Kanal 52, der an Eingänge für einen Operanden B eines Rechenerks 53 angeschlossen ist.In addition to the channel 38, the counter 40 also feeds a channel 52, the Inputs for an operand B of a calculator 53 is connected.

Die Ausgänge des Rechenwerks 53 sind auf Eingänge eines Speichers 54 geführt, die durch Steuersignale auf einer Leitung 55 freigebbar sind.The outputs of the arithmetic unit 53 are on inputs of a memory 54 out, which can be released by control signals on a line 55.

Die Leitung 55 steht mit der Verzögerungsschaltung 45 in Verbindung.The line 55 is connected to the delay circuit 45.

Das Rechenwerk 53 ist für Addition und Subtraktion vorgesehen. Die Auswahl der Rechen art erfolgt durch Signale auf einer mit dem Rechenwerk 53 verbundenen Steuerleitung 56. Bei einem Steuersignal für ein positives Vorzeichen auf der Leitung 56 arbeitet das Rechenwerk 53 als Addierwerk. Erscheint dagegen ein einem negativen Vorzeichen entsprechendes Steuersignal auf der Leitung 56, so führt das Rechenwerk 53 eine Subtraktion der an seinen Eingängen vorliegenden Operanden aus, und zwar A - B.The arithmetic unit 53 is provided for addition and subtraction. the The type of calculation is selected by means of signals on a connected to the arithmetic unit 53 Control line 56. In the event of a control signal for a positive sign on the line 56 the arithmetic unit 53 works as an adder. On the other hand, it appears to be a negative The arithmetic unit performs the control signal corresponding to the sign on the line 56 53 a subtraction of the operands present at its inputs, namely AWAY.

Die Verzögerungsschaltung 45 bewirkt eine Verzögerung der Taktimpulse um die maximale Einstellzeit des Zählers 40 sowie die maximale Rechenzeit des Rechenwerkes 53. Das von der Schaltung 45 abgegebene Signal erscheint, nachdem das Rechenergebnis des Rechenwerkes 53 an den Eingängen des Speichers 54 zur Verfügung steht, und verschwindet, bevor die Taktimpulsperiode beendet ist.The delay circuit 45 causes the clock pulses to be delayed the maximum setting time of the counter 40 and the maximum computing time of the arithmetic unit 53. The signal output by the circuit 45 appears after the calculation result of the arithmetic unit 53 is available at the inputs of the memory 54, and disappears, before the clock pulse period ends.

Die Arbeitsweise des Zählers 40 als Vor- oder Rückwärtszähler wird durch Signale auf einer Steuerleitung 57 bestimmt. Herrscht auf der Leitung 57 ein dem positiven Vorzeichen zugehöriges Steuersignal, dann summiert der Zähler die über die Leitung 50 ankommenden Impulse auf. Führt die Leitung 57 dagegen ein Steuersignal für ein negatives Vorzeichen, so werden die auf der Leitung 50 auftretenden Zählimpulse vom Inhalt des Zählers 40 abgezogen.The operation of the counter 40 as an up or down counter is determined by signals on a control line 57. Reigns on line 57 control signal associated with the positive sign, then the counter adds up the on the line 50 incoming pulses. On the other hand, if the line 57 carries a control signal for a negative sign, like that are those on line 50 occurring counting pulses are subtracted from the content of the counter 40.

Die Leitungen 51,56 und 57 werden von einer Leitung 58 gespeist, die mit der Vergleichsschaltung 35 verbunden ist. Auf der Leitung 58 steht ein Steuersignal für ein, positives Vorzeichen an, wenn die Zahl an den Eingängen 37 kleiner als die Zahl an den Eingängen 36 ist, bzw. steht ein dem negativen Vorzeichen entsprechendes Steuersignal an, wenn die Zahl an den Eingängen 37 größer als die Zahl an den Eingängen 36 ist.The lines 51,56 and 57 are fed by a line 58 which is connected to the comparison circuit 35. A control signal is on line 58 for a positive sign if the number at the inputs 37 is less than the number at the inputs 36 is or is a negative sign Control signal on when the number at the inputs 37 is greater than the number at the inputs 36 is.

Die Ausgänge des Speichers 54 sind über Kanäle 59,60 und 61 mit Eingängen des Speichers 49, den Eingängen für einen Operanden A des Rechenwerks 53 und Eingängen für einen Operanden eines Addierwerks 62 verbunden., Die Eingänge für den zweiten Operanden am Addierwerk 62 stehen über einen Kanal 63 mit den Ausgängen des Speichers 49 in Verbindung. Das Ergebnis einer Rechnung steht nach Beendigung eines Rechenvorganges als Quadrat der in der Eingabeeinheit 33 vorgegebenen, zu quadrierenden Zahl an den Ausgängen des Addierwerks 62 zur Verfügung. Die Leitung 77 ist über die Leitung 74 mit einem Löscheingang des Zählers 40, über die Leitung 75 mit einem Löscheingang des Speichers 54 sowie über die Leitung 76 mit einem Löscheingang des Speichers 49 verbunden. Ein auf die Leitung 77 gegebenes Signal dient als Lösch- bzw. Normiersignal für den Zähler 40 und die Speicher 49, 54.The outputs of the memory 54 are via channels 59, 60 and 61 with inputs of the memory 49, the inputs for an operand A of the arithmetic unit 53 and inputs for one operand of an adder 62., The inputs for the second Operands on the adder 62 are available via a channel 63 with the outputs of the memory 49 in connection. The result of a calculation is available after the calculation process has been completed as the square of the number to be squared given in the input unit 33 the outputs of the adder 62 are available. Line 77 is over the line 74 with a clear input of the counter 40, via line 75 with a clear input of the memory 54 and via the line 76 to a clear input of the memory 49 connected. A signal given on the line 77 serves as a cancellation or normalization signal for the counter 40 and the memories 49, 54.

Die Wirkungsweise der in Fig, 2 dargestellten Schaltung wird an Hand der Tabelle II erläutert.The mode of operation of the circuit shown in FIG. 2 is illustrated with reference to Table II explained.

T a b e 1 1 e II Vorwärtszählung Fortlaufende Nr. Zählstand des Inhalt des Inhalt des Ausgang des der Taktimpulse Zählers 40 Speichers 49 Speichers 54 Addierwerks 62 0 0 0 0 0 1 1 0 1 1 3 3 t 3 6 1 9 4 4 t 6 lo 1 16 5 5 5 ' 10 15 i 25 Rückwärtszählung Fortlaufende Nr. Zählstand des Inhalt des Inhalt des Ausgang des der Taktimpulse Zählers 40 Speichers 49 Speichers 54 Addierwerks 62 5 5 15 10 25 4 4 10 6 16 3 3 1 6 3 9 2 2 3 - 1 4 1 1 1 0 ° 1 0 0 0 to 0 Bevor der Leitung 43 der erste Taktimpuls zugeführt wird, werde auf die Leitung 77 ein Lösch- bzw. Normierimpuls gegeben, so daß der Zähler 40 und die Speicher 49, 54 den Inhalt Null haben. Die entsprechenden Angaben sind in Zeile 1, erste Hälfte, der Tabelle II enthalten.Tab 1 1 e II up counting Consecutive No. Count of the content of the content of the output of the of the clock pulses counter 40, memory 49, memory 54, adder 62 0 0 0 0 0 1 1 0 1 1 3 3 t 3 6 1 9 4 4 t 6 lo 1 16 5 5 5 '10 15 i 25 Countdown Consecutive No. Count of the content of the content of the output of the of the clock pulses counter 40, memory 49, memory 54, adder 62 5 5 15 10 25 4 4 10 6 16 3 3 1 6 3 9 2 2 3 - 1 4 1 1 1 0 ° 1 0 0 0 to 0 Before the first clock pulse is fed to the line 43, a clearing or normalizing pulse is sent to the line 77 so that the counter 40 and the memories 49, 54 have the content zero. The corresponding information is contained in line 1, first half, of Table II.

Es sei angenommen, daß zunächst durch die Einheit 33 die Zahl Drei der Vergleichsschaltung 35 vorgegeben wird. Da am Eingang 37 gleichzeitig die Zahl Null ansteht, tritt auf der Leitung 41 ein Steuersignal auf.It is assumed that initially by the unit 33 the number three the comparison circuit 35 is specified. Since at the same time the number at input 37 If zero is present, a control signal occurs on line 41.

Ein auf der Leitung 43 ankommender Taktimpuls gelangt bei einem Steuersignal auf der Leitung 41 über die Stufe 42 auf die Leitungen 44, 47 und 48. Der Taktimpuls auf der Leitung 47 wird von der Auswahlschaltung 46 an die Leitung 50 weitergegeben. Dadurch nimmt der Zähler 40 den Zählstand Eins an. Der Zähler 40 gibt den Wert Eins auf den Operandeneingang B des Rechenwerks 53. Am anderen Operandeneingang A des Rechenwerks 53 steht der vom Speicher 54 abgegebene Wert Null an. Die Summe beider Werte tritt am Ausgang des Rechenwerks 53 auf. Diese Summe, der Wert Eins, wird mittels des verzögert auf der Leitung 55 auftretenden Impulses in den Speicher 54 eingegeben. Da der Inhalt des Speichers 49 Null ist, treten am zweiten Operandeneingang des Addierwerks 62 die Zahl Null und am ersten Operandeneingang die vom Speicher 54 angebotene Zahl Eins an. Der Ausgang des Addierwerks 62 führt somit die Zahl Eins.A clock pulse arriving on line 43 arrives at a control signal on line 41 via stage 42 to lines 44, 47 and 48. The clock pulse on the line 47 is passed on from the selection circuit 46 to the line 50. As a result, the counter 40 assumes the count one. The counter 40 gives the value one to the operand input B of the arithmetic unit 53. At the other operand input A of the Arithmetic unit 53 is the value zero delivered by memory 54. The sum of both Values occurs at the output of the arithmetic unit 53. This sum, the value one, becomes into the memory 54 by means of the delayed pulse appearing on the line 55 entered. Since the content of the memory 49 is zero, the second operand input occurs of the adder 62 the number zero and at the first operand input that from the memory 54 offered number one. The output of the adder 62 thus carries the number One.

Die Inhalte der Speicher, des Zählers sowie die Werte am Ausgang des Addierwerks 62 nach dem ersten Taktimpuls sind in Zeile 2, erste Hälfte, der Tabelle II aufgeführt.The contents of the memory, the counter and the values at the output of the Adder 62 after the first clock pulse are in line 2, first half, of the table II listed.

Der nächste Taktimpuls gelangt wieder iiber die Stufe 42 auf, die Leitungen le4, 47 und 48. Der Taktimpuls auf der Leitung 4C wird Ruf die Leitung 5o weitergeleitet. Dadurch erhöht sich der Zählstand des Zählers 40 um Eins auf Zwei. An den Operandeneingängen des Rechenwerks 53 stehen die Werte Zwei durch den Kanal 52 und Eins durch den Kanal 60 an. Der Ausgang des Rechenwerks 53 führt somit den Wert Drei. Durch den Taktimpuls auf der Leitung 48 wird der Inhalt des Speichers 54, Eins, in den Speicher 49 übernommen.-Der verzögerte Taktimpuls auf der Leitung 55 bewirkt die Übernahme des Wertes am Ausgang des Rechenwerks 53 in den Speicher 54. Die Speicher 49 und 54 bieten den Operandeneingängen des Addierwerks 62 über die Kanäle 63 und 61 die Werte Eins und Drei an. Dadurch entsteht am Ausgang des Addierwerks 62 der Wert Vier. Die im Zähler 40 und in den Speichern sowie am Ausgang der Addierschaltung 62 nach dem zweiten Taktimpuls vorliegenden Werte sind in Zeile 3, erste Hälfte, der Tabelle II dargestellt.The next clock pulse arrives again via stage 42, which Lines le4, 47 and 48. The clock pulse on line 4C will call the management 5o forwarded. This increases the count of the counter 40 by one Two. At the operand inputs of the arithmetic unit 53, the values are two through the Channel 52 and one through channel 60. The output of the arithmetic unit 53 thus leads the value three. The clock pulse on line 48 causes the contents of the memory 54, one, taken over into memory 49.-The delayed clock pulse on the line 55 causes the value at the output of the arithmetic unit 53 to be transferred to the memory 54. The memories 49 and 54 provide the operand inputs of the adder 62 via channels 63 and 61 show the values one and three. This creates at the output of the Adder 62 the value four. Those in the counter 40 and in the memories as well as at the output of the adder circuit 62 after the second clock pulse are in line 3, first half, of Table II.

Beim dritten Taktimpuls wird der Zählstand des Zählers 40 um Eins auf Drei erhöht. Das Rechenwerk 53 liefert die Summe der Operanden Drei und Drei, die vom Zähler 40 und vom Speicher 54 abgegeben werden.With the third clock pulse, the count of the counter 40 increases by one increased to three. The arithmetic unit 53 supplies the sum of the operands three and three, which are output from the counter 40 and from the memory 54.

In den Speicher 49 wird der Inhalt Drei des Speichers 54 eingegeben.The contents of three of the memory 54 are entered into the memory 49.

Anschließend übernimmt der Speicher 54 die Summe Sechs vom Rechenwerk 53. An den Operandeneingängen des Addierwerks 62 stehen die Werte Sechs und Drei an. Das Addierwerk 62 gibt somit den Wert Neun ab.The memory 54 then takes over the sum six from the arithmetic unit 53. The values six and three are at the operand inputs of the adder 62 at. The adder 62 thus outputs the value nine.

Nach Beendigung des dritten Taktimpulses verschwindet das Steuersignal auf der Leitung 41, da die Zahlen an den Eingängen 36 und 37 übereinstimmen. Am Ausgang des Addierwerks 62 steht demnach das quadrat der mittels der Einheit 33 vorgegebenen Zahl Drei zur Verfügung.After the third clock pulse has ended, the control signal disappears on line 41, since the numbers at inputs 36 and 37 match. At the The output of the adder 62 is accordingly the square of the means of the unit 33 given number three available.

Wird als nächste Zahl mittels der Einheit 53 eine Fünf an den Eingängen 36 vorgegeben, dann entstehen während der Taktimpulse Vier und Fünf die in Zeile 5 und 6, erste Hälfte, der Tabelle II angegebenen Werte im Zähler 40, in den Speichern 49 und 54 sowie am Ausgang des Addierwerks 62. Nach dem Taktimpuls Fünf sperrt die UND -Stufe 42 das Einlaufen weiterer Taktimpulse zu den Leitungen 44, 47 und 48. Das quadrat der Zahl Fünf ist dem Ausgang des Addierwerks 62 zu entnehmen.If the next number by means of the unit 53 is a five at the inputs 36 given, then appear during the clock pulses four and five in line 5 and 6, first half, of Table II indicated values in the counter 40, in the memories 49 and 54 and at the output of the adder 62. After the clock pulse five, the locks AND stage 42 the arrival of further clock pulses on lines 44, 47 and 48. The square of the number five can be taken from the output of the adder 62.

Soll anschließend das quadrat der Zahl Vier berechnet werden, dann wird diese Zahl wieder mit der Einheit 73 den Eingängen 36 zugeführt.If the square of the number four is then to be calculated, then this number is fed back to the inputs 36 with the unit 73.

Da die an den Eingängen 37 anliegende Zahl, Fünf, größer ist als die den Eingangen 36 vorgegebene Zahl, entsteht ein dem negativen Vorzeichen entsprechendes Steuersignal auf den Leitungen 58,51,56 und 57. Dieses Signal schaltet den Zähler 40 auf Rückwärtszählung und das Rechenwerk 53 auf Subtraktion um. Da die Zahlen an den Eingängen 36 und 37 verschieden sind, wird wieder durch ein Signal auf der Leitung 41 die UND - Stufe 42 für Taktimpulse auf der Leitung 43 geöffnet. Nach diesem Wechsel des Vorzeichensignalss d.h. Vorzeichenumkehr von positivem auf negatives Vorzeichen sperrt die Auswahlschaltung 46 den unmittelbar nach dem Auftreten des Steuersignals auf der Leitung 58 über die Stufe 42 auf der Leitung 47 ankommenden Impuls. Der unveränderte Inhalt, Fünf, des Zählers 4o wird demnach vom Inhalt des Speichers 54, Fünfzehn, abgezogen. Das Ergebnis, Zehn, liegt danach am Ausgang des Rechenwerks 53 an. Weiterhin wird der Inhalt des Speichers 54, Fünfzehn, in den Speicher 49 übertragen.Since the number present at inputs 37, five, is greater than that The number given to the inputs 36 results in a negative sign corresponding Control signal on lines 58,51,56 and 57. This signal switches the counter 40 to count down and the arithmetic unit 53 to subtraction. As the numbers at the inputs 36 and 37 are different, is again by a signal on the Line 41 opens the AND stage 42 for clock pulses on line 43. To this change of the sign signal, i.e. sign reversal from positive to negative The selection circuit 46 blocks the sign immediately after the occurrence of the Control signal on line 58 via stage 42 on line 47 arriving Pulse. The unchanged content, five, of the counter 4o is therefore derived from the content of the Memory 54, fifteen, deducted. The result, ten, is then at the output of the Arithmetic unit 53 on. Furthermore, the contents of memory 54, fifteen, are stored in the Memory 49 transferred.

An den Operandeneingängen des Addierwerks 62 stehen demnach die Werte Zehn und Fünfzehn an. Nach dem ersten Taktimpuls nach Umkehr der Zählrichtung und Rechen art liefert der Ausgang des Addierwerks noch den gleichen Wert, Fünfundzwanzig, wie unmittelbar vor Umkehr der Zählrichtung und der Rechenart. Die Werte in den Speichern 49 und 54, im Zähler 40 und am Ausgang des Addierwerks 62 ind in Zeile 1, zweite Hälfte, der Tabelle II eingetragen0 Der nächste Taktimpuls vermindert den Zählstand des Zählers 40 um Eins auf den Wert Vier. Der Speicher 54 und der Zähler 40 geben dem Rechenwerk 53 die Operanden Zehn und Vier vor. Am Ausgang des Rechenwerks entsteht die Differenz Sechs. Der Inhalt des Speichers 54, Zehn, wird in den Speicher 49 übernommen. Anschließend gelangt die Zahl am Ausgang des Rechenwerks in den Speicher 54 die Speicher 49 und 54 führen dem Addierwerk 62 die Operanden Zahn und Sechs zu. Demnach gibt der Ausgang des Addierwerks 62 die Zahl Sechzehn ab. In der Zeile 2, zweite Hälfte, der Tabelle II sind die Werte in Zähler 40, in den Speichern 49, 54 und am Addierwerksausgang nach Ablauf des zweiten Taktimpulses nach Umkehr der Zählrichtung angegeben.The values are accordingly at the operand inputs of the adder 62 Ten and fifteen on. After the first clock pulse after reversing the counting direction and Arithmetic mode, the output of the adder still delivers the same value, twenty-five, as immediately before reversing the counting direction and the type of calculation. The values in the Stores 49 and 54, in the counter 40 and at the output of the adder 62 ind in line 1, second half, entered in Table II 0 The next clock pulse is reduced the count of the counter 40 by one to the value four. The memory 54 and the Counters 40 give the arithmetic unit 53 the operands ten and four. At the exit of the The arithmetic unit produces the difference six. The contents of memory 54, ten, become taken over into the memory 49. Then the number arrives at the output of the arithmetic unit The memories 49 and 54 carry the operands to the adder 62 in the memory 54 Tooth and six to. Accordingly, the output of the adder 62 gives the number sixteen away. In line 2, second half, of Table II are the values in counter 40, in the memories 49, 54 and at the adder output after the second clock pulse has elapsed specified after reversing the counting direction.

Die Anzahl der Rechenschritte um nach Umkehr der Zählrichtung und Rechenart zum quadrat einer vorgegebenen Zahl zu gelangen, ergibt sich demnach aus der Differenz der im Zähler 40 gespeicherten Zahl und der vorgegebenen Zahl plus einem Rechenschritt. Die in Fig. 1 und 2 gezeigten Ausführungsbeispiele für die erfindungsgemäßen Vcrfahren sind als parallel arbeitende Rechenschaltungen aufgebaut. Eine Verwirklichung der Verfahren in seriell arbeitenden und entsprechend aufgebauten Schaltungsanordnungen ist ebenfalls möglich.The number of calculation steps after reversing the counting direction and The calculation method to get to the square of a given number results from this the difference between the number stored in the counter 40 and the predetermined number plus a calculation step. The embodiments shown in Figs. 1 and 2 for the process according to the invention are as computing circuits working in parallel built up. A realization of the process in series and accordingly constructed circuit arrangements is also possible.

In der in Fig. 3 gezeigten Anordnung werden über die beiden Eingabe geräte 64 und 65 zwei Größen z.B. Längenangaben Lx und Ly, die sich auf zwei zueinander senkrechte Koordinatenachsen beziehen, den beiden Schaltungen 66 und 67 zugeführt. Die Schaltungen 66 und 67 bestehen je aus einer der in Fig. 1 oder Fig. 2 dargestellten Anordnungen.In the arrangement shown in FIG. 3, the two inputs devices 64 and 65 two sizes e.g. length specifications Lx and Ly, which are two to each other refer to vertical coordinate axes, fed to the two circuits 66 and 67. The circuits 66 and 67 each consist of one of those shown in FIG. 1 or FIG Arrangements.

Die Schaltungen 66 und 67 geben an ihren Ausgängen die Werte Lx2 bzw.The circuits 66 and 67 give the values Lx2 and Lx2 respectively at their outputs.

L 2 ab. Diese beiden Werte stehen den Operandeneingängen einesTAddier werks 68 zur Verfügung, an dessen Ausgang die Summe Lx2 + Ly2 auftritt. Diese Summe wird einer Anordnung 69 zugeführt, die die Quadratwurzel ihres Eingabewerts bildet. Am Ausgang der Anordnung 69 tritt demnach der Wert auf. Mit der in Fig, 3 dargestellten Schaltung läßt sich der Abstand zweier Punkte berechnen, deren Abstände in zwei zueinander senkrechten Koordinatenachsen gegeben sind.L 2 from. These two values are available to the operand inputs of an adding unit 68, at whose output the sum Lx2 + Ly2 occurs. This sum is fed to an array 69 which forms the square root of its input value. Accordingly, the value appears at the output of the arrangement 69 on. With the circuit shown in FIG. 3, the distance between two points can be calculated whose distances are given in two mutually perpendicular coordinate axes.

Die Anordnung 69 kann als digital arbeitender Differenzen - Summator ausgebildet sein. Die Berechnung des Abstandes L zweier im Raum gelegener Punkte jit aus drei aufeinander senkrecht stehenden Koordinaten Lx, Ly, Lz nach der Beziehung mit einer entsprechenden Schaltungsanordnung möglich.The arrangement 69 can be designed as a digitally operating difference summator. The calculation of the distance L between two points jit in space from three mutually perpendicular coordinates Lx, Ly, Lz according to the relationship possible with an appropriate circuit arrangement.

Claims

1. Method of forming the square of a in a number system digitally predetermined size, characterized in that the content of an up, down counter is changed step by step by clock pulses until it corresponds to the size to be squared matches, and that by means of a controlled by the same clock pulses digital differences - summator at each clock pulse that during the temporal immediately preceding clock pulse calculated and saved result with double the value stored in the up and down counter, reduced by one Number is charged.

2. Method of forming the square of a in a number system digitally predetermined size, characterized in that the content of an up, down counter is changed in a digital difference summator step by step until it is with the size to be squared coincides, and that by means of one by the same Clock pulses controllable memory with each clock pulse from the contents of the Up and down counter during the clock pulse one up to the one in the up and down counter at the last clock pulse the sum calculated to the one at the Clock pulse smaller number in the up / down counter is added to the calculated sum.

3. The method according to claim 1 or 2, wherein at the beginning of the content of the counter is smaller than the number to be squared, characterized in that the counter works as an up counter and the arithmetic unit in digital differences - Summator added.

4. The method according to claim 1, wherein at the beginning of the content of the counter is greater than the number to be squared, characterized in that the counter works as a down counter and the arithmetic unit in the digital difference summator subtracted.

5c Method according to Claim 2, in which at the beginning the content of the counter greater than the number to be squared, characterized in that the counter is a down counter works and the arithmetic unit of the digital difference summator calculates the two sums before adding them, reduced by the number to be added when adding up.

Apparatus for performing the method according to claim 1, or 1 and 3, or 1 and 4, characterized in that inputs of a comparison circuit (3) with input units (1) for the size to be squared and with outputs one first up, down counter (7) are connected that depending on the preponderance of to squaring size or the number present at the outputs of the first counter Signals pending at the outputs of the comparison circuit (3) for controlling the first (7) and a second up, down counter (20) for up or down counting and an arithmetic unit (24) for addition or subtraction are provided that by an output from the comparison circuit (3) if the input values are not equal Signal a gate circuit (9) can be released, the input of which can be supplied with clock pulses are and at the output of the counter input of the first counter (7), one of the clock pulses the setting time of the second counter (20) and the computing time of the arithmetic unit (24) delaying circuit (l5), through whose output signal inputs of a memory (3o) can be released, and a selection circuit (13) are connected through which after normalizing the arithmetic circuit to zero, the second counter (20) to the value One can be pre-set, through which, furthermore, at the first clock pulse after the normalization as well as reversing the counter direction, no counting pulse and otherwise two counting pulses the counting input of the second counter (20) can be specified, and that the second counter (20) inputs for a first operand on the arithmetic unit (24) are connected downstream, whose outputs are connected to the inputs of the memory (3o), whose outputs are led to inputs for a second operand on the arithmetic unit (24).

7. Apparatus for performing the method according to claim 2, or 2 and 3, or 2 and 5, characterized in that inputs of a comparison circuit (35) with input units (33) for the size to be squared and with outputs of a Up, down counter (40) are connected that depending on the predominance the æu squaring quantity or the number present at the outputs of the counter on outputs or comparison circuit (35) pending signals to control the Counter (40) for up or down counting and a first arithmetic unit (53) for addition or subtraction are provided that by one of the comparison circuit (35) if the input values are not the same, the output signal is a gate circuit (42) can be released, the input of which clock pulses can be fed and at the output of which a the clock pulses to the setting time of the counter (40) and the computing time of the first Arithmetic unit (53) delaying circuit (45) through whose output signal inputs a first memory (54) can be released, gate circuits for opening the inputs a second memory (49) and a selection circuit (46) are connected, by the occurrence of a clock pulse immediately after reversing the counting direction and calculation type no counting pulse and otherwise a counting pulse for each clock pulse the counter (40) can be specified, and that the counter (40) inputs for a first Operands on the arithmetic unit (53) are connected downstream, whose outputs with inputs of the first memory (54) are connected, the outputs of which on the one hand to the Inputs for the second operand on the arithmetic unit (54) and on the other hand to the inputs of the second memory (49) are performed, the outputs of which with inputs for a first operands of an adder (62) are connected, the inputs of which for the second operands are connected to the outputs of the first memory (54).

8. Apparatus according to claim 6 or 7 characterized by the use for feeding an adder (68) to which a digitally operating difference summator (69) is connected downstream to form the square root of its input variable.