DE2020666C3

DE2020666C3 - Circuit for determining the location and type of error in transmission errors in a serial communication system

Info

Publication number: DE2020666C3
Application number: DE19702020666
Authority: DE
Inventors: Herman; Gieson jun Walter David van; Warner Arthur Saye; Raleigh; Knepper sen. Delbert Marion Durham; N.C. Deutsch (V.St.A.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1969-04-30
Filing date: 1970-04-28
Publication date: 1978-01-12

Description

Die Erfindung bezieht sich auf eine Schaltung zum Feststellen von Fehlerort und -art von Übertragungsfehlern in einem Nachrichtenübertragungssystem zum seriellen und blockweisen Übertragen binär verschlüsselter Daten, das aus einer Zentralstation und einer Vielzahl hintereinandergeschalteter Gruppen von Datenendgeräten besteht.The invention relates to a circuit for determining the location and type of error of transmission errors in a communication system for serial and block-wise transmission of binary encrypted data from a central station and a There is a large number of groups of data terminals connected one behind the other.

Solche Nachrichtenübertragungssysteme sind äußerst anziehend, um eine große Anzahl von Datenendgeräten, die weit verstreut sind, miteinander zu verbinden, wobei die Entfernungen zwischen den Datenendgeräten im allgemeinen unwichtig sind gegenüber der Entfernung zwischen der zentralen Steuereinheit und den entfernteren Datenendgeräten. Diese Technik ist auf private Nachrichtenübertragungssysteme ebenso anwendbar wie auf Mietleitungssysteme, mit denen sehr große Entfernungen überbrückt werden.Such messaging systems are extremely attractive to handle a large number of data terminals, that are widely scattered, with the distances between the data terminals im are generally unimportant in relation to the distance between the central control unit and the more distant ones Data terminals. This technique is applicable to private messaging systems as well like on leased line systems with which very large distances can be bridged.

Ein System, das seit einiger Zeit in Betrieb ist, benutzt ein Paar von Übertragungsschleifen, um einen vollen Duplexbetrieb zu ermöglichen. In dem Fall, daß in der einen Schleife ein Fehler entsteht, kann die andere Schleife im Halbduplexbetrieb betrieben werden, um in begrenztem Umfang eine Nachrichtenübertragung zu ermöglichen, während der Fehler korrigiert wird.A system that has been in operation for some time uses a pair of transmission loops to provide a full To enable duplex operation. In the event that an error occurs in one loop, the other can Loop operated in half-duplex mode in order to allow a limited amount of message transmission allow while the error is being corrected.

In den Fällen, in denen ein voller Duplexbetrieb aus Kosten- oder anderen Gründen nicht durchführbar ist, verursacht ein Fehler eine vollständige Unterbrechung des Nachrichtenübertragungssystems. Wenn das System eine große Anzahl von Datenendgeräten enthält, die durch viele Kilometer Kabel miteinander verbundenIn those cases where a full duplex operation is off If it is not feasible for cost or other reasons, an error will cause a complete interruption of the communication system. If the system contains a large number of data terminals, which are connected by many kilometers of cables

ίο sind, kann die Fehlersuche eine langwierige und mühsame Aufgabe darstellen. Dieser Nachteil wird bei einer Schaltung zum Feststellen von Fehlerort und -art von Übertragungsfehlern in einem Nachrichtenübertragungssystem zum seriellen und blockweisen Übertragen binär verschlüsselter Daten, das aus einer Zentralstation und einer Vielzahl hintereinandergeschalteter Gruppen von Datenendgeräten besteht, und bei dem zur Bildung einer geschlossenen Übertragungsschleife der Eingang der ersten Gruppe mit dem Ausgang und der Ausgang der letzten Gruppe mit dem Eingang der Zentralstation verbunden ist, gemäß der Erfindung vermieden, durch eine in jeder Gruppe von Datenendgeräten vorgesehene Schaltung mit einer monostabilen Kippschaltung und nachfolgendem Inverter, der ein den Ausfall der Datenblock-Synchronisation infolge fehlender oder verstümmelt empfangener Daten anzeigendes Signal über einen Inverter zugeführt wird und die bei einem Synchronisationsausfall langer als der Impulsdauer der monostabilen Kippschaltung entspricht ein Signal liefert, das das Aussenden der Gruppenadresse als Angabe des Fehlerortes vorbereitet, weiter durch eine das Vorhandensein von Daten prüfende Schaltung, die bei fehlenden Daten ein Signal erzeugt, das einmal einer Taktgeberschaltung zur Erzeugung von Taktimpulsen für das Aussenden der Gruppenadresse und zum anderen einem Fehlerbitcodierer zugeleitet wird, der nach dem Aussenden der Gruppenadresse einen Datenblock aussendet, bei dem der Wert des ersten Bits die Fehlerart angibt.ίο, troubleshooting can be tedious and tedious represent a tedious task. This disadvantage arises in a circuit for determining the location and type of fault of transmission errors in a communication system for serial and block-wise transmission binary encrypted data from a central station and a large number of groups connected in series of data terminals, and the input to form a closed transmission loop the first group with the exit and the exit of the last group with the entrance of the central station is connected, avoided according to the invention, by one provided in each group of data terminals Circuit with a monostable multivibrator and subsequent inverter, which prevents the failure of the Data block synchronization as a result of a signal indicating missing or garbled received data is supplied via an inverter and in the event of a synchronization failure it is longer than the pulse duration of the monostable multivibrator provides a signal that sends the group address as Specification of the error location prepared, further by a circuit that checks the presence of data, the in the case of missing data, a signal is generated that is sent once to a clock circuit for generating clock pulses for sending the group address and on the other hand to an error bit coder which after sending out the group address sends out a data block in which the value of the first bit indicates the type of error.

Die Erfindung wird im folgenden durch die Beschreibung eines bevorzugten Ausführungsbeispieles in Verbindung mit den Zeichnungen näher erläutert, von denen zeigt
F i g. 1 das Blockschaltbild eines Nachrichtenübertragungssystems, bei dem die Erfindung verwendet werden kann,The invention is explained in more detail below by the description of a preferred embodiment in conjunction with the drawings, of which shows
F i g. 1 shows the block diagram of a communication system in which the invention can be used,

F i g. 2 und 3 schematische Darstellungen von seriellen Datenanordnungen, die in dem seriellen Nachrichtenübertragungssystem nach F i g. 1 benutzt werden,F i g. FIGS. 2 and 3 are schematic representations of serial data arrangements used in the serial Message transmission system according to FIG. 1 can be used,

F i g. 4 ein Blockschaltbild eines bevorzugten Ausführungsbeispieles der Erfindung,F i g. 4 is a block diagram of a preferred embodiment the invention,

F i g. 5 und 6 genauere Blockschaltbilder der in F i g. 4 dargestellten funktioneilen Komponenten, undF i g. 5 and 6 more detailed block diagrams of the in FIG. 4 illustrated functional components, and

SS F i g. 7 an error bit encoder.

Ein serielles Nachrichtenübertragungssystem, in dem die neuartige Schaltung zur Fehlerlokalisierung verwendet werden kann, ist in F i g. 1 dargestellt und enthält eine Zentralstation U, die in üblicher Weise mit einer Rechenanlage 12 verbunden ist und einen Steuerteil, einen Eingangs- und einen Ausgangsteil enthält. Die Rechenanlage 12 empfängt Daten von entfernten Datenendgeräten TX — Tn und liefert Daten an diese. Die Datenendgeräte sind in Gruppen CX-Cn A serial communication system in which the novel circuit for fault localization can be used is shown in FIG. 1 and contains a central station U, which is connected in the usual manner to a computer system 12 and contains a control part, an input part and an output part. The computer system 12 receives data from remote data terminals TX-Tn and delivers data to them. The data terminals are in groups CX-Cn

^h5 zusammengefaßt. Der Ausgangsteil der Zentralstation ist mit der ersten Gruppe CX von Datenendgeräten über ein paar üblicher verdrillter Leiter verbunden. Die verdrillte Leitung ist an eine Impulsbegrenzerschaltung ^h 5 summarized. The output part of the central station is connected to the first group CX of data terminals by a couple of conventional twisted wires. The twisted wire is connected to a pulse limiter circuit

angeschlossen, die innerhalb der Gruppe angeordnet ist und deren Ausgang mit einem Schieberegister verbunden ist. Wenn die Impulse empfangen werden, die die Bitmuster definieren, welche auf der verdrillten Leitung übertragen werden, werden sie dem Schieberegister zugeführt Das Schieberegister hat eine bestimmte Länge und verzögert die Impulse, die der ersten Gruppe zugeführt werden, um ein Zeitintervall, das der Länge des Schieberegister entspricht Die letzte Stufe des Schieberegisters ist mit einer Impulstreiberstufe verbunden, &i in der entfernten Gruppe von Datenendgeräten angeordnet ist und deren Ausgang ebenfalls mit einer verdrillten Leitung verbunden ist In gleicher Weise ist jede Gruppe von Datenendgeräten verbunden. Die Impulstreiberstufe der letzten Gruppe Cn der Datenendgeräte ist mit dem Eingangsteil der Zentralstation verbunden. Daher werden die von der Rechenanlage gelieferten Daten zum Ausgangsteil übertragen und durch jede der in Serie geschalteten Gruppen von Datenendgeräten dem Eingangsteil der Zentralstation 11 zugeführt Die in irgendeiner Gruppe von Datenendgeräten entstehenden Daten werden dem Datenstrom zugefügt und durch die nachfolgenden entfernten Gruppen von Datenendgeräten zu dem Eingangsteil der Zentralstation 11 zurückgeschickt.connected, which is arranged within the group and whose output is connected to a shift register. When the pulses that define the bit patterns that are transmitted on the twisted line are received, they are fed to the shift register. The shift register has a certain length and delays the pulses fed to the first group by a time interval equal to the length of the Shift register corresponds to the last stage of the shift register is connected to a pulse driver stage, & i is arranged in the remote group of data terminals and whose output is also connected to a twisted line. In the same way, each group of data terminals is connected. The pulse driver stage of the last group Cn of data terminals is connected to the input part of the central station. Therefore, the data supplied by the computer system are transmitted to the output part and fed through each of the series-connected groups of data terminals to the input part of the central station 11.The data arising in any group of data terminals are added to the data stream and through the subsequent remote groups of data terminals to the input part the central station 11 sent back.

Jede Gruppe von Datenendgeräten hat einen Steuerteil, der mit dem Schieberegister verbunden ist und die in diesem enthaltene Bitanzahl periodisch überprüft, um verschiedene Faktoren zu bestimmen, die die Information in dem Schieberegister betreffen. Die im Schieberregister befindlichen Daten werden den zu der Gruppe gehörenden Datenendgeräten 71 — Tn parallel zugeführt.Each group of data terminals has a control part which is connected to the shift register and periodically checks the number of bits contained in it in order to determine various factors relating to the information in the shift register. The data in the shift register are fed in parallel to the data terminals 71 -Tn belonging to the group.

Bei dem in F i g. 1 dargestellten System können zwei Arten von Fehlern auftreten. Der Übertragungsweg kann an irgendeiner Stelle der aus den hintereinandergeschalteten Gruppen von Datenendgeräten gebildeten Schleife unterbrochen werden. Diese Unterbrechung kann zwischen zwei Gruppen von Datenendgeräten auftreten oder innerhalb einer Gruppe. Die zweite Fehlerart kann auftreten, wenn eine der Gruppen von Datenendgeräten die auf der Leitung vorliegenden Daten fälschlich verarbeitet und die eintreffenden Daten verstümmelt oder verstümmelte Daten auf die Leitung gibt. Beide dieser Fehlerarten sind in der Zentralstation schwierig zu lokalisieren, da die externe Verdrahtung bis zu 30 Kilometern betragen kann.In the case of the FIG. 1, two types of errors can occur. The transmission route can be formed at any point from the series-connected groups of data terminals Loop interrupted. This interruption can occur between two groups of data terminals occur or within a group. The second type of error can occur if one of the groups of Data terminals incorrectly processed the data present on the line and the incoming data There is corrupted data or corrupted data on the line. Both of these types of errors are in the Central station difficult to locate as the external wiring can be up to 30 kilometers.

In dem Nachrichtenübertragungssystem werden Daten in binärer Form übertragen, in der Einsen und Nullen nacheinander auf die Übertragungsleitung so gegeben werden und zu den verschiedenen Geräten gelangen. Für das Verschlüsseln der Daten werden bipolare Impulse benutzt. Ein bipolarer Impuls, der eine Eins darstellt, besitzt eine festgelegte Phasenlage, während ein bipolarer Impuls, der eine Null darstellt, die entgegengesetzte Phasenlage aufweist. Am Ende der Bitperiode eines jeden Impulses wird ein Bezugspegel übertragen. Bei dieser Übertragungsart ist der Gleichstrommittelwert Null. Aus Organisationsgründen stellt eine Reihe von Impulsen ein Byte oder eine Informationseinheit dar, und eine ausgewählte Anzahl von Bytes oder Informationseinheiten werden als Nachrichtenübertragungskanal bezeichnet.In the communication system, data is transmitted in binary form, ones and Zeros can be given one after the other on the transmission line and to the various devices reach. Bipolar pulses are used to encrypt the data. A bipolar pulse, the one One represents a fixed phase position, while a bipolar pulse that represents a zero has the has opposite phase position. At the end of the bit period of each pulse there is a reference level transfer. With this type of transmission, the mean DC value is zero. For organizational reasons a series of pulses represents a byte or unit of information, and a selected number of bytes or information units are referred to as a message transmission channel.

Fi g. 2 ist eine schematische Darstellung der Organisation eines Nachrichtenübertragungskanals. Nach <\s Fi g. 2 besteht ein Datenbyte aus acht Informationsbits, die entweder den Wert Null oder den Wert Eins besitzen. Jedes Byte definiert eine bestimmte Information. Dreißig solcher Bytes gehören zu einem NachrichtenübertragungskanaL Das erste Byte des Kanals ist das Startbyte. Dieses Byte ist eine eindeutige Kombination aus acht Bits, die als Definition der Startbedingung des Nachrichtenübertragungskanals gewertet wird. Das zweite Byte ist eine eindeutige Kombination aus acht Bits, die eine Gruppe von Datenendgeräten definiert Das Datenübertragungssystem kann bis zu 100 in einer langen Schleife hintereinandergeschaltete Gruppen von Datenendgeräten aufweisen. Das dritte Byte ist eine eindeutige Kombination aus acht Bits, die die Adresse eines Datenendgerätes angibt, das zu einer durch das zweite Byte bestimmten Gruppe von Datenendgeräten gehört Das vierte Datenbyte ist eine eindeutige Kombination aus acht Bits, die für Steuerzwecke verwendet wird. Diese Kombination aus acht Bits bestimmt eine Funktion, die in dem Nachrichtenübertragungskanal ausgeführt werden kann, zu dem dieses Byte gehört Das fünfte Byte ist eine eindeutige Kombination aus acht Bits, das die Daten definiert Die in dem fünften Byte enthaltenen Daten können dazu verwendet werden, einen Drucker zu betätigen, die Tageszeit anzuzeigen, Anzeigelampen einzuschalten oder für irgendwelche anderen Zwecke. Dieses Byte kann auch dazu verwendet werden, Information von einem Datenendgerät einer Gruppe in die Rechenanlage einzugeben, wenn das entsprechende Steuerbyte vorhanden ist. Die Byte 6 bis 30 werden bei dem Übertragungssystem für Synchronisationszwecke verwendet. Fi g. Figure 2 is a schematic representation of the organization a communication channel. According to <\ s Fi g. 2, a data byte consists of eight information bits, which have either the value zero or the value one. Each byte defines a specific piece of information. Thirty such bytes belong to a communication channel The first byte of the channel is the start byte. This byte is a unique combination made up of eight bits that define the start condition of the Message transmission channel is evaluated. The second byte is a unique combination of eight Bits that define a group of data terminals The data transmission system can have up to 100 in one long loop have groups of data terminals connected one behind the other. The third byte is one Unique combination of eight bits that specifies the address of a data terminal that is assigned to one by the second byte belongs to a specific group of data terminals. The fourth data byte is a unique one Combination of eight bits that is used for control purposes. This combination of eight bits determines a function that can be carried out in the communication channel to which this byte The fifth byte is a unique combination of eight bits that defines the data contained in the fifth Byte contained data can be used to actuate a printer, the time of day display, turn on indicator lights, or for any other purpose. This byte can also can be used to transfer information from a data terminal of a group into the computer system to be entered if the corresponding control byte is available. Bytes 6 to 30 are used for the Transmission system used for synchronization purposes.

F i g. 3 ist eine schematische Darstellung der verschiedenen Kanäle, aus der deren Aufeinanderfolge zu ersehen ist. Die Kanäle 1 bis 9 erscheinen nacheinander. Auf diese Gruppe folgen die Kanäle 1 bis 8 und 10, auf die wiederum die Kanäle 1 bis 8 und 11 folgen. Diese Reihenfolge wiederholt sich, nachdem die Kanäle 1 bis 8 und 13 übertragen oder empfangen wurden. Etwa 2 bis 4 Kanäle befinden sich zu jedem Zeitpunkt auf der externen Schleife. Die restlichen Kanäle werden in der Zentralstation gespeichert. Durch diese Anordnung erhält man Kanäle mit 2 Übertragungsgeschwindigkeiten. Die Kanäle 1 bis 8 werden zuerst mit hoher Übertragungsgeschwindigkeit übertragen und die Kanäle 9 bis 13 mit einer viel geringeren Übertragungsgeschwindigkeit Durch diese Anordnung erhält man Kanäle, die für unterschiedliche Datenendgeräte geeignet sind, die mit den verschiedenen entfernten Gruppen von Datenendgeräten in einer Schleife verbunden sind. Die Kanäle 1 bis 8 werden zur Übertragung von Daten aus Kennkartenlesern, Lochkartenlesern, Tastaturen usw. zur Zentrale benutzt, während die Kanäle 9 bis 13, die viel langsamer sind, der Übertragung von Daten von der Zentrale zu den verschiedenen Gruppen von Datenendgeräten dienen, deren Datenendgeräte aus Druckern, Uhren oder anderen Anzeigegeräten bestehen. F i g. 3 is a schematic representation of the various Channels from which their sequence can be seen. Channels 1 to 9 appear one after the other. This group is followed by channels 1 to 8 and 10, which in turn are followed by channels 1 to 8 and 11. This The sequence repeats itself after channels 1 to 8 and 13 have been transmitted or received. About 2 to 4 Channels are on the external loop at all times. The remaining channels are in the Central station saved. This arrangement results in channels with 2 transmission speeds. Channels 1 to 8 are first transmitted at high transmission speed and the channels 9 to 13 with a much slower transmission speed. This arrangement results in Channels suitable for different data terminals associated with the different remote groups of data terminals are connected in a loop. Channels 1 to 8 are used to transmit data from ID card readers, punch card readers, keyboards, etc. to the control center, while channels 9 to 13, which are much slower, the transfer of data from the headquarters to the different groups of Data terminals are used whose data terminals consist of printers, clocks or other display devices.

F i g. 4 ist ein teilweises Blockschaltbild der in F i g. 1 dargestellten entfernten Gruppe von Datenendgeräten. Die verdrillte Übertragungsleitung 21 von der vorhergehenden Einheit ist mit einer Impulsbegrenzerschaltung 22 abgeschlossen. Der Ausgang der Impulsbegrenzerschaltung 22 ist über ein Oder-Glied 23 mit einer Taktgeber- und Ableitungsschaltung 24 verbunden. Die Taktgeber- und Ableitungsschaltung 24 liefert ein Datenausgangssignal, einen Verschiebetaktimpuls, einen Lasttaktimpuls und einen Datenprüfimpuls. Das Datenausgangssignal wird einem Schieberegister 25 zugeführt und die auf der DateneingangsleitungF i g. FIG. 4 is a partial block diagram of that of FIG. 1 remote group of data terminals shown. The twisted transmission line 21 from the preceding unit is provided with a pulse limiter circuit 22 completed. The output of the pulse limiter circuit 22 is via an OR element 23 with a Clock and derivative circuit 24 connected. The clock and derive circuit 24 provides a Data output signal, a shift clock pulse, a load clock pulse and a data check pulse. The The data output signal is fed to a shift register 25 and that on the data input line

vorhandenen Daten werden mittels der Verschiebetaktimpulse der Taktgeber- und Ableitungsschaltung 24 dem Schieberegister 25 zugeführt. Die Verschiebetaktimpulse werden ebenfalls einer Torschaltung 26 zugeführt, die zwischen der Ausgangsleitung des Schieberegisters 25 und einer Impulstreiberstufe 27 eingefügt ist, die die verdrillte Nachrichtenübertragungsleitung 21 auf der Ausgangsseite der Gruppe speist.Existing data is detected by means of the shift clock pulses from the clock and derive circuit 24 the shift register 25 is supplied. The shift clock pulses are also sent to a gate circuit 26 fed between the output line of the shift register 25 and a pulse driver stage 27 is inserted, the twisted-pair communication line 21 on the output side of the group feeds.

Die Verschiebetaktimpulse der Taktgeber- und Ableitungsschaltung 24 werden aus dem Fortschalteeingang eines Bitzählers 28 zugeführt. Wenn daher Daten empfangen werden, durchläuft der Bitzähler 28 seine verschiedenen Zustände. In dem speziellen Ausführungsbeispie! weist der Bitzähler acht Stufen auf, da achi Datenbits zu einem Byte zusammengefaßt werden. Wenn der Bitzähler von einem Zustand in den anderen fortgeschaltet wird, erscheinen an den mit 1 bis 8 bezeichneten Ausgängen Signale, die den Zählerstand anzeigen. Der Bitzähler 28 beginnt normalerweise nach dem Durchlaufen seines Zählzyklus mit einem neuen Zyklus, wenn er nicht rückgestellt wird. Ein Rückstellimpuls wird über das Und-Glied 29 zugeführt, das, wenn es vorbereitet ist, was später beschrieben wird, das Rückstellen des Bitzählers 28 erlaubt. Der Eins-Ausgang des Bitzählers 28 ist mit dem Fortschalteingang eines Bytezählers 30 verbunden, der aus fünf Stufen besteht und seinen Zählzyklus erneut durchläuft, wenn ihm Impulse von dem Eins-Ausgang des Bitzählers 28 zugeführt werden. Die Ausgänge der einzelnen Stufen des Bytezählers 30 sind bezeichnet mit »Rückstellen«, 2, 3, 4 und 5. Auch der Bytezähler 30 kann durch einen Rücksieiiimpuls rückgestellt werden, der seinem Rückstelleingang über ein Und-Glied 31 zugeführt wird, wenn dieses Und-Glied vorbereitet ist, was später beschrieben wird. Die Und-Glieder 29 und 31 dienen dazu, das Rückstellen des Bitzählers 28 und des Bytezählers 30 zu verhindern, wenn die Schaltung aufgrund einer Unterbrechung der Daten oder aufgrund der Übertragung von verstümmelten Daten nicht ordnungsgemäß arbeitetThe shift clock pulses from the clock and derive circuit 24 are derived from the increment input a bit counter 28 is supplied. Therefore, when data is received, the bit counter 28 cycles through its different states. In the special execution example! the bit counter has eight levels, because achi Data bits are combined into one byte. When the bit counter changes from one state to the other is incremented, signals appear at the outputs labeled 1 to 8 that indicate the counter status Show. The bit counter 28 normally starts a new one after it has gone through its counting cycle Cycle if not reset. A reset pulse is supplied via the AND element 29, which when it which will be described later, allows the bit counter 28 to be reset. The one exit of the bit counter 28 is connected to the increment input of a byte counter 30, which consists of five stages and repeats its counting cycle when it receives pulses from the one output of bit counter 28 are fed. The outputs of the individual stages of the byte counter 30 are labeled »Reset«, 2, 3, 4 and 5. The byte counter 30 can also be reset by a reset pulse sent to its reset input is supplied via an AND element 31 when this AND element is prepared, which is later is described. The AND elements 29 and 31 are used to reset the bit counter 28 and the Byte counter 30 to prevent if the circuit due to an interruption of the data or due to the transmission of garbled data is not working properly

Die Ausgangsleitung 32 des Schieberegisters 25 ist mit einer Steuerschaltung 33 zum Aussenden der Adresse verbunden, der außerdem der Datenprüfimpuls der Taktgeber- und Ableitungsschaltung 24, die Ausgangssignale der Stellen 4, 5, 6, 7 und 8 des Bitzählers 28 sowie ein Signal zugeführt werden, das anzeigt, daß die Bytesynchronisation fehlt Dieses Signal wird in dem Inverter 34 invertiert und der Steuerschaltung 33 zur Aussendung der Adresse zugeleitet so daß die Bedingung der Bytesynchronisation angezeigt wird. Wenn die Bedingung der Bytesynchronisation nicht mehr gegeben ist, erzeugt die Steuerschaltung 33 zur Aussendung der Adressen eine Ausgangssignal, das anzeigt, daß die Bytesynchronisation für ein vorgegebenes Zeitintervall nicht aufrechterhalten wurde, was anzeigt, daß ein Fehler erkannt wurde. Das Ausgangssignal der Steuerschaltung 33 wird durch den Inverter 35 invertiert, und das Ausgangssignal des Inverters wird den Und-Gliedern 29 und 31 zugeleitet, wodurch eine Rückstellung während der vorher beschriebenen Fehlerbedingung verhindert wird.The output line 32 of the shift register 25 is connected to a control circuit 33 for sending out the Address connected, which is also the data test pulse of the clock and derivation circuit 24, the Output signals of the positions 4, 5, 6, 7 and 8 of the bit counter 28 and a signal are fed that indicates that the byte synchronization is missing. This signal is inverted in the inverter 34 and the control circuit 33 for sending the address so that the condition of the byte synchronization is indicated. If the condition of the byte synchronization is no longer given, the control circuit 33 generates for Sending the addresses an output signal, which indicates that the byte synchronization for a given Time interval was not maintained, indicating that an error was detected. The output signal of the control circuit 33 is inverted by the inverter 35, and the output of the inverter becomes the AND gates 29 and 31, whereby a reset during the previously described error condition is prevented.

Das Ausgangssignal der Steuerschaltung 33 zur Aussendung der Adresse wird einem Und-Glied 36 zugeführt Das Und-Glied 36 hat zwei weitere Eingänge, deren einer mit dem Bit-8-Ausgang des Bitzählers 28 verbanden ist, während der andere an den Ausgang für den Lasttaktimpuls der Taktgeber- und Ableitungsschaltung 24 angeschlossen ist. Wenn die drei Eingangsbedingungen erfüllt sind, wird das Ausgangssignal des Und-Gliedes 36 dem Prüfeingang des Schieberegisters 25 über ein Oder-Glied 37 zugeführt und die Daten auf der Eingangssammelleitung 38 des Schieberegisters 25 gelangen in das Schieberegister, aus dem sie über die Torschaltung 26 mittels der Verschiebetaktimpulse der Taktgeber- und Ableitungsschaltung 24 herausgeschoben werden. Das Ausgangs- The output signal of the control circuit 33 for sending the address is an AND gate 36 The AND element 36 has two further inputs, one of which is connected to the bit 8 output of the bit counter 28 is connected while the other is connected to the output for the load clock pulse of the clock and derivative circuit 24 is connected. When the three Input conditions are met, the output signal of the AND element 36 is the test input of the Shift register 25 supplied via an OR element 37 and the data on the input bus 38 of the Shift register 25 enter the shift register, from which it is transferred via the gate circuit 26 by means of the Shift clock pulses of the clock and derivative circuit 24 are shifted out. The initial

ίο signal der Steuerschaltung 33 zum Aussenden der Adresse wird auch einem Fehlerbit-Codierer 39 zugeführt. Dem Codierer werden außerdem die fünf Ausgangssignale des Bytezählers 30 und das Ausgangssignal einer Prüfschaltung 40, die auf das Vorhandensein von Daten prüft, zugeführt und liefert zu den verschiedenen Bitzeiten eindeutige Bitkombinationen auf der Eingangssammelleitung 38, um durch diese Bitkombinationen, die später beschrieben werden, die Daten zu ersetzen, die entweder verstümmelt oder nicht empfangen wurden. Der Prüfschaltung 40, die auf das Vorhandensein von Daten prüft, wird das Datensignal von der Taktgeber- und Ableitungsschaltung 24 zugeführt, und sie liefert ein Signal, das anzeigt, daß Daten auf der Leitung vorhanden sind. Dadurch wird dem Fehlerbitcodierer 39 angezeigt, daß der Fehler durch verstümmelte Daten verursacht ist, wenn eine Anzeige vorliegt, daß Daten vorhanden sind. Wenn das Nicht Vorhandensein von Daten angezeigt wird, dann wird angenommen, daß der Fehler in einer Unterbrechung der Leitung besteht, die vor dieser Gruppe von Datenendgeräten erfolgte.ίο signal of the control circuit 33 for sending out the Address is also fed to an error bit encoder 39. The encoder is also given the five Output signals of the byte counter 30 and the output signal of a test circuit 40, which for the presence of data checks, supplies and delivers unambiguous bit combinations for the various bit times on the input bus 38 to pass through these bit combinations, which will be described later, the Replace data that was either garbled or not received. The test circuit 40, which is based on the Checks for the presence of data, the data signal from the clock and derive circuit 24 and it provides a signal indicating that there is data on the line. This will indicates to the error bit encoder 39 that the error is caused by garbled data, if a There is an indication that data is available. If it shows the absence of data, then it is assumed that the fault is a break in the line that preceded this group of Data terminals took place.

Ein Adressencodierer 41 wird während der Byte-2-Zeit wirksam gemacht. Wenn während dieser Zeit ein Lastprüfimpuls vorliegt, wird die Adresse dem Schieberegister 25 zugeführt. Der Fehlerbitcodierer 39 liefert während der Byte-2-Zeit keine Daten an die Eingangssammelleitung 38. Während dieser Byte-Zeit muß die Adresse der Gruppe von Datenendgeräten in das Schieberegister 25 eingegeben werden.An address encoder 41 is made effective during byte 2 time. If during this time a Load test pulse is present, the address is fed to the shift register 25. The error bit encoder 39 delivers no data to input bus 38 during byte 2 time. During this byte time, the Address of the group of data terminals can be entered into the shift register 25.

Die Prüfschaltung 40, die auf das Vorliegen von Daten prüft, ist in Fig.5 näher dargestellt. Sie enthält eine monostabile Kippschaltung 42 und einen Inverter 43. Die Datenimpulse der Taktgeber- und Ableitungsschaltung 24 werden der monostabilen Kippschaltung 42 zugeführt Diese monostabile Kippschaltung weist eine Kippzeit auf, die ungefähr 10 Bitintervallen entspricht. Wenn Daten empfangen werden, halten die Datenimpulse die monostabile Kippschaltung 42 in ihrem instabilen Zustand. Sobald jedoch 10 oder mehr Datenbits ausfallen, kehrt die monostabile Kippschaltung in ihren stabilen Zustand zurück, und am Ausgang des Inverters 43 erscheint ein Signal, das das Fehlen von Daten anzeigt
In F i g. 6 ist der Aufbau der Steuerschaltung 33 zum Aussenden der Adressen näher dargestellt die zwei Funktionen erfüllt Wenn die Bytesynchronisation während 100 Rahmenintervalle nicht aufrechterhalten wird, zeigt die Schaltung an, daß die Adresse gesendet werden muß, da sie diese Bedingung als Fehler der in der Übertragung voraufgehenden Schaltung wertet Wenn einmal diese Bedingung, daß die Adresse gesendet werden muß, angezeigt wird, fiberwacht die Schaltung die eintreffenden Daten, um zu bestimmen, ob über die Leitung die richtigen Daten empfangen werden. Das Signal, das den Bytesynchronismus anzeigt wird über ein Oder-Glied 44 einer monostabilen Kippschaltung 45 zugeführt Die monostabile Kippschaltung 45 hat eine Kipperiode, die etwa 100The test circuit 40, which checks for the presence of data, is shown in more detail in FIG. It contains a monostable multivibrator 42 and an inverter 43. The data pulses from the clock generator and derivation circuit 24 are fed to the monostable multivibrator 42. This monostable multivibrator has a toggle time which corresponds to approximately 10 bit intervals. When data is received, the data pulses hold the one-shot circuit 42 in its unstable state. However, as soon as 10 or more data bits fail, the one-shot multivibrator returns to its stable state and a signal appears at the output of inverter 43 which indicates the absence of data
In Fig. 6 the structure of the control circuit 33 for transmitting the addresses is shown in more detail, which fulfills two functions. If the byte synchronization is not maintained for 100 frame intervals, the circuit indicates that the address must be transmitted, since this condition is an error of the previous one in the transmission Circuit evaluates Once this condition that the address must be sent is indicated, the circuit monitors the incoming data to determine whether the correct data is being received over the line. The signal indicating the byte synchronism is fed via an OR element 44 to a monostable multivibrator 45

Rahmenintervallen entspricht. Wenn daher das Datenendgerät im Bytesynchronismus arbeitet, wird die monostabile Kippschaltung 45 in ihrem instabilen Zustand gehalten. Wenn der Bytesynchronismus für länger als etwa 100 Rahmenintervalle aushält, kehrt die S monostabile Kippschaltung in ihren stabilen Zustand zurück, und über einen Inverter 46 wird ein Ausgangsimpuls erzeugt, der anzeigt, daß die Bedingung vorliegt, die das Aussenden der Adresse erfordert. Das Ausgangssignal des Inverters 46 wird auch einem Und-Glied 47 zugeführt, dem auch der Datenprüfimpuls und über ein Oder-Glied 48 die Ausgangssignale der Bitstellen 4,5,6,7 und 8 Bitzähler 28 zugeleitet werden.Corresponds to frame intervals. Therefore, when the data terminal operates in byte synchronism, the one-shot multivibrator 45 is held in its unstable state. If byte synchronism for withstands longer than about 100 frame intervals, the S monostable multivibrator returns to its stable state back, and an output pulse is generated via an inverter 46, which indicates that the condition is present, which requires the address to be sent. The output of inverter 46 also becomes a AND element 47 is supplied to which the data test pulse and, via an OR element 48, the output signals of the Bit positions 4,5,6,7 and 8 bit counters 28 are fed.

Die Ausgangssignale der Bitstelien 4, 5, 6 und 7 der Ausgangssarnrncücitiing 32 des Schieberegisters 25 sind die einzigen Ausgangssignale, die benutzt werden. Das Ausgangssignal der Bitstelle 4 wird einem Und-Glied 49 zugeführt und außerdem in einem Inverter 50 invertiert und einem weiteren Und-Glied 51 zugeleitet. Das Ausgangssignal der Bitstelle 5 wird einem Inverter 52 zugeleitet und außerdem den Und-Gliedern 49 und 51. Ausgangssignal der Bitstelle 6 wird beiden Und-Gliedern 49 und 51 zugeführt. Das Ausgangssignal der Bitstelle 7 wird in einem Inverter 53 invertiert und dem Und-Glied 49 zugeleitet und in nicht invertierter Form dem Und-Glied 51. Die Ausgangssignale der Und-Glieder 49 und 51 werden über ein Oder-Glied 44 der monostabilen Kippschaltung 45 zugeleitet Außerdem wird das Ausgangssignal der Torschaltung 47 den beiden Und-Gliedern 49 und 51 zugeleitet.The output signals of bit parts 4, 5, 6 and 7 of the Output signals 32 of the shift register 25 are the only output signals that are used. The output signal of bit position 4 is an AND element 49 and also inverted in an inverter 50 and fed to a further AND element 51. The The output signal of bit position 5 is fed to an inverter 52 and also to the AND gates 49 and 51. The output signal of bit position 6 is fed to both AND gates 49 and 51. The output signal of the Bit position 7 is inverted in an inverter 53 and fed to the AND element 49 and in a non-inverted form the AND element 51. The output signals of the AND elements 49 and 51 are via an OR element 44 of the monostable multivibrator 45 is also fed to the output signal of the gate circuit 47 is the both AND members 49 and 51 fed.

Die Und-Glieder 49 und 51 werden durch das Ausgangssignal des Und-Gliedes 47 während der Perioden vorbereitet, in denen das Signal zum Aussenden der Adresse erzeugt wird, und sie prüfen den Bitstrom, wenn er das Schieberegister durchläuft, um zu bestimmen, ob gültige Daten empfangen werden. Die in der Fig.6 dargestellte besondere Anordnung wurde aufgrund des benutzten speziellen Synchronisationscodes gewählt und wäre, wenn andere Codes benutzt wurden, abzuändern. Die beiden Und-Glieder 49 und 51 erkennen Bitkombinationen, die häufig durch den richtigen Synchronisationscode erzeugt werden. Sobald eine richtige Kombination von dem Und-Glied 49 oder 51 erkannt wird, gelangt die monostabile Kippschaltung 45 über das Oder-Glied 44 in ihren instabilen Zustand, und das Signal zum Aussenden der Adresse endet zu diesem ZeitpunktThe AND gates 49 and 51 are by the output of the AND gate 47 during the Prepared periods in which the signal for sending the address is generated, and they check the Bit stream when it passes through the shift register to determine whether valid data is being received. The particular arrangement shown in Figure 6 was chosen on the basis of the special synchronization code used and would be if other codes were used have been changed. The two AND elements 49 and 51 recognize bit combinations that are often given by the correct synchronization code are generated. As soon as a correct combination of the AND element 49 or 51 is recognized, the monostable multivibrator 45 reaches its unstable state via the OR element 44, and the signal to send out the address ends at this point in time

Dieser spezielle Teil der Schaltung dient dem Anschluß, nachdem ein Signal zum Aussenden der Adresse erzeugt wurde und der Anschluß erfolgt nur, wenn auf der Leitung Bitkombinationen empfangen werden, die der Synchronisation dienen. Wenn daher eine Unterbrechung der Leitung auftritt, werden alle Stationen, die auf die Unterbrechungsstelle folgen, eine Signalfolge zum Aussenden der Adresse einleiten. Diese Stationen werden von der Leitung abgeschaltet, sobald sie die Routine zum Aussenden der Adresse einer vorausgehenden Station empfangen. Daher übernimmt bei einem Fehler nur die Station, die unmittelbar auf die Unterbrechungsstelle oder Fehlerstelle in dem Nachrichtenflbertragungssystem folgt und ist die einzige Station, die die Routine zum Aussenden der Adresse aufrechterhältThis special part of the circuit is used for connection after a signal is sent out Address was generated and the connection is only made if bit combinations are received on the line that are used for synchronization. Therefore, if there is an interruption in the line, all will Stations that follow the interruption point, one Initiate signal sequence for sending the address. These stations will be shut down from the line as soon as they receive the routine for sending out the address of a preceding station. Therefore takes over in the event of an error, only the station that immediately accesses the Interruption point or error point in the message transmission system follows and is the only station that does the routine for sending out the address maintains

In F i g. 7 ist eine Form eines Bitcodierers dargestellt, andere Arten können verwendet werden, wenn das System unterschiedliche Codes erfordert In diesem speziellen Beispiel werden acht Und-Glieder 52—59 als Codierer verwendet Die Ausgänge der acht Und-Glieder sind direkt mit der Sammelleitung 38 verbunden, und die an ihnen auftretenden Ausgangssignale werden zu den geeigneten Zeitpunkten in das Schieberegister 25 eingegeben.In Fig. 7 shows one form of a bit encoder; other types can be used if the system requires different codes in this one In a specific example, eight AND gates 52-59 are used as encoders. The outputs of the eight AND gates are directly connected to the bus 38, and the output signals appearing on them are is input to shift register 25 at the appropriate times.

Das Und-Glied 52 ist mit der Leitung 1 der Datensammelleitung 38 verbunden. Die Leitung 1 führt an die Stufe 1 des Schieberegisters. Das Und-Glied 52 wird während der Byte-4-Zeit vorbereitet und erzeugt ein Eins-Ausgangssignal während der Byte-4-Zeit, wenn am Ausgang des Inverters 43 die Anzeige erstellt, daß keine Daten vorhanden sind. Das Und-Glied 53 ist mit der Leitung 2 der Sammelleitung 3Ά verbunden und liefert während der Byte-3-, Byte-4- oder Byte-5-Zeit ein Eins-Ausgangssignal, vorausgesetzt, daß der Ausgang des Inverters 46 den Zustand »Aussenden der Adresse« anzeigt. Die Signale der Ausgänge 3, 4 und 5 des Bytezählers 30 werden einem Oder-Glied 60 zugeführt, dessen Ausgang mit einem Und-Glied 53 verbunden ist, um dieses Und-Glied während der drei Byte-Zeiten durchzuschalten. Der Ausgang des Und-Gliedes 54 ist mit der Stelle für das dritte Byte in der Datensammelleitung 38 verbunden, und das Und-Gtied 54 liefert während der Rückstellperiode des Bytezählers 30 ein Eins-Ausgangssignal, wenn die Bedingung des Aussendens der Adresse eingeleitet wird. Der Ausgang des Und-Gliedes 54 ist mit der Stelle für das vierte Bit in der Datensammelleitung verbunden und liefert ein Eins-Ausgangssignal unter den gleichen Bedingungen, wie sie für das Und-Glied 54 angegeben wurden. Der Ausgang des Und-Gliedes 50 ist mit der Stelle für das fünfte Bit in der Datensammelleitung 38 verbunden und liefert unter den gleichen Bedingungen wie die Und-Glieder 54 und 55 ein Eins-Ausgangssignal. Der Ausgang des Und-Gliedes 57 ist mit der Stelle für das sechste Bit in der Datensammelleitung 38 verbunden und liefert, wenn die Bedingung des Aussendens der Adresse vorliegt, während der Bytezeiten 3, 4 oder 5 ein Eins-Ausgangssignal. Der vorbereitende Eingang des Und-Gliedes 57 ist mit dem Ausgang des Oder-Gliedes 60 verbunden. Der Ausgang des Und-Gliedes 58 ist mit der Stelle für das siebte Bit in der Datensammelleitiing 38 verbunden und wird in der gleichen Weise gesteuert wie das Und-Glied 57. Der Ausgang des Und-Gliedes 59 ist mit der Stelle für das achte Bit der Datensammelleitung 38 verbunden und liefert ein Eins-Ausgangssignal, wenn die Bedingung des Aussendens der Adresse gegeben ist, vorausgesetzt daß das Byte 2 nicht vorhanden ist Dies ist beim Rückstellen und während der Bytezeiten 3 bis 5 der Fall. Während der Byte-2-Zeit wird die eindeutige Adresse der Gruppe von Datenendgeräten durch die Schaltung 41 geliefert, wie das vorher in Verbindung mit der Beschreibung der Fig.4 erwähnt wurde. Daher werden die Datenmuster für die Bytezeiten vom Rückstellen bis zur Byte-5-Zeit durch den Fehlerbitcodierer 39 gesteuert mit Ausnahme der Byte-2-Zeit die durch den in Fig.4 dargestellten Adressencodierer gesteuert wird Die besonderen erzeugten Bitkombinationen sind ganz willkürlich und andere Bitkombinationen hätten ausgewählt werden können. Die ausgewählten Bitkombinationen gewährleisten jedoch für das spezielle Nachrichtenübertragungssystem einen optimalen Betrieb. Andere Bitkombinationen können für andere Nachrichtenübertragungssysteme benutzt werden. The AND element 52 is connected to the line 1 of the data bus line 38. Line 1 leads to stage 1 of the shift register. The AND gate 52 is prepared during the byte 4 time and generates a one output signal during the byte 4 time when the output of the inverter 43 produces the indication that no data is present. The AND element 53 is connected to the line 2 of the bus 3Ά and supplies a one output signal during the byte 3, byte 4 or byte 5 time, provided that the output of the inverter 46 has the state »send out the address «displays. The signals of the outputs 3, 4 and 5 of the byte counter 30 are fed to an OR element 60, the output of which is connected to an AND element 53 in order to switch this AND element through during the three byte times. The output of the AND gate 54 is connected to the location for the third byte in the data bus 38, and the AND gate 54 provides a one output signal during the reset period of the byte counter 30 when the condition of sending the address is initiated. The output of the AND element 54 is connected to the position for the fourth bit in the data bus and provides a one output signal under the same conditions as were specified for the AND element 54. The output of the AND element 50 is connected to the position for the fifth bit in the data bus 38 and delivers a one output signal under the same conditions as the AND elements 54 and 55. The output of the AND element 57 is connected to the point for the sixth bit in the data bus 38 and delivers a one output signal during byte times 3, 4 or 5 if the condition for sending the address is present. The preparatory input of the AND element 57 is connected to the output of the OR element 60. The output of the AND element 58 is connected to the location for the seventh bit in the data collection line 38 and is controlled in the same way as the AND element 57. The output of the AND element 59 is connected to the location for the eighth bit Data bus 38 and provides a one output signal when the condition of sending the address is given, provided that byte 2 is not present. This is the case when resetting and during byte times 3 to 5. During the byte-2 time, the unique address of the group of data terminals is provided by the circuit 41, as previously mentioned in connection with the description of FIG. Therefore, the data pattern for the byte times from the reset to the byte 5 time are controlled by the error bit encoder 39 with the exception of the byte 2 time which is controlled by the address encoder shown in FIG could have been selected. However, the selected bit combinations ensure optimum operation for the specific message transmission system. Other bit combinations can be used for other communication systems.

Wenn die Bytesynchronisation für mehr als 100 Rahmenintervalle verlorengeht nimmt das Ausgangssignal der monostabilen Kippschaltung 45 einen niedrigeren Pegel an und über den Inverter 46 wird dasIf the byte synchronization is lost for more than 100 frame intervals, the output signal decreases the monostable multivibrator 45 to a lower level and via the inverter 46 that

Signal zum Aussenden der Adresse eingeleitet. Dieses Signal kann aus zwei Gründen eingeleitet werden. Entweder sind die Daten nicht empfangen worden oder die empfangenen Daten sind verstümmelt und daher ist eine Bytesynchronisation unmöglich. Wenn Daten empfangen werden, dienen die über die Impulsbegrenzerschaltung 22 empfangenen Daten dazu, den Taktgeber zu betreiben, um die Taktgabe für die örtlich erzeugten Daten zu bewirken. Wenn keine Daten empfangen werden, erzeugt die Prüfschaltung 40, die auch das Vorhandensein von Daten prüft, ein Ausgangssignal, das angibt, daß keine Daten vorhanden sind. Dieses Signal hat zwei Punktionen. Es dient dazu, die Verschiebetaktimpulse für das Schieberegister 25 zu erzeugen und die Daten des Fehlerbiteodierers 39 und des Adressencodierers 41 in das Schieberegister einzugeben. Außerdem wird das erwähnte Ausgangssignal dem Fehlerbitcodierer 39 zugeführt, insbesondere dem Und-Glied 52, um während der Byte-4-Zeit in der Stelle für das erste Bit eine Eins zu erzeugen, was anzeigt, daß der Fehler in fehlenden Daten auf der Eingangsleitung besteht. Wenn verstümmelte Daten empfangen werden, liefert die Prüfschaltung 40, die auch das Vorhandensein von Daten prüft, kein Ausgangssignal, und das erste Bit während der Byte-4-Zeit ist eine Null, was anzeigt, daß die Fehlerquelle verstümmelte Oaten sind.Signal initiated to send the address. This signal can be initiated for two reasons. Either the data has not been received or the data received is garbled and therefore is byte synchronization impossible. When data is received, they are used via the pulse limiter circuit 22 received data to operate the clock to set the clock for the local to effect generated data. If no data is received, the test circuit 40 generates the also checks for the presence of data, an output indicating that there is no data. This signal has two punctures. It is used to supply the shift clock pulses for the shift register 25 generate and the data of the error bit encoder 39 and of the address encoder 41 to the shift register. In addition, the aforementioned output signal the error bit coder 39 is supplied, in particular the AND gate 52, to during the byte 4 time in the Digit to generate a one for the first bit, indicating that the error is in missing data on the Input line exists. If garbled data is received, the test circuit 40 provides the same checks for the presence of data, no output, and the first bit during byte 4 time is one Zero, indicating that the source of the error is garbled data.

Wenn das Signal zum Aussenden der Adresse erzeugt wird, wird der Teil der Steuerschaltung 33 zum Aussenden der Adresse, der dem Anschluß dient, über das Und-Glied 47 durch den Datenprüfimpuls und die Ausgangssignale der Bitstelle 4, 5, 6, 7 und 8 des Bitzählers 28 betätigt Das Signa! zum Aussenden der Adresse wird dem Fehlerbitcodierer 39 zugeführt und veranlaßt, daß die vorher beschriebenen Muster während der Rückstellzeit und der Bytezeiten 3,4 und 5 erzeugt werden. Während der Byte-2-Zeit sendet der Adressencodierer41 die eindeutige Adresse der Gruppe von Datenendgeräten aus, die durch das Ausgangssignal für das Byte 2 des Bytezählers 30 gesteuert wird. Das Und-Glied 36 sorgt dafür, daß die Daten des Fehlerbitcodierers 39 und des Adressencodierers 41 dem Schieberegister 25 unter den vorher angegebenen Bedingungen zugeführt werden. Diese Bedingungen sind das Signal zum Aussenden der Adresse, das Ausgangssignal für das Bit 8 des Bitzählers 28 und das Lasttaktsignal der Taktgeber- und AbleitungsschaltungWhen the signal for sending the address is generated, the part of the control circuit 33 becomes Sending out the address, which is used for the connection, via the AND gate 47 by the data test pulse and the Output signals of bit position 4, 5, 6, 7 and 8 of bit counter 28 activated The Signa! to send out the Address is fed to the error bit encoder 39 and causes the previously described patterns during the reset time and byte times 3, 4 and 5 be generated. During the byte-2 time, the address encoder 41 sends the unique address of the group from data terminals, which is controlled by the output signal for byte 2 of byte counter 30. The AND element 36 ensures that the data from the error bit coder 39 and the address coder 41 can be supplied to the shift register 25 under the aforesaid conditions. These conditions are the signal for sending the address, the output signal for bit 8 of the bit counter 28 and the Load clock signal of the clock and derivation circuit

Sobald Daten empfangen werden, wird die monostabile Kippschaltung 45 durch den Anschlußteil der Steuerschaltung 39 zum Aussenden der Adresse in den instabilen Zustand gebracht. Wenn daher ein Fehler innerhalb der Schleife auftritt, versuchen alle Stationen, die auf den Fehler folgen, ihre Adresse auszusenden, und jede wird durch die vorhergehende Station abgeschaltet, bis die Station, die unmittelbar der Fehlerstelle folgt, die einzige Station bleibt, die ihre Adresse aussendet.As soon as data is received, the monostable multivibrator 45 is through the connector of the The control circuit 39 for sending out the address is brought into the unstable state. Hence if an error occurs within the loop, all stations that follow the error try to send out their address, and each is switched off by the previous station until the station immediately following the fault location remains the only station that broadcasts its address.

;₃ Die Zentralstation überwacht die Leitung und kann von der Adresse, die während der Byte-2-Zeit ausgesendet wird, und der Bedingung des Bits 1 der Byte-4-Zeit den Ort und die Art des aufgetretenen Fehlers feststellen. Der Ort des Fehlers wird durch die Adresse der letzten sendenden Station bestimmt Diese zeigt an, daß der Fehler vor dieser Station auftrat, und die Art des Fehlers wird durch das Bit 1 des Byte 4 angezeigt. Wenn dieses Bit des Bytes den Wert 1 besitzt, zeigt es an, daß keine Daten vorhanden waren und daß der Fehler entweder in der Verbindung zwischen der Station, die ihre Adresse sendet und der vorhergehenden Station auftrat oder daß die vorausgehende Station einen fehlerhaften Sender aufweist Wenn das erste Bit des Byte 4 Null ist, zeigt das an, daß keine Unterbrechung in der Leitung; ₃ The central station monitors the line and can determine the location and type of error that has occurred from the address that is sent out during byte 2 time and the condition of bit 1 of byte 4 time. The location of the error is determined by the address of the last sending station. This indicates that the error occurred before this station, and the type of error is indicated by bit 1 of byte 4. If this bit of the byte has the value 1, it indicates that there was no data and that the error either occurred in the connection between the station sending its address and the previous station, or that the previous station had a faulty transmitter the first bit of byte 4 is zero, this indicates that there is no break in the line

vorhanden ist auf der die vorausgehende Station sendet sondern daß· sie Daten fälschlich verwendet oder fehlerhafte Daten auf die Leitung gibt und daß diese Station entfernt werden muß.is present on which the preceding station sends but that · it uses data incorrectly or erroneous data is on the line and that this station must be removed.

The type of correction depends on the person concerned

System ab. Ein Wartungstechniker kann zu einem bestimmten Ort geschickt werden, wodui ch das Gebiet verkleinert wird, daß überprüft werden muß, um Fehlerbedingungen zu korrigieren oder zu entfernen. Dies kann zu wesentlichen Einsparungen in einer Gruppe von Datenendgeräten führen, die 100 Datenendgeräte umfaßt, die über 300 m lange Kabei miteinander verbunden sind.System off. A maintenance technician can be sent to a specific location, whatever the area is reduced that must be checked to correct or remove error conditions. This can lead to substantial savings in a group of data terminals that is 100 terminals includes, which are connected to each other over 300 m long cables.

In addition 5 sheets of drawings

Claims

Patent claims:

1. Circuit for determining the location and type of error of transmission errors in a communication system for serial and block-wise Transfer of binary encrypted data from a central station and a large number of cascaded Groups of data terminals exist, and in which to form a closed Transmission loop of the input of the first group with the output and the output of the last group is connected to the entrance of the central station, indicated by a in each group of data terminals provided circuit (33; Figure 4) with a monostable Flip-flop (45; Fig.6) and subsequent inverter (46), which causes the failure of the data block synchronization due to missing or garbled received data via a signal indicating Inverter (34; Fig. 4) is supplied and which is longer than the pulse duration in the event of a synchronization failure the monostable multivibrator provides a signal that sends out the group address prepared as an indication of the fault location, further characterized by the presence of data checking circuit (40) which generates a signal in the event of missing data, which once a Clock circuit (24) for generating clock pulses for sending out the group address and on the other hand, an error bit coder (39) is fed, which after sending the group address sends out a data block in which the value of the first bit indicates the type of error (e.g. »!« ^ missing data, "0" = garbled received data).

2. Circuit according to claim 1, characterized in that the presence of data testing circuit (40; Fig. 5) consisting of a monostable multivibrator (42) with a somewhat larger one Pulse duration corresponds to a data block, the input of which is supplied with the data pulses and to which an inverter (43) is connected.