DE19515384C2

DE19515384C2 - Circuit arrangement which reduces the simultaneous transmission access of several devices to a data bus

Info

Publication number: DE19515384C2
Application number: DE1995115384
Authority: DE
Inventors: Wolfgang Dipl Ing Schneider; Franz-Josef Dipl Ing Wuebben
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1995-04-26
Filing date: 1995-04-26
Publication date: 1997-05-15
Anticipated expiration: 2015-04-27
Also published as: DE19515384A1

Description

State of the art

Die vorliegende Erfindung betrifft eine Schaltungsanordnung, welche den gleichzeitigen Sendezugriff mehrerer Geräte auf einen Datenbus reduziert, wobei jedem Gerät ein Prozessor zugeordnet ist, der bei Empfang eines Datentelegramms eines anderen sendenden Gerätes einen Bustreiber für den eigenen Sendezugriff sperrt.The present invention relates to a circuit arrangement, which the simultaneous transmission access of several devices reduced a data bus, with each device having a processor is assigned, which when a data telegram is received other sending device a bus driver for your own Sending access is blocked.

Eine derartige Schaltungsanordnung für einen sogenannten Multimaster-Betrieb ist beispielsweise aus der Broschüre von Phillips Semiconductors, 80C51-Based 8-Bit Microcontrollers, März 1993, Seite 726 bis 733 bekannt. Bei einem Multi master-Betrieb kann jedes der an den Datenbus angeschlosse nen Geräte Informationen an alle anderen Bus-Teilnehmer übertragen. Dabei kann es vorkommen, daß zwei oder mehrere Geräte gleichzeitig Daten aussenden wollen. Bei einem sol chen Mehrfach-Sendezugriff ist eine fehlerfreie Datenüber tragung nicht mehr möglich. Um diese Situation weitgehend zu vermeiden, ist gemäß dem Stand der Technik jeder Bus-Teilnehmer mit einem Prozessor ausgestattet, der den Sendebetrieb seines Gerätes verhindert, sobald er ein von einem anderen Gerät über den Datenbus ausgesendetes Daten telegramm empfängt. Dabei wird die erste anstehende Signal flanke des empfangenen Datentelegramms als externes Interruptsignal für den Prozessor verwendet, damit dieser ein Steuersignal für einen Bustreiber generiert, der den Senderzugriff des Gerätes auf den Datenbus sperrt. Insbeson dere, wenn der Prozessor das den Bustreiber sperrende Steuersignal mit Hilfe einer Softwareprozedur erzeugt, vergeht zwischen der ersten Signalflanke des empfangenen Datentelegramms und dem Sperren des Bustreibers eine relativ lange Zeit (10 µs bis 100 µs). In dieser recht großen Zeit spanne ist immer noch ein Mehrfach-Sendezugriff von Geräten auf den Bus möglich. Je nach Busauslastung steigt durch den Mehrfach-Sendezugriff die Fehlerrate der Datentelegramme. Nur durch zeitaufwendige Verfahren, wie z. B. das Mitsenden von Quittungsprotokollen, können die Fehler korrigiert wer den.Such a circuit arrangement for a so-called Multi-master operation is for example from the brochure from Phillips Semiconductors, 80C51-Based 8-Bit Microcontrollers, March 1993, pages 726 to 733. With a multi Any operation connected to the data bus can master operation devices to all other bus users transfer. It can happen that two or more Devices want to send data at the same time. With a sol Chen multiple send access is an error-free data transfer wearing is no longer possible. To largely overcome this situation avoid, everyone is according to the state of the art Bus participants equipped with a processor that the Transmission operation of his device prevented as soon as one of data sent to another device via the data bus receives telegram. The first pending signal edge of the received data telegram as an external Interrupt signal used for the processor so this generates a control signal for a bus driver that the The device's transmitter access to the data bus is blocked. In particular This is the case if the processor blocks the bus driver Control signal generated using a software procedure, passes between the first signal edge of the received Data telegram and the locking of the bus driver a relative long time (10 µs to 100 µs). In this pretty big time span is still multiple send access from devices possible on the bus. Depending on the bus load increases by Multiple send access the error rate of the data telegrams. Only through time-consuming procedures, such as. B. the transmission of receipt logs, who can correct the errors the.

Aus der DD 2 68 792 A1 ist ein Buszugriffsverfahren bekannt, welches den gleichzeitigen Zugriff mehrerer Stationen auf einen Bus vermeiden soll. Es gibt eine Überwachungsschaltung, die den Zugriff auf den Bus für ein eigenes Sendesignal sperrt, während andere Signale über den Bus übertragen werden. Durch Vergleich zwischen dem eigenen auszusendenden Signal mit den gerade über den Bus übertragenen Signalen wird der Bus als belegt erkannt und der eigene Übertragungsversuch für die Dauer einer zufällig gewählten Wartezeit ausgesetzt. Dadurch wird möglicherweise nicht unmittelbar nach Beendigung einer Signalübertragung einer anderen Station die Gelegenheit für einen eigenen Buszugriff wahrgenommen. Die zufällig gewählte Wartezeit für einen erneuten Buszugriff führt also unter Umständen zu einer nicht sehr effizienten Busbelegung.A bus access method is known from DD 2 68 792 A1, which the simultaneous access of several stations should avoid a bus. There is a Monitoring circuit that gives access to the bus for a own transmission signal blocks, while other signals over the Bus can be transferred. By comparing your own signal to be sent with the just over the bus transmitted signals, the bus is recognized as occupied and the own transmission attempt for the duration of a random suspended waiting period. This may result in not immediately after signal transmission has ended another station the opportunity for its own Bus access perceived. The randomly chosen waiting time for under certain circumstances, a new bus access leads to a not very efficient bus allocation.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schal tungsanordnung der eingangs genannten Art anzugeben, welche die Möglichkeit von Mehrfach-Sendezugriffen auf einen Daten bus weitgehend ausschließt und dabei für eine möglichst effiziente Busbelegung sorgt. Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung gehen aus den Unteransprüchen hervor.The invention is therefore based on the object of a scarf arrangement of the type mentioned at the beginning indicate which the possibility of multiple send access to a data largely excludes bus and thereby for one if possible ensures efficient bus occupancy. According to the invention Object achieved by the features of claim 1. Advantageous developments of the invention can be seen in the Sub-claims emerge.

Advantages of the invention

Nach der Erfindung wird mittels einer wenig aufwendigen Logikschaltung bei Erscheinen einer Signalflanke eines über den Datenbus übertragenen Datentelegramms nach einer sehr kurzen Verzögerungszeit (ca. 30 ns) der Bustreiber zum Sperren veranlaßt, so daß das eigene Gerät keine Daten aus senden kann. Gleichzeitig signalisiert die Logikschaltung dem Prozessor, ein Steuersignal bereitzustellen, welches den Bustreiber solange sperrt, wie Daten von anderen sendenden Geräten empfangen werden. Die Verarbeitungszeit des Prozes sors für die Ausgabe eines Steuersignals ist damit völlig unkritisch geworden. Da aufgrund der Erfindung Mehr fach-Sendezugriffe auf den Datenbus bis auf sehr seltene Fälle ausgeschlossen werden, erübrigen sich aufwendige Fehlerkorrekturverfahren.According to the invention is by means of a less expensive Logic circuit when a signal edge appears the data telegram transmitted after a very short delay time (approx. 30 ns) for the bus driver Locks caused, so that the own device no data can send. At the same time, the logic circuit signals the processor to provide a control signal which the Blocks bus drivers as long as data from other senders Devices are received. The processing time of the process Sors for the output of a control signal is therefore complete become uncritical. Because of the invention more Multiple send access to the data bus except for very rare ones Cases are excluded, there is no need for complex Error correction procedure.

Description of an embodiment

Anhand eines in der Zeichnung dargestellten Ausführungsbei spiels wird nachfolgend die Erfindung näher erläutert. Es zeigen: Fig. 1 ein Blockschaltbild eines an einen Datenbus angeschlossenen Gerätes und Fig. 2 Signaldiagramme zu die sem Blockschaltbild.Based on a game Ausführungsbei shown in the drawing, the invention is explained in more detail below. In the drawings: Figure 1 is a block diagram of a data bus connected to a device, and Figure 2 shows signal diagrams for the block diagram sem...

In der Fig. 1 ist ein Ausschnitt aus einem Datenbus DB mit einem daran angeschlossenen Teilnehmer, einem Daten empfan genden oder sendenden Gerät GR. Alle an den Datenbus DB an geschlossenen Geräte sind, wie an dem in Fig. 1 bei spiel haft dargestellten Gerät gezeigt, mit einem Prozessor PZ ausgestattet, und es ist ihnen ein Bustreiber BT und eine Logikschaltung LS zugeordnet. Das Gerät GR weist einen Ein gang für empfangene Datentelegramme RX, die von einem ande ren an den Datenbus angeschlossenen Geräte ausgesendet wor den sind, und einen Ausgang für selbst ausgesendete Datente legramme TX auf. Der Bustreiber BT dient dazu, die Ausgabe von ausgesendeten Datentelegrammen TX zu sperren, solange noch Datentelegramme RX von einem anderen Gerät empfangen werden, oder die ausgesendeten Datentelegramme TX auf den Datenbus DB durchzuschalten, wenn gerade kein anderes- Gerät sendet. Der Prozessor PZ erzeugt ein Steuersignal EN, das den Bustreiber BT je nach Situation entweder sperrt oder freischaltet. Die Information darüber, ob der Prozessor ein Steuersignal EN zum Sperren oder zum Freischalten des Bus treibers BT generieren soll, erhält der Prozessor PZ von der Logikschaltung LS. Der Logikschaltung LS werden sowohl die empfangenen Datentelegramme RX als auch die vom Gerät selbst auszusendenden Datentelegramme TX zugeführt. Ein Ausgangs signal IN der Logikschaltung LS informiert den Prozessor PZ darüber, ob er ein sperrendes Steuersignal EN erzeugen soll, und das Ausgangssignal TXO signalisiert, daß der Bustreiber für das eigene Aussenden von Datentelegrammen TX freige schaltet werden kann. Die Logikschaltung LS gibt außerdem unmittelbar nach Empfang einer ersten Signalflanke eines empfangenen Datentelegramms RX ein Steuersignal für den Bus treiber BT ab, um ihn zu sperren. Dieses Steuersignal liegt nach einer sehr kurzen Verzögerungszeit (ca. 20 ns) nach Erscheinen der ersten Signalflanke am Empfangseingang des Gerätes GR an. Zur gleichen Zeit wird dem Prozessor PZ über ein Ausgangssignal IN der Logikschaltung LS signalisiert, daß er sein Steuersignal EN generieren kann, das den Bus treiber BT für die gesamte Dauer des gesendeten Datentele gramms RX sperrt. Da also die Logikschaltung LS eine sofor tige anfängliche Sperrung des Bustreibers BT bewirkt, hat der Prozessor genügend Zeit, z. B. über eine Software, das Steuersignal EN bereitzustellen.In Fig. 1 is a section of a data bus DB with a connected subscriber, a data receiving or sending device GR. All of the devices connected to the data bus DB are, as shown on the device shown in FIG. 1 for example, equipped with a processor PZ, and a bus driver BT and a logic circuit LS are assigned to them. The device GR has an input for received data telegrams RX, which have been sent by another device connected to the data bus, and an output for self-sent data telegrams TX. The bus driver BT is used to block the output of transmitted data telegrams TX as long as data telegrams RX are still being received by another device, or to connect the transmitted data telegrams TX to the data bus DB when no other device is transmitting. The processor PZ generates a control signal EN which, depending on the situation, either blocks or enables the bus driver BT. The processor PZ receives the information about whether the processor should generate a control signal EN for blocking or for enabling the bus driver BT from the logic circuit LS. The logic circuit LS is supplied with both the received data telegrams RX and the data telegrams TX to be sent out by the device itself. An output signal IN of the logic circuit LS informs the processor PZ whether it should generate a blocking control signal EN, and the output signal TXO signals that the bus driver can be enabled for its own transmission of data telegrams TX. The logic circuit LS also outputs a control signal for the bus driver BT immediately after receiving a first signal edge of a received data telegram RX in order to block it. This control signal is present after a very short delay (approx. 20 ns) after the first signal edge appears at the receive input of the GR device. At the same time, the processor PZ is signaled via an output signal IN to the logic circuit LS that it can generate its control signal EN, which blocks the bus driver BT for the entire duration of the transmitted data telegram RX. So since the logic circuit LS causes an immediate blocking of the bus driver BT, the processor has enough time, e.g. B. via software to provide the control signal EN.

Die Logikschaltung LS besteht im wesentlichen aus einer Flip-Flop-Schaltung FF mit zwei Eingängen und drei Ausgän gen. An einem Eingang der Flip-Flop-Schaltung FF liegen die empfangenen Datentelegramme RX und an dem anderen Eingang die von dem Gerät GR selbst gesendeten Datentelegramme TX an. Der Eingang für die empfangenen Datentelegramme RX ist mit einem Verzögerungsglied T1 beschaltet, welches das den Bustreiber BT sperrende Ausgangssignal des Flip-Flop FF solange im sperrenden Zustand hält, wie der Prozessor PZ an Zeit benötigt, um sein Steuersignal EN zu bilden. In dem dargestellten Ausführungsbeispiel sind das Ausgangssignal des Flip-Flops für den Bustreiber BT und das Steuersignal EN des Prozessors PZ gemeinsam auf ein NOR-Gatter geführt, dessen Ausgangssignal letztendlich den Bustreiber BT steuert.The logic circuit LS consists essentially of a Flip-flop circuit FF with two inputs and three outputs gen. At an input of the flip-flop circuit FF are received data telegrams RX and at the other input the data telegrams TX sent by the device GR itself on. The input for the received data telegrams is RX connected with a delay element T1, which the Bus driver BT blocking output signal of the flip-flop FF as long as in the blocking state, as the processor PZ stops Time needed to form its control signal EN. By doing illustrated embodiment are the output signal of the flip-flop for the bus driver BT and the control signal EN of the processor PZ led together to a NOR gate, whose output signal ultimately the bus driver BT controls.

Auf die schaltungstechnische Realisierung der Logikschaltung LS im dargestellten Ausführungsbeispiel wird hier nicht detailliert eingegangen, weil sie sich aus der nachfolgenden Beschreibung der in Fig. 2 dargestellten Signaldiagramme von selbst erklärt. Außerdem gibt es eine Vielzahl anderer einfach aufgebauter Gatterschaltungen, welche dieselbe Funktion erfüllen.The circuitry implementation of the logic circuit LS in the exemplary embodiment shown is not dealt with in detail here because it is self-explanatory from the following description of the signal diagrams shown in FIG. 2. There are also a variety of other simple gate circuits that perform the same function.

In der Fig. 2 sind im oberen Teil die Ein- und Ausgangssi gnale des Gerätes GR für einen ersten Fall - ein empfangenes Datentelegramm RX erscheint vor einem zu sendenden Datente legramm TX - und im unteren Teil die Ein- und Ausgangssigna le für einen zweiten Fall - ein auszusendendes Datentele gramm TX erscheint vor einem empfangenen Datentelegramm RX - dargestellt.In FIG. 2, the input and Ausgangssi are in the upper part gnale the unit GR for a first case - a received data telegram RX appears before a to be transmitted Datente telegram TX - and in the lower part of the input and Ausgangssigna le for a second case, - A data telegram TX to be sent appears before a received data telegram RX - shown.

Im Fall 1 wird angenommen, daß über den Datenbus DB ein von einem anderen Gerät ausgesendetes Datentelegramm RX, das aus mehreren in Fig. 2 angedeuteten Bytes besteht, mit seiner ersten Signalflanke vom Gerät GR empfangen wird, bevor das Gerät selbst ein erstes Byte eines auszusendenden Datentele gramms TX abgibt. Mit der ersten Signalflanke des ersten empfangenen Bytes RX stellt die Logikschaltung RS nach einer sehr kurzen Verzögerungszeit (ca. 20 ns) ein Ausgangssignal IN und ebenso ein den Bustreiber BT sperrendes Signal be reit. Wie bereits oben beschrieben, initiiert das Ausgangs signal IN in dem Prozessor PZ die Ausgabe eines den Bustrei ber BT sperrenden Steuersignals EN. Das Ausgangssignal IN der Logikschaltung ES steht nach der ersten Signalflanke eines Bytes jeweils für eine Zeit t1 an, welche so bemessen ist, daß der Prozessor PZ sein Steuersignal EN in den Sperr-Zustand setzen kann. Die Zeit t1, in der das Signal IN aufrechterhalten wird, gibt das Verzögerungsglied T1 in der Logikschaltung LS vor. Das Gerät GR versucht ständig sein Datentelegramm TX auszusenden, es kann aber nicht auf den Datenbus DB gelangen, weil der Bustreiber BT solange gesperrt ist, wie weitere Bytes eines von einem anderen Gerät ausgesendeten Datentelegramms RX empfangen werden. Das Steuersignal EN des Prozessors PZ behält für die gesamte definierte Länge des empfangenen Datentelegramms RX den sperrenden Zustand aufrecht.In case 1, it is assumed that a data telegram RX sent by another device, which consists of several bytes indicated in FIG. 2, is received via the data bus DB with its first signal edge by the device GR before the device itself sends out a first byte of one Data telegram TX delivers. With the first signal edge of the first received byte RX, the logic circuit RS provides an output signal IN and a signal blocking the bus driver BT after a very short delay time (approx. 20 ns). As already described above, the output signal IN initiates in the processor PZ the output of a control signal EN blocking the bus driver BT. The output signal IN of the logic circuit ES is present after the first signal edge of a byte for a time t1, which is dimensioned such that the processor PZ can set its control signal EN into the blocking state. The time t1 in which the signal IN is maintained is specified by the delay element T1 in the logic circuit LS. The device GR constantly tries to send out its data telegram TX, but it cannot reach the data bus DB because the bus driver BT is blocked as long as further bytes of a data telegram RX sent by another device are received. The control signal EN of the processor PZ maintains the blocking state for the entire defined length of the received data telegram RX.

Entsteht nun nach einem empfangenen Datentelegramm eine zeitliche Lücke, in die ein von dem Gerät GR selbst ausge sendetes Byte TX fällt, so kann die Logikschaltung LS das Ausgangssignal IN in den Sperr-Zustand versetzen. Dagegen wird das Ausgangssignal TXO gesetzt, welches dem Prozessor PZ signalisiert, daß der Bustreiber BT für das Senden des eigenen Datentelegramms TX freigeschaltet werden kann. Falls mit dem Senden schon vorher vergeblich begonnen wurde, muß das Datentelegramm wiederholt werden. Das nach Beendi gung des empfangenen Datentelegramms in den Freischal te-Zustand gefallene Steuersignal EN bleibt solange in die sem Zustand, wie das Signal TXO gesetzt ist. Sollen bei spielsweise zwei Telegrammblöcke TX unmittelbar (zeitlicher Versatz von z. B. 950 µs) hintereinander ausgesendet werden, so sorgt ein Verzögerungsglied T2 in der Logikschaltung LS dafür, daß das Signal TXO für diese Verzögerungszeit t2 ge setzt bleibt. Nach dem Senden des letzten Bytes TX geht das Steuersignal EN wieder in den Sperr-Zustand über.Now arises after a received data telegram temporal gap into which the device GR itself sent byte TX falls, the logic circuit LS can Set output signal IN to the blocking state. On the other hand the output signal TXO is set, which the processor PZ signals that the bus driver BT for sending the own data telegram TX can be activated. If sending has already started unsuccessfully, the data telegram must be repeated. That after completion delivery of the received data telegram to the unlock Control state EN which has fallen into the te state remains in the state of how the signal TXO is set. Should at for example, two telegram blocks TX immediately (more temporally Offset of z. B. 950 µs) are transmitted in succession, so a delay element T2 in the logic circuit LS provides for the signal TXO ge for this delay time t2 sets remains. After sending the last byte TX this is possible Control signal EN again in the locked state.

Die Logikschaltung LS kann Bestandteil eines ASIC-Bausteins oder im Prozessor, oder im Bustreiber integriert sein oder mit diskreten Standardbausteinen realisiert sein.The logic circuit LS can be part of an ASIC module or be integrated in the processor or in the bus driver or be realized with discrete standard modules.

Claims

1. Circuit arrangement which reduces the simultaneous transmission access of several devices to a data bus, with each device being assigned a processor which, when a data telegram from another transmitting device is received, blocks a bus driver for its own transmission access, characterized in that each device (GR) A logic circuit (LS) is assigned, which generates a pulse with the first received signal edge of the data telegram (RX) sent by another device, which on the one hand blocks the bus driver (BT) and on the other hand signals the processor (PZ) (IN) to provide a control signal (EN) to the bus driver (BT) for the entire duration of the transmitted data telegram (RX), and that the logic circuit (LS) emits a transmit enable signal (TXO) to the processor (PZ) when a transmit signal edge (TX ) of the own device (GR) appears before a received signal edge of a data telegram (RX) sent by another device, see above that the processor (PZ) emits a control signal (EN) which enables the bus driver (BT) for the entire duration of the data telegram (TX) to be sent itself.

2. Circuit arrangement according to claim 1, characterized net that a first input of a flip-flop circuit (FF) the receive data telegrams (RX) and a second input the send data telegrams (TX) are supplied that the Flip-flop circuit (FF) generates three output signals from which the first output signal when a receive signal edge at the first input, the bus driver (BT) locks until the processor (PZ) its control signal For the blocking of the bus driver (BT), the second Output signal (IN) the processor (PZ) the presence of a Received signal edge signals and the third output signal the transmit enable signal (TXO) for the processor (PZ) represents.

3. Circuit arrangement according to claim 2, characterized net that the first input of the flip-flop circuit (FF) Delay element (T1) is connected upstream, which causes that after the appearance of a receive signal edge on the bus driver (BT) blocking pulse lasts until the Pro processor (PZ) its control signal (EN) for blocking the bus driver (BT).

4. Circuit arrangement according to claim 2, characterized in net that the second input of the flip-flop circuit (FF) a delay element (T2) is connected upstream, which be has the effect that the transmission enable signal (TXO) also during the Time between two consecutive data to be sent telegrams (TX) is maintained.