GEBIETTERRITORY
Die vorliegende Erfindung bezieht sich auf eine elektrische Schaltung zur Unterbrechung einer Stromversorgung eines Stromventils, insbesondere eines Stromrichters zur Bestromung eines Elektromotors.The present invention relates to an electrical circuit for interrupting a power supply of a flow control valve, in particular a power converter for energizing an electric motor.
HINTERGRUNDBACKGROUND
Aus dem Stand der Technik sind elektrische Schaltungen zur Unterbrechung einer Stromversorgung eines Stromrichters bekannt.From the prior art electrical circuits for interrupting a power supply of a power converter are known.
Bspw. offenbart die DE 10 307 999 A1 eine Antriebssteuereinrichtung für einen selbstgeführten Stromrichter. Die Antriebssteuereinrichtung umfasst zwei Ansteuerschaltungen, wobei jede Ansteuerschaltung mittels zweier elektrisch parallel geschalteter Schalter mit einer Stromversorgung verbunden ist. Die parallel geschalteten Schalter sind mittels zweier Dioden voneinander entkoppelt, wobei zwischen Schalter und Diode jeweils eine Diagnoseleitung angeschlossen ist, über die ein Schalten des Schalters überprüft werden kann. Durch ein wechselseitiges Schalten der Schalter kann die Überprüfung der Schalter ohne Unterbrechung der Stromversorgung durchgeführt werden.For example. reveals that DE 10 307 999 A1 a drive control device for a self-commutated power converter. The drive control device comprises two drive circuits, each drive circuit being connected to a power supply by means of two switches connected electrically in parallel. The parallel-connected switches are decoupled from each other by means of two diodes, wherein between each switch and diode a diagnostic line is connected, via which a switching of the switch can be checked. By alternately switching the switches, the check of the switches can be performed without interrupting the power supply.
Ferner offenbart die DE 10 2004 058 540 A1 eine Vorrichtung zur Spannungsüberwachung mit zwei parallel geschalteten Zweigen. Jeder Zweig weist zwei seriell geschaltete Schalter auf, die in einer Stromrichtung durch eine Diode elektrisch entkoppelt sind. Pro Zweig ist die Schaltbarkeit jeweils eines Schalters mittels einer zwischen dem Schalter und der Diode angeschlossenen Statusleitung überprüfbar.Further, the DE 10 2004 058 540 A1 a device for voltage monitoring with two branches connected in parallel. Each branch has two series-connected switches, which are electrically decoupled in a current direction by a diode. For each branch, the switchability of a respective switch can be checked by means of a status line connected between the switch and the diode.
Es ist die Aufgabe der vorliegenden Erfindung, eine verbesserte elektrische Schaltung zur Stromversorgung eines Stromrichters und insbesondere zur Steuerung eines Elektromotors bereitzustellen.It is the object of the present invention to provide an improved electrical circuit for powering a power converter and in particular for controlling an electric motor.
ZUSAMMENFASSUNGSUMMARY
Diese Aufgabe wird durch eine erfindungsgemäße elektrische Schaltung gelöst. Die erfindungsgemäße elektrische Schaltung umfasst einen Ausgang, eingerichtet zur Verbindung mit steuerbaren Stromventilen, insbesondere zur Bestromung eines Elektromotors, einen Eingang, eingerichtet zur Verbindung mit einem Versorgungspotenzial, eine Schaltvorrichtung und eine Steuerlogik. Die Schaltvorrichtung weist einen ersten Leitungszweig mit einer Reihenschaltung eines ersten Halbleiterschalters und eines zweiten Halbleiterschalters, wobei der erste Halbleiterschalter am Eingang angeschlossen ist und der zweite Halbleiterschalter am Ausgang angeschlossen ist und einen zweiten Leitungszweig mit einer Reihenschaltung eines dritten Halbleiterschalters und eines vierten Halbleiterschalters, wobei der dritte Halbleiterschalter am Eingang angeschlossen ist und der vierte Halbleiterschalter am Ausgang angeschlossen ist, auf.This object is achieved by an electrical circuit according to the invention. The electrical circuit according to the invention comprises an output, designed for connection to controllable current valves, in particular for energizing an electric motor, an input, set up for connection to a supply potential, a switching device and a control logic. The switching device has a first line branch with a series connection of a first semiconductor switch and a second semiconductor switch, wherein the first semiconductor switch is connected to the input and the second semiconductor switch is connected to the output and a second line branch with a series connection of a third semiconductor switch and a fourth semiconductor switch, wherein the third semiconductor switch is connected to the input and the fourth semiconductor switch is connected to the output.
Ein erster Steuereingang des ersten Halbleiterschalters ist an einem ersten Steuerausgang der Steuerlogik, ein zweiter Steuereingang des zweiten Halbleiterschalters ist an einem zweiten Steuerausgang der Steuerlogik, ein dritter Steuereingang des dritten Halbleiterschalters ist an einem dritten Steuerausgang der Steuerlogik und ein vierter Steuereingang des vierten Halbleiterschalters ist an einem vierten Steuerausgang der Steuerlogik angeschlossen. Eine erste Rückleseleitung ist an einer Verbindung zwischen dem ersten Halbleiterschalter und dem zweiten Halbleiterschalter, und einem ersten Rückleseeingang der Steuerlogik angeschlossen und eine zweite Rückleseleitung ist an einer Verbindung zwischen dem dritten Halbleiterschalter und dem vierten Halbleiterschalter, und einem zweiten Rückleseeingang der Steuerlogik angeschlossen.A first control input of the first semiconductor switch is connected to a first control output of the control logic, a second control input of the second semiconductor switch is connected to a second control output of the control logic, a third control input of the third semiconductor switch is connected to a third control output of the control logic and a fourth control input of the fourth semiconductor switch is on connected to a fourth control output of the control logic. A first readback line is connected at a connection between the first semiconductor switch and the second semiconductor switch, and a first readback input of the control logic and a second readback line is connected at a connection between the third semiconductor switch and the fourth semiconductor switch, and a second readback input of the control logic.
Die Steuerlogik ist dazu eingerichtet, den ersten, zweiten, dritten und vierten Steuereingang mit zumindest einem eine Vielzahl an unterschiedlichen Testzuständen der Halbleiterschalter erzeugenden Pulsmuster anzusteuern und über die erste und zweite Rückleseleitung empfangene Signale einzulesen und auszuwerten.The control logic is set up to control the first, second, third and fourth control inputs with at least one pulse pattern generating a plurality of different test states of the semiconductor switches and to read in and evaluate signals received via the first and second readback lines.
Unter dem Begriff „Testzustand” wird dabei im Sinne der vorliegenden Erfindung insbesondere ein durch einen Beginn und ein Ende definierter Zustand verstanden, während dessen die Halbleiterschalter kontinuierlich mit einem Signal zum Öffnen oder zum Schließen angesteuert werden. Soweit die Halbleiterschalter fehlerfrei arbeiten, befinden sich die Halbleiterschalter in einem Testzustand somit kontinuierlich in einem dementsprechenden Zustand. Dabei sind die Begriffe „offen” und „geschlossen” in Bezug auf die Halbleiterschalter so zu verstehen, dass ein offener Halbleiterschalter keinen Strom leitet (d. h. ausgeschaltet ist) und ein geschlossener Halbleiterschalter Strom leitet (d. h. eingeschaltet ist). Ferner ist unter dem Begriff „Pulsmuster” insbesondere eine vordefinierte Abfolge von Signalen zum Öffnen und zum Schließen der Halbleiterschalter zu verstehen, die eine bestimmte Abfolge von Testzuständen erzeugt.In the context of the present invention, the term "test condition" is understood to mean in particular a state defined by a start and an end, during which the semiconductor switches are continuously driven with a signal for opening or closing. As far as the semiconductor switches work without errors, the semiconductor switches are thus in a test state continuously in a corresponding state. The terms "open" and "closed" with respect to the semiconductor switches are to be understood as meaning that an open semiconductor switch does not conduct current (i.e., is off) and a closed semiconductor switch conducts current (i.e., is on). Furthermore, the term "pulse pattern" should be understood to mean in particular a predefined sequence of signals for opening and closing the semiconductor switches, which generates a specific sequence of test states.
Vorzugsweise ist die Steuerlogik dazu eingerichtet, eine Schaltfunktionalität des ersten und des zweiten Halbleiterschalters unter Berücksichtigung der über die erste Rückleseleitung empfangenen Signale zu überprüfen und/oder eine Schaltfunktionalität des dritten und des vierten Halbleiterschalters unter Berücksichtigung der über die zweite Rückleseleitung empfangenen Signale zu überprüfen.The control logic is preferably set up to check a switching functionality of the first and the second semiconductor switch in consideration of the signals received via the first readback line and / or one Check switching functionality of the third and fourth semiconductor switch, taking into account the signals received via the second readback line.
Vorzugsweise umfasst das zumindest eine Pulsmuster ein erstes Pulsmuster und ein zweites Pulsmuster und das erste Pulsmuster ist anders, als das zweite Pulsmuster.Preferably, the at least one pulse pattern comprises a first pulse pattern and a second pulse pattern and the first pulse pattern is different than the second pulse pattern.
Vorzugsweise ist die Steuerlogik dazu eingerichtet, den ersten, den zweiten, den dritten und den vierten Steuereingang während einer Bestromung des Ausgangs mit dem ersten Pulsmuster und in Bestromungspausen mit dem zweiten Pulsmuster anzusteuern.Preferably, the control logic is adapted to control the first, the second, the third and the fourth control input during energization of the output with the first pulse pattern and in energization pauses with the second pulse pattern.
Vorzugsweise werden der erste Halbleiterschalter und der zweite Halbleiterschalter durch das zumindest eine Pulsmuster gesteuert, in einem ersten Testzustand offen zu sein.Preferably, the first semiconductor switch and the second semiconductor switch are controlled by the at least one pulse pattern to be open in a first test state.
Vorzugsweise wird der erste Halbleiterschalter durch das zumindest eine Pulsmuster gesteuert in einem zweiten Testzustand offen und in einem dritten Testzustand geschlossen zu sein und der zweite Halbleiterschalter durch das zumindest eine Pulsmuster gesteuert, in dem zweiten Testzustand geschlossen und in dem dritten Testzustand offen zu sein.Preferably, the first semiconductor switch is controlled by the at least one pulse pattern open in a second test state and closed in a third test state and the second semiconductor switch controlled by the at least one pulse pattern, closed in the second test state and open in the third test state.
Vorzugsweise werden der erste Halbleiterschalter und der zweite Halbleiterschalter durch das zumindest eine Pulsmuster gesteuert, in einem vierten Testzustand geschlossen zu sein.Preferably, the first semiconductor switch and the second semiconductor switch are controlled by the at least one pulse pattern to be closed in a fourth test state.
Vorzugsweise werden der dritte Halbleiterschalter und der vierte Halbleiterschalter durch das zweite Pulsmuster gesteuert, in den Testzuständen geschlossen zu sein und die Steuerlogik ist dazu eingerichtet, zu überprüfen, ob sich der Spannungspegel am ersten Rückleseeingang bei einem Übergang zwischen dem ersten Testzustand und dem zweiten Testzustand, oder bei einem Übergang zwischen dem ersten Testzustand und dem dritten Testzustand, oder bei einem Übergang zwischen dem ersten Testzustand und dem vierten Testzustand ändert und, wenn sich der Spannungspegel am ersten Rückleseeingang nicht ändert, ein Fehlersignal auszugeben.Preferably, the third semiconductor switch and the fourth semiconductor switch are controlled by the second pulse pattern to be closed in the test states and the control logic is adapted to check whether the voltage level at the first readback input is at a transition between the first test state and the second test state, or at a transition between the first test state and the third test state, or at a transition between the first test state and the fourth test state, and when the voltage level at the first read back input does not change, output an error signal.
Unter dem Begriff „Fehlersignal” ist dabei jegliches Signal zu verstehen, das dazu geeignet ist, einen erkannten Fehlerfall anzuzeigen, bspw. indem ein Spannungspegel einer an der Steuerlogik angeschlossenen Fehlersignalleitung auf einen vorbestimmten Wert gesetzt wird oder über die Fehlersignalleitung ein vorbestimmtes Signal übertragen wird. Ferner ist der Begriff „Übergang” als bidirektionaler Übergang zu verstehen, wobei ein Übergang zwischen zwei Testzuständen sowohl das unmittelbar aufeinander Folgen der Testzustände als auch das mittelbare aufeinander Folgen der Testzustände, d. h. mit dazwischenliegenden Testzuständen umfassen soll.The term "error signal" is to be understood as meaning any signal which is suitable for indicating a detected error case, for example by setting a voltage level of an error signal line connected to the control logic to a predetermined value or transmitting a predetermined signal via the error signal line. Furthermore, the term "transition" is to be understood as a bidirectional transition, wherein a transition between two test states both the immediate succession of the test states and the indirect sequential following of the test states, d. H. with intermediate test states.
Vorzugsweise signalisiert das Fehlersignal, dass sich der erste Halbleiterschalter oder der zweite Halbleiterschalter nicht öffnen oder nicht schließen lässt.The error signal preferably signals that the first semiconductor switch or the second semiconductor switch does not open or can not be closed.
Bspw. können, je nachdem bei welchem der Übergänge sich der Spannungspegel am ersten Rückleseeingang nicht ändert, unterschiedliche Fehlerfälle erkannt werden (der erste Halbleiterschalter oder der zweite Halbleiterschalter lässt sich nicht öffnen, der erste Halbleiterschalter lässt sich nicht schließen, der zweite Halbleiterschalter lässt sich nicht schließen, etc.), und mittels verschiedener Fehlersignalleitungen oder Fehlersignale angezeigt werden.For example. Depending on which of the transitions the voltage level at the first readback input does not change, different error cases can be detected (the first semiconductor switch or the second semiconductor switch can not be opened, the first semiconductor switch can not be closed, the second semiconductor switch can not be closed, etc.), and displayed by means of various error signal lines or error signals.
Vorzugsweise umfasst die Schaltung ferner eine dritte Rückleseleitung, die an dem Ausgang und einem dritten Rückleseeingang der Steuerlogik angeschlossen ist, wobei der dritte Halbleiterschalter und der vierte Halbleiterschalter durch das erste Pulsmuster gesteuert werden, in den Testzuständen offen zu sein und die Steuerlogik dazu eingerichtet ist, die Schaltfunktionalität des ersten und des zweiten Halbleiterschalters unter Berücksichtigung der über die dritte Rückleseleitung empfangenen Signale zu überprüfen.Preferably, the circuit further comprises a third readback line connected to the output and a third readback input of the control logic, wherein the third semiconductor switch and the fourth semiconductor switch are controlled by the first pulse pattern to be open in the test states and the control logic is adapted to to check the switching functionality of the first and the second semiconductor switch, taking into account the signals received via the third read-back line.
Durch den offenen dritten Halbleiterschalter und den offenen vierten Halbleiterschalter ist die dritte Rückleseleitung nur bei geschlossenem ersten und zweiten Halbleiterschalter auf Eingangspotenzial, so dass ein Öffnen des ersten oder zweiten Halbleiterschalters eine Änderung des Potenzial am dritten Rückleseeingang hervorruft.Due to the open third semiconductor switch and the open fourth semiconductor switch, the third readback line is only at input potential when the first and second semiconductor switches are closed, so that opening the first or second semiconductor switch causes a change in the potential at the third readback input.
Vorzugsweise ist die Steuerlogik dazu eingerichtet, zu überprüfen, ob sich der Spannungspegel am dritten Rückleseeingang bei einem Übergang zwischen dem ersten Testzustand und dem vierten Testzustand oder bei einem Übergang zwischen dem zweiten Testzustand und dem vierten Testzustand oder bei einem Übergang zwischen dem dritten Testzustand und dem vierten Testzustand ändert und, wenn sich der Spannungspegel am dritten Rückleseeingang nicht ändert, ein Fehlersignal auszugeben.Preferably, the control logic is arranged to check whether the voltage level at the third readback input at a transition between the first test state and the fourth test state or at a transition between the second test state and the fourth test state or at a transition between the third test state and the fourth test state changes and, if the voltage level at the third read-back input does not change, output an error signal.
Bspw. können, je nachdem bei welchem der Übergänge sich der Spannungspegel am dritten Rückleseeingang nicht ändert, unterschiedliche Fehlerfälle erkannt werden (der erste Halbleiterschalter lässt sich nicht öffnen, der zweite Halbleiterschalter lässt sich nicht öffnen, der erste Halbleiterschalter oder der zweite Halbleiterschalter lässt sich nicht schließen, etc.), und mittels verschiedener Fehlersignalleitungen oder Fehlersignalpulsmuster angezeigt werden.For example. Depending on which of the transitions, the voltage level at the third readback input does not change, different error cases can be detected (the first semiconductor switch can not open, the second semiconductor switch can not open, the first semiconductor switch or the second semiconductor switch can not be Close, etc.), and displayed by means of various error signal lines or error signal pulse patterns.
Vorzugsweise signalisiert das Fehlersignal, dass sich der erste Halbleiterschalter und/oder der zweite Halbleiterschalter nicht öffnen lässt.The error signal preferably signals that the first semiconductor switch and / or the second semiconductor switch can not be opened.
Bspw. lässt eine trotz „Öffnen” des ersten und zweiten Halbleiterschalters auf Eingangspotenzial liegende dritte Rückleseleitung auf ein nicht-Funktionieren des ersten und zweiten Halbleiterschalters schließen.For example. causes a third read-back line, despite opening of the first and second semiconductor switches to input potential, to be closed due to non-functioning of the first and second semiconductor switches.
Vorzugsweise schließen der dritte Testzustand und der erste Testzustand sowie der vierte Testzustand und der zweite Testzustand aneinander an.Preferably, the third test state and the first test state, and the fourth test state and the second test state are contiguous.
In diesem Zusammenhang wird nochmals darauf hingewiesen, dass auch sich nicht unmittelbar aneinander anschließende Testphasen zur Erkennung eines Fehlerfalls herangezogen werden können, bspw. indem das Potenzial der entsprechenden Rückleseleitung in den relevanten Testzuständen verglichen werden und daraus auf Potenzialänderungen geschlossen werden kann, die erfolgt wären, wenn sich die Testzustände unmittelbar aneinander angeschlossen hätten.In this context, it is once again pointed out that test phases which are not immediately adjacent to one another can also be used to detect an error case, for example by comparing the potential of the corresponding readback line in the relevant test states and from this it is possible to deduce potential changes which would have occurred. if the test conditions had connected directly to each other.
Vorzugsweise ist die Schaltung in einem System umfasst, welches einen Stromrichter aufweist, wobei der Stromrichter an dem Ausgang angeschlossen ist. Ferner kann das System eine weitere (identische) Schaltung umfassen, an deren Ausgang ebenfalls der Stromrichter angeschlossen ist.Preferably, the circuit is included in a system having a power converter, the power converter being connected to the output. Furthermore, the system may comprise a further (identical) circuit, at the output of which the power converter is also connected.
Der Stromrichter wird dadurch mit einer redundant aufgebauten und während des Betriebs überprüfbaren Abschaltschaltung versehen.The converter is thereby provided with a redundant constructed and verifiable during operation shutdown.
KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS
Die Erfindung wird nachfolgend in der detaillierten Beschreibung anhand von Ausführungsbeispielen erläutert, wobei auf Zeichnungen Bezug genommen wird, in denen:The invention will be explained in more detail in the detailed description on the basis of exemplary embodiments, reference being made to drawings in which:
1 ein Blockschaltbild einer bevorzugten Ausführungsform der erfindungsgemäßen elektrischen Schaltung; 1 a block diagram of a preferred embodiment of the electrical circuit according to the invention;
2 ein Phasendiagramm eines ersten Pulsmusters; 2 a phase diagram of a first pulse pattern;
3 ein Phasendiagramm eines zweiten Pulsmusters; 3 a phase diagram of a second pulse pattern;
4 ein Phasendiagramm eines dritten Pulsmusters; und 4 a phase diagram of a third pulse pattern; and
5 ein Verfahren zum Überprüfen der elektrischen Schaltung zeigt. 5 a method for checking the electrical circuit shows.
Dabei sind in den Zeichnungen gleiche oder analoge Elemente durch identische Bezugszeichen gekennzeichnet.The same or analogous elements are indicated by identical reference numerals in the drawings.
DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION
1 zeigt eine bevorzugte Ausführungsform einer erfindungsgemäßen elektrischen Schaltung 10. Die elektrische Schaltung 10 umfasst einen Eingang 12, welcher an einer elektrischen Spannungs- oder Stromversorgung angeschlossen ist und an den eine Eingangsspannung angelegt ist. Ferner umfasst die elektrische Schaltung 10 einen Ausgang 14, an welchen eine weitere elektrische Schaltung, wie bspw. ein Stromrichter angeschlossen ist, an den die elektrische Schaltung 10 eine Ausgangsspannung anlegt. Des Weiteren umfasst die elektrische Schaltung 10 eine Schaltvorrichtung 16 zum Durchschalten der Eingangsspannung zum Ausgang 14, wodurch die Ausgangsspannung der Eingangsspannung entspricht. Zudem umfasst die elektrische Schaltung 10 eine Steuerlogik 18 zum Steuern der Schaltvorrichtung 16. 1 shows a preferred embodiment of an electrical circuit according to the invention 10 , The electrical circuit 10 includes an entrance 12 , which is connected to an electrical voltage or power supply and to which an input voltage is applied. Furthermore, the electrical circuit comprises 10 an exit 14 to which a further electrical circuit, such as, for example, a power converter is connected, to which the electrical circuit 10 applies an output voltage. Furthermore, the electrical circuit comprises 10 a switching device 16 for switching the input voltage to the output 14 , whereby the output voltage corresponds to the input voltage. In addition, the electrical circuit includes 10 a control logic 18 for controlling the switching device 16 ,
Die Schaltvorrichtung 16 weist einen ersten Leitungszweig 20 mit einer Reihenschaltung eines ersten Halbleiterschalters 22 und eines zweiten Halbleiterschalters 24 auf. Der erste Halbleiterschalter 22 und der zweite Halbleiterschalter 24 sind bspw. als Transistorschaltungen ausgebildet. Der erste Halbleiterschalter 22 ist am Eingang 12 angeschlossen und der zweite Halbleiterschalter 24 ist am Ausgang 14 angeschlossen. Sind der erste Halbleiterschalter 22 und der zweite Halbleiterschalter 24 geschlossen, verbindet die Schaltvorrichtung 16 den Eingang 12 über den ersten Leitungszweig 20 mit dem Ausgang 14, wodurch die Eingangsspannung zum Ausgang 14 durchgeschaltet wird.The switching device 16 has a first leg 20 with a series connection of a first semiconductor switch 22 and a second semiconductor switch 24 on. The first semiconductor switch 22 and the second semiconductor switch 24 are, for example, designed as transistor circuits. The first semiconductor switch 22 is at the entrance 12 connected and the second semiconductor switch 24 is at the exit 14 connected. Are the first semiconductor switch 22 and the second semiconductor switch 24 closed, connects the switching device 16 the entrance 12 over the first line branch 20 with the exit 14 , causing the input voltage to the output 14 is switched through.
Ferner weist die Schaltvorrichtung 16 einen zweiten Leitungszweig 26 mit einer Reihenschaltung eines dritten Halbleiterschalters 28 und eines vierten Halbleiterschalters 30 auf. Der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 können ebenfalls als Transistorschaltungen ausgebildet sein. Der dritte Halbleiterschalter 28 ist am Eingang 12 angeschlossen und der vierte Halbleiterschalter 30 ist am Ausgang 14 angeschlossen. Sind der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 geschlossen, verbindet die Schaltvorrichtung 16 den Eingang 12 über den zweiten Leitungszweig 26 mit dem Ausgang 14 und die Eingangsspannung ist zum Ausgang 14 durchgeschaltet. Der erste Leitungszweig 20 und der zweite Leitungszeig 26 stellen somit zwei unterbrechbare Leitungen zwischen dem Eingang 12 und dem Ausgang 14 dar, die im Wechsel betrieben werden können, ohne den Ausgang 14 vom Eingang 12 elektrisch zu entkoppeln.Furthermore, the switching device 16 a second leg 26 with a series connection of a third semiconductor switch 28 and a fourth semiconductor switch 30 on. The third semiconductor switch 28 and the fourth semiconductor switch 30 may also be formed as transistor circuits. The third semiconductor switch 28 is at the entrance 12 connected and the fourth semiconductor switch 30 is at the exit 14 connected. Are the third semiconductor switch 28 and the fourth semiconductor switch 30 closed, connects the switching device 16 the entrance 12 over the second leg 26 with the exit 14 and the input voltage is to the output 14 connected through. The first line branch 20 and the second line pointer 26 thus provide two interruptible lines between the input 12 and the exit 14 that is in the Change can be operated without the output 14 from the entrance 12 electrically decouple.
Ein erster Steuereingang des ersten Halbleiterschalters 22 ist über eine erste Signalleitung S1 an einem ersten Steuerausgang der Steuerlogik 18 angeschlossen. Ein zweiter Steuereingang des zweiten Halbleiterschalters 24 ist über eine zweite Signalleitung S2 an einem zweiten Steuerausgang der Steuerlogik 18 angeschlossen. Ein dritter Steuereingang des dritten Halbleiterschalters 28 ist über eine dritte Signalleitung S3 an einem dritten Steuerausgang der Steuerlogik 18 angeschlossen. Ein vierter Steuereingang des vierten Halbleiterschalters 30 ist über eine vierte Signalleitung S4 an einem vierten Steuerausgang der Steuerlogik 18 angeschlossen. Die Steuerlogik 18 steuert, mit, über die erste Signalleitung S1 an den ersten Halbleiterschalter 22, über die zweite Signalleitung S2 an den zweiten Halbleiterschalter 24, über die dritte Signalleitung S3 an den dritten Halbleiterschalter 28 und über die vierte Signalleitung S4 an den vierten Halbleiterschalter 30 angelegten Spannungspegeln, das Öffnen und Schließen des ersten Halbleiterschalters 22, des zweiten Halbleiterschalters 24, des dritten Halbleiterschalters 28 und des vierten Halbleiterschalters 30.A first control input of the first semiconductor switch 22 is via a first signal line S1 at a first control output of the control logic 18 connected. A second control input of the second semiconductor switch 24 is via a second signal line S2 at a second control output of the control logic 18 connected. A third control input of the third semiconductor switch 28 is via a third signal line S3 to a third control output of the control logic 18 connected. A fourth control input of the fourth semiconductor switch 30 is via a fourth signal line S4 at a fourth control output of the control logic 18 connected. The control logic 18 controls, with, via the first signal line S1 to the first semiconductor switch 22 , via the second signal line S2 to the second semiconductor switch 24 , via the third signal line S3 to the third semiconductor switch 28 and via the fourth signal line S4 to the fourth semiconductor switch 30 applied voltage levels, the opening and closing of the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 ,
Eine erste Rückleseleitung R1 der Schaltvorrichtung 16 ist an einer Verbindung zwischen dem ersten Halbleiterschalter 22 und dem zweiten Halbleiterschalter 24, und einem ersten Rückleseeingang der Steuerlogik 18 angeschlossen. Die erste Rückleseleitung R1 ermöglicht somit ein Erfassen des Spannungspegels der den ersten Halbleiterschalter 22 und den zweiten Halbleiterschalter 24 verbindenden Leitung, durch die Steuerlogik 18. Eine zweite Rückleseleitung R2 ist an einer Verbindung zwischen dem dritten Halbleiterschalter 28 und dem vierten Halbleiterschalter 30, und einem zweiten Rückleseeingang der Steuerlogik 18 angeschlossen. Die zweite Rückleseleitung R2 ermöglicht somit ein Erfassen des Spannungspegels der den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 verbindenden Leitung, durch die Steuerlogik 18. Eine dritte Rückleseleitung R3 ist am Ausgang 14 und einem dritten Rückleseeingang der Steuerlogik 18 angeschlossen. Die dritte Rückleseleitung R3 ermöglicht somit ein Erfassen der Ausgangsspannung, durch die Steuerlogik 18.A first read-back line R1 of the switching device 16 is at a junction between the first semiconductor switch 22 and the second semiconductor switch 24 , and a first readback input of the control logic 18 connected. The first readback line R1 thus enables the voltage level of the first semiconductor switch to be detected 22 and the second semiconductor switch 24 connecting line, through the control logic 18 , A second readback line R2 is at a junction between the third semiconductor switch 28 and the fourth semiconductor switch 30 , and a second readback input of the control logic 18 connected. The second readback line R2 thus enables the voltage level of the third semiconductor switch to be detected 28 and the fourth semiconductor switch 30 connecting line, through the control logic 18 , A third readback line R3 is at the output 14 and a third readback input of the control logic 18 connected. The third readback line R3 thus enables detection of the output voltage by the control logic 18 ,
Die Steuerlogik 18 ist dazu eingerichtet, den ersten, zweiten, dritten und vierten Steuereingang mit einem Pulsmuster anzusteuern und parallel dazu die über die erste Rückleseleitung R1, über die zweite Rückleseleitung R2 und über die dritte Rückleseleitung R3 empfangenen Signale bzw. erfassten Spannungspegel auszuwerten und gegebenenfalls über die Fehlersignalleitung F (in 1 durch einen gestrichelten Pfeil angedeutet) ein Fehlersignal auszugeben. 2 zeigt dazu ein Phasendiagramm eines ersten Pulsmusters 32. Das erste Pulsmuster 32 umfasst neun Phasen auf die in 2 unter Zuhilfenahme der Buchstaben „A” bis „I” Bezug genommen wird. Jede Phase versetzt die elektrische Schaltung 10 bzw. die Halbleiterschalter 22, 24, 28, 30 in einen entsprechenden Testzustand. Insofern sollen die in der Beschreibung und den Ansprüchen verwendeten Begriffe „Phase” und „Testzustand” als sich entsprechend verstanden werden. Während der Phase „A” sind die erste Signalleitung S1, die zweite Signalleitung S2, die dritte Signalleitung S3 und die vierte Signalleitung S4 auf einem ersten Spannungspegel und der erste Halbleiterschalter 22, der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 offen. Dadurch sind die erste Rückleseleitung R1, die zweite Rückleseleitung R2 und die dritte Rückleseleitung R3 vom Eingang 12 abgekoppelt und weisen einen im Folgenden als „Basisspannung” bezeichneten Spannungspegel auf. Bspw. können die erste Rückleseleitung R1, die zweite Rückleseleitung R2 und die dritte Rückleseleitung R3 über einen hochohmigen Widerstand mit Masse bzw. Erde verbunden sein.The control logic 18 is configured to control the first, second, third and fourth control input with a pulse pattern and in parallel to evaluate the received via the first Rückleseleitung R1, the second Rückleseleitung R2 and the third Rückleselung R3 signals or detected voltage level and optionally on the error signal line F (in 1 indicated by a dashed arrow) to output an error signal. 2 shows a phase diagram of a first pulse pattern 32 , The first pulse pattern 32 includes nine phases on the in 2 with reference to the letters "A" to "I". Each phase displaces the electrical circuit 10 or the semiconductor switch 22 . 24 . 28 . 30 in a corresponding test condition. In this respect, the terms "phase" and "test state" used in the description and the claims should be understood as corresponding. During the phase "A", the first signal line S1, the second signal line S2, the third signal line S3 and the fourth signal line S4 are at a first voltage level and the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open. As a result, the first read-back line R1, the second read-back line R2 and the third read-back line R3 are from the input 12 decoupled and have a voltage level referred to below as "base voltage". For example. For example, the first read-back line R1, the second read-back line R2 and the third read-back line R3 can be connected to earth via a high-resistance resistor.
In der sich an die Phase „A” anschließenden Phase „B” verbleiben die zweite Signalleitung S2, die dritte Signalleitung S3 und die vierte Signalleitung S4 auf dem ersten Spannungspegel und der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 sind weiterhin offen. Am Übergang zwischen der Phase „A” und der Phase „B” beschaltet die Steuerlogik 18 jedoch die erste Signalleitung S1 mit einem zweiten Spannungspegel, welcher sich von dem ersten Spannungspegel unterscheidet. Der zweite Spannungspegel ist so gewählt, dass der erste Halbleiterschalter 22 bei fehlerfreier Funktion geschlossen wird. In der Phase „B” ist somit der erste Halbleiterschalter 22 geschlossen und der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 offen.In the subsequent to the phase "A" phase "B" remain the second signal line S2, the third signal line S3 and the fourth signal line S4 at the first voltage level and the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 are still open. At the transition between phase "A" and phase "B" the control logic is switched on 18 however, the first signal line S1 having a second voltage level different from the first voltage level. The second voltage level is chosen so that the first semiconductor switch 22 is closed at error-free function. In phase "B" is thus the first semiconductor switch 22 closed and the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open.
Durch den geschlossenen ersten Halbleiterschalter 22 wird die am Eingang 12 anliegende Eingangsspannung zur ersten Rückleseleitung R1 durchgeschaltet, wodurch die erste Rückleseleitung R1 auf Eingangsspannung liegt. Durch das Durchschalten der am Eingang 12 anliegenden Eingangsspannung wird somit, wenn sich die Eingangsspannung hinreichend von der Basisspannung unterscheidet, eine messbare Spannungsänderung an der ersten Rückleseleitung R1 erzeugt, die das Schließen des ersten Halbleiterschalters 22 anzeigt.Through the closed first semiconductor switch 22 will be at the entrance 12 applied input voltage to the first read-back line R1, whereby the first read-back line R1 is at input voltage. By switching on the input 12 Thus, when the input voltage sufficiently different from the base voltage, a measurable voltage change is generated at the first read-back line R1, the closing of the first semiconductor switch 22 displays.
Würde hingegen keine Änderung des Spannungspegels der ersten Rückleseleitung R1 erfasst, bzw. die erste Rückleseleitung R1 weiterhin auf Basisspannung liegen, wäre dies ein Indiz dafür, dass der erste Halbleiterschalter 22 oder die erste Rückleseleitung R1 beschädigt sind und ausgetauscht werden müssen. Unterscheidet sich der Spannungspegel der ersten Rückleseleitung R1 während der Phase „A” somit nicht vom Spannungspegel der ersten Rückleseleitung R1 während der Phase „B”, kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann die Steuerlogik 18 den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 offenhalten und das erste Pulsmuster 32 nach Phase „B” beenden. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass sich der erste Halbleiterschalter 22 nicht schließen lässt oder die erste Rückleseleitung R1 beschädigt ist.If, on the other hand, no change in the voltage level of the first readback line R1 is detected, or if the first readback line R1 continues to be at the base voltage, this would be an indication that the first semiconductor switch 22 or the first Re-read cable R1 are damaged and must be replaced. Thus, during the phase "A", the voltage level of the first read-back line R1 does not differ from the voltage level of the first read-back line R1 during the phase "B", the control logic 18 output the error signal and / or the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 switch to a predetermined operating state. For example. can the control logic 18 the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 keep open and the first pulse pattern 32 after phase "B" finish. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that the first semiconductor switch 22 does not close or the first readback line R1 is damaged.
In der sich an die Phase „B” anschließenden Phase „C” verbleiben die erste Signalleitung S1 auf dem zweiten Spannungspegel und die dritte Signalleitung S3 und die vierte Signalleitung S4 auf dem ersten Spannungspegel, wodurch der erste Halbleiterschalter 22 weiterhin geschlossen und der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 weiterhin offen ist. Am Übergang zwischen der Phase „B” und der Phase „C” beschaltet die Steuerlogik 18 jedoch die zweite Signalleitung S2 mit einem zweiten Spannungspegel, welcher sich von dem ersten Spannungspegel unterscheidet. Der zweite Spannungspegel ist so gewählt, dass der zweite Halbleiterschalter 24 bei fehlerfreier Funktion geschlossen wird. In der Phase „C” sind somit der erste Halbleiterschalter 22 und der zweite Halbleiterschalter 24 geschlossen und der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 offen.In the phase "C" subsequent to the phase "B", the first signal line S1 remains at the second voltage level and the third signal line S3 and the fourth signal line S4 remain at the first voltage level, whereby the first semiconductor switch 22 still closed and the third semiconductor switch 28 and the fourth semiconductor switch 30 still open. At the transition between phase "B" and phase "C" the control logic is switched on 18 however, the second signal line S2 having a second voltage level different from the first voltage level. The second voltage level is chosen so that the second semiconductor switch 24 is closed at error-free function. In phase "C" are thus the first semiconductor switch 22 and the second semiconductor switch 24 closed and the third semiconductor switch 28 and the fourth semiconductor switch 30 open.
Durch den geschlossenen zweiten Halbleiterschalter 24 wird die am Eingang 12 anliegende Eingangsspannung zur dritten Rückleseleitung R3 durchgeschaltet, wodurch die dritte Rückleseleitung R3 auf Eingangsspannung liegt. Durch das Durchschalten der am Eingang 12 anliegenden Eingangsspannung wird somit (wenn sich die Eingangsspannung hinreichend von der Basisspannung unterscheidet) eine messbare Spannungsänderung an der dritten Rückleseleitung R3 erzeugt, die das Schließen des zweiten Halbleiterschalters 24 anzeigt.Through the closed second semiconductor switch 24 will be at the entrance 12 applied input voltage to the third read-back line R3, whereby the third read-back line R3 is at input voltage. By switching on the input 12 applied input voltage is thus (if the input voltage sufficiently different from the base voltage) produces a measurable voltage change at the third readback line R3, the closing of the second semiconductor switch 24 displays.
Würde hingegen keine Änderung des Spannungspegels der dritten Rückleseleitung R3 erfasst, bzw. die dritte Rückleseleitung R3 weiterhin auf Basisspannung liegen, wäre dies ein Indiz dafür, dass der zweite Halbleiterschalter 24 oder die dritte Rückleseleitung R3 beschädigt sind und ausgetauscht werden müssen. Unterscheidet sich der Spannungspegel der dritten Rückleseleitung R3 während der Phase „B” somit nicht vom Spannungspegel der dritten Rückleseleitung R3 während der Phase „C”, kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann die Steuerlogik 18 den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 öffnen bzw. offenhalten und das erste Pulsmuster 32 nach Phase „C” beenden. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass sich der zweite Halbleiterschalter 24 nicht schließen lässt oder die dritte Rückleseleitung R3 beschädigt ist.If, on the other hand, no change in the voltage level of the third read-back line R3 is detected or the third read-back line R3 continues to be at the base voltage, this would be an indication that the second semiconductor switch 24 or the third readback line R3 are damaged and need to be replaced. Thus, during the phase "B", the voltage level of the third read-back line R3 does not differ from the voltage level of the third read-back line R3 during the phase "C", the control logic 18 output the error signal and / or the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 switch to a predetermined operating state. For example. can the control logic 18 the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open or keep open and the first pulse pattern 32 after phase "C" finish. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that the second semiconductor switch 24 does not close or the third readback line R3 is damaged.
In der sich an die Phase „C” anschließenden Phase „D” verbleibt die erste Signalleitung auf dem zweiten Spannungspegel und dritte Signalleitung S3 und die vierte Signalleitung S4 auf dem ersten Spannungspegel, wodurch der erste Halbleiterschalter 22 weiterhin geschlossen und der dritte und vierte Halbleiterschalter 28 und 30 weiterhin offen ist. Am Übergang zwischen der Phase „C” und der Phase „D” beschaltet die Steuerlogik 18 jedoch die zweite Signalleitung S2 mit dem ersten Spannungspegel, wodurch sich der zweite Halbleiterschalter 24 bei fehlerfreier Funktion öffnet. In der Phase „D” sind somit, wie in der Phase „B”, der erste Halbleiterschalter 22 geschlossen und der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 offen.In phase "D" following phase "C", the first signal line at the second voltage level and the third signal line S3 and the fourth signal line S4 remain at the first voltage level, whereby the first semiconductor switch 22 still closed and the third and fourth semiconductor switches 28 and 30 still open. At the transition between phase "C" and phase "D" the control logic is switched on 18 however, the second signal line S2 at the first voltage level, whereby the second semiconductor switch 24 opens with error-free function. In phase "D" are thus, as in the phase "B", the first semiconductor switch 22 closed and the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open.
Durch den offenen zweiten Halbleiterschalter 24 wird die dritte Rückleseleitung R3 von der am Eingang 12 anliegenden Eingangsspannung entkoppelt, wodurch die dritte Rückleseleitung R3 auf Basisspannung liegt. Durch das Entkoppeln der dritten Rückleseleitung R3 von der am Eingang 12 anliegenden Eingangsspannung wird somit (wenn sich die Eingangsspannung hinreichend von der Basisspannung unterscheidet) eine messbare Spannungsänderung an der dritten Rückleseleitung R3 erzeugt, die das Öffnen des zweiten Halbleiterschalters 24 anzeigt.Through the open second semiconductor switch 24 the third readback line R3 will be at the input 12 decoupled input voltage, whereby the third readback line R3 is at base voltage. By decoupling the third readback line R3 from the input 12 Thus, if the input voltage differs sufficiently from the base voltage, a measurable voltage change is produced at the third read-back line R3, which is the opening of the second semiconductor switch 24 displays.
Würde hingegen keine Änderung des Spannungspegels der dritten Rückleseleitung R3 erfasst, bzw. die dritte Rückleseleitung R3 weiterhin auf Eingangsspannung liegen, wäre dies ein Indiz dafür, dass sich der zweite Halbleiterschalter 24 nicht mehr öffnen lässt und ausgetauscht werden muss. Unterscheidet sich der Spannungspegel der dritten Rückleseleitung R3 während der Phase „D” somit nicht vom Spannungspegel der dritten Rückleseleitung R3 während der Phase „C”, kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann die Steuerlogik 18 den ersten Halbleiterschalter 22, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 öffnen bzw. offenhalten und das erste Pulsmuster 32 nach Phase „D” beenden. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass sich der zweite Halbleiterschalter 24 nicht mehr öffnen lässt.If, on the other hand, no change in the voltage level of the third read-back line R3 is detected, or the third read-back line R3 continues to be at input voltage, this would be an indication that the second semiconductor switch 24 no longer open and needs to be replaced. Is it different? Voltage level of the third readback line R3 during the phase "D" thus not from the voltage level of the third readback line R3 during the phase "C", the control logic 18 output the error signal and / or the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 switch to a predetermined operating state. For example. can the control logic 18 the first semiconductor switch 22 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open or keep open and the first pulse pattern 32 after phase "D" finish. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that the second semiconductor switch 24 no longer open.
In der sich an die Phase „D” anschließenden Phase „E” verbleiben die zweite Signalleitung S2, die dritte Signalleitung S3 und die vierte Signalleitung S4 auf dem ersten Spannungspegel und der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 sind weiterhin offen. Am Übergang zwischen der Phase „D” und der Phase „E” beschaltet die Steuerlogik 18 jedoch die erste Signalleitung S1 mit dem ersten Spannungspegel, wodurch sich (bei fehlerfreier Funktion) der erste Halbleiterschalter 22 öffnet. In der Phase „E” sind somit, wie in der Phase „A”, der erste Halbleiterschalter 22, der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 offen.In the phase "E" following phase "D", the second signal line S2, the third signal line S3 and the fourth signal line S4 remain at the first voltage level and the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 are still open. At the transition between the phase "D" and the phase "E", the control logic is connected 18 However, the first signal line S1 with the first voltage level, which (with faultless function), the first semiconductor switch 22 opens. In phase "E", as in phase "A", the first semiconductor switch is thus 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open.
Durch den offenen ersten Halbleiterschalter 24 wird die erste Rückleseleitung R1 von der am Eingang 12 anliegenden Eingangsspannung entkoppelt, wodurch die erste Rückleseleitung R1 wieder auf Basisspannung hegt. Durch das Entkoppeln der ersten Rückleseleitung R1 von der am Eingang 12 anliegenden Eingangsspannung wird somit (wenn sich die Eingangsspannung hinreichend von der Basisspannung unterscheidet) eine messbare Spannungsänderung an der ersten Rückleseleitung R1 erzeugt, die das Öffnen des ersten Halbleiterschalters 22 anzeigt.Through the open first semiconductor switch 24 is the first Rückleseleitung R1 of the input 12 decoupled input voltage, whereby the first Rückleseleitung R1 again has base voltage. By decoupling the first readback line R1 from the input 12 Thus, if the input voltage differs sufficiently from the base voltage, a measurable voltage change is produced at the first read-back line R1, which is the opening of the first semiconductor switch 22 displays.
Würde hingegen keine Änderung des Spannungspegels der ersten Rückleseleitung R1 erfasst, bzw. die erste Rückleseleitung R1 weiterhin auf Eingangsspannung liegen, wäre dies ein Indiz dafür, dass sich der erste Halbleiterschalter 22 nicht mehr öffnen lässt und ausgetauscht werden muss. Unterscheidet sich der Spannungspegel der ersten Rückleseleitung R1 während der Phase „E” somit nicht vom Spannungspegel der ersten Rückleseleitung R1 während der Phase „D”, kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder den ersten, zweiten, dritten und vierten Halbleiterschalter 22, 24, 28, 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann die Steuerlogik 18 den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 offenhalten und das erste Pulsmuster 32 nach Phase „E” beenden. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass sich der erste Halbleiterschalter 22 nicht öffnen lässt.If, on the other hand, no change in the voltage level of the first read-back line R1 is detected, or if the first read-back line R1 continues to be at input voltage, this would be an indication that the first semiconductor switch 22 no longer open and needs to be replaced. Thus, during the phase "E", the voltage level of the first read-back line R1 does not differ from the voltage level of the first read-back line R1 during the phase "D", the control logic 18 output the error signal and / or the first, second, third and fourth semiconductor switch 22 . 24 . 28 . 30 switch to a predetermined operating state. For example. can the control logic 18 the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 keep open and the first pulse pattern 32 after phase "E" finish. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that the first semiconductor switch 22 does not open.
Wie in 2 gezeigt, setzt sich das erste Pulsmuster 32 in den Phasen „F” bis „I” fort, wobei in analoger Form die Funktionalität des dritten Halbleiterschalters 28 und des vierten Halbleiterschalters 30 unter Zuhilfenahme der zweiten Rückleseleitung R2 und der dritten Rückleseleitung R3 überprüft wird. Somit lässt sich durch das erste Pulsmuster 32 die Funktionalität des ersten, zweiten, dritten und vierten Halbleiterschalters 22, 24, 28 und 30 sowohl hinsichtlich des Öffnens als auch hinsichtlich des Schließens überprüfen, wobei darauf hinzuweisen ist, dass die Reihenfolge der Phasen des ersten Pulsmusters 32 beliebig vertauscht und auf (im Sinne der Überprüfung) redundante Phasen verzichtet werden kann, solange die Steuerlogik 18 es ermöglicht, die zu der ersten Rückleseleitung R1, zu der zweiten Rückleseleitung R2 und zu der dritten Rückleseleitung R3 gehörenden Spannungspegel den durch die Steuerlogik 18 erzeugten Phasen zuzuordnen und die Spannungspegel der ersten Rückleseleitung R1, der zweiten Rückleseleitung R2 und der dritten Rückleseleitung R3 während verschiedener Phasen miteinander oder mit Referenzwerten zu vergleichen.As in 2 shown, the first pulse pattern is set 32 in the phases "F" to "I" continued, wherein in analog form the functionality of the third semiconductor switch 28 and the fourth semiconductor switch 30 is checked with the aid of the second Rückleseleitung R2 and the third Rückleseleitung R3. Thus, the first pulse pattern can be used 32 the functionality of the first, second, third and fourth semiconductor switch 22 . 24 . 28 and 30 check for both opening and closing, noting that the order of the phases of the first pulse pattern 32 can be swapped arbitrarily and (on the basis of the check) redundant phases can be dispensed with as long as the control logic 18 it allows the voltage levels associated with the first readback line R1, the second readback line R2, and the third readback line R3 to be controlled by the control logic 18 and compare the voltage levels of the first readback line R1, the second readback line R2 and the third readback line R3 during different phases with each other or with reference values.
Hinsichtlich der miteinander zu vergleichenden Phasen ist anzumerken, dass diese sich vorzugsweise hinsichtlich der Spannungspegel der ersten Signalleitung S1, der zweiten Signalleitung S2, der dritten Signalleitung S3 und der vierten Signalleitung S4 unterscheiden, wobei es auch möglich ist, aktuelle Phasen mit früheren Phasen zu vergleichen oder Phasen hinsichtlich erwarteter Spannungspegel der ersten Rückleseleitung R1, der zweiten Rückleseleitung R2 und der dritten Rückleseleitung R3 zu überprüfen. Ebenfalls möglich ist es, die Spannungspegel verschiedener Rückleseleitungen R1, R2 und R3 während verschiedener Phasen zu überprüfen, bspw. wenn diese durch entsprechende Schalterzustände gleich oder verschieden sein müssten.With regard to the phases to be compared with each other, it should be noted that they are preferably different in voltage levels of the first signal line S1, the second signal line S2, the third signal line S3, and the fourth signal line S4, and it is also possible to compare current phases with earlier phases or phases with respect to expected voltage levels of the first readback line R1, the second readback line R2, and the third readback line R3. It is also possible to check the voltage levels of different read-back lines R1, R2 and R3 during different phases, for example if they would have to be the same or different due to corresponding switch states.
Erforderlich ist somit im Sinne der Erfindung lediglich das Abprüfen einer oder mehrerer der Phasen „A” bis „I”, wobei das Abprüfen durch einen Vergleich der während einer Phase erzeugten Spannungspegel der ersten Rückleseleitung R1, der zweiten Rückleseleitung R2 und der dritten Rückleseleitung R3 mit jeglichen geeigneten Referenzspannungspegeln erfolgen kann. Zudem sei angemerkt, dass eine, mehrere oder alle Rückleseleitungen R1, R2 und R3 mit Signalverstärkern und Invertern versehen sein können, wobei klar ist, dass sich die in 2 gezeigten Spannungspegelverläufe dadurch entsprechend ändern. Ferner ist klar, dass der erste Halbleiterschalter 22, der zweite Halbleiterschalter 24, der dritten Halbleiterschalter 28 und der vierten Halbleiterschalter 30 so ausgebildet werden können, dass sie durch das Anlegen eines fallenden Spannungspegels geöffnet werden, wodurch die in 2 gezeigten Spannungspegeländerungen zu invertieren wären.Thus, within the meaning of the invention, it is only necessary to check one or more of the phases "A" to "I", the checking being carried out by comparing the voltage levels generated during one phase of the first readback line R1, the second readback line R2 and the third readback line R3 Any suitable reference voltage levels can be done. It should also be noted that one, several or all of the read-back lines R1, R2 and R3 can be provided with signal amplifiers and inverters, it being understood that the in 2 As a result, the voltage level profiles shown change accordingly. Furthermore, it is clear that the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 can be formed so that they are opened by the application of a falling voltage level, whereby the in 2 would be inverting voltage level changes shown.
3 zeigt ein Phasendiagramm eines zweiten Pulsmusters 34. Das zweite Pulsmuster 34 umfasst dreizehn Phasen, auf die in 3 unter Zuhilfenahme der Buchstaben „J” bis „V” Bezug genommen wird, wobei in der sich auf 3 beziehenden Beschreibung insbesondere auf die Unterschiede zwischen dem zweiten Pulsmuster 34 und dem ersten Pulsmuster 32 eingegangen wird, ansonsten aber das in Zusammenhang mit 2 Offenbarte analog gelten soll. Während der Phase „J” sind die erste Signalleitung S1, die zweite Signalleitung S2, die dritte Signalleitung S3 und die vierte Signalleitung S4 auf dem zweiten Spannungspegel und der erste Halbleiterschalter 22, der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 geschlossen. Dadurch liegen die erste Rückleseleitung R1, die zweite Rückleseleitungen R2 und die dritte Rückleseleitung R3 auf Eingangsspannung. In dem zweiten Pulsmuster 34 schaltet der zweite Leitungszweig 26 durchgängig in den Phasen J–P und der erste Leitungszweig 20 durchgängig in den Phasen P–V die Eingangsspannung 12 zum Ausgang durch, wodurch das zweite Pulsmuster 34 ohne Spannungsunterbrechung zwischen Eingang 12 und Ausgang 14 durchgeführt werden kann. Im Folgenden wird daher nicht mehr auf die dritte Rückleseleitung R3 eingegangen, da sich bei fehlerfreier Funktion der Schaltung ihr Spannungspegel über die Phasen des zweiten Pulsmusters 34 nicht ändert. Jedoch versteht es sich, dass aus einem abweichendem Spannungspegel der dritten Rückleseleitung R3 während des zweiten Pulsmusters 34 auf einen Fehlerzustand geschlossen, und dieser wie oben beschrieben angezeigt werden kann. Zudem ist klar, dass die an den ersten und den zweiten Halbleiterschalter 22 und 24 bzw., an den dritten und den vierten Halbleiterschalter 28, 30 angelegten Spannungspegel vertauscht werden können, da diese hinsichtlich der anliegenden Spannung (d. h. Eingangsspannung gleich Ausgangsspannung) symmetrisch sind. 3 shows a phase diagram of a second pulse pattern 34 , The second pulse pattern 34 includes thirteen phases to which in 3 with reference to the letters "J" to "V", wherein in the 3 In particular, the differences between the second pulse pattern 34 and the first pulse pattern 32 received, but otherwise in connection with 2 Revealed analog should apply. During the phase "J", the first signal line S1, the second signal line S2, the third signal line S3 and the fourth signal line S4 are at the second voltage level and the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 closed. As a result, the first read-back line R1, the second read-back lines R2 and the third read-back line R3 are at input voltage. In the second pulse pattern 34 switches the second line branch 26 consistently in phases J-P and the first leg of the line 20 throughout the phases P-V the input voltage 12 through to the output, whereby the second pulse pattern 34 without power interruption between input 12 and exit 14 can be carried out. In the following, therefore, the third read-back line R3 will no longer be discussed, since, given an error-free function of the circuit, its voltage level is across the phases of the second pulse pattern 34 does not change. However, it will be understood that from a different voltage level of the third readback line R3 during the second pulse pattern 34 closed on a fault condition, and this can be displayed as described above. It is also clear that the first and second semiconductor switches 22 and 24 or, to the third and the fourth semiconductor switch 28 . 30 applied voltage levels can be reversed, since these are symmetrical with respect to the applied voltage (ie input voltage equal to output voltage).
In der sich an die Phase „J” anschließenden Phase „K” verbleiben die zweite Signalleitung S2, die dritte Signalleitung S3 und die vierte Signalleitung S4 auf dem zweiten Spannungspegel und der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 sind weiterhin geschlossen. Am Übergang zwischen der Phase „J” und der Phase „K” beschaltet die Steuerlogik 18 jedoch die erste Signalleitung S1 mit dem ersten Spannungspegel. In der Phase „K” ist somit der erste Halbleiterschalter 22 offen und der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 26 und der vierte Halbleiterschalter 30 geschlossen.In the phase "K" following phase "J", the second signal line S2, the third signal line S3 and the fourth signal line S4 remain at the second voltage level and the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 are still closed. At the transition between the phase "J" and the phase "K", the control logic is connected 18 however, the first signal line S1 at the first voltage level. In phase "K" is thus the first semiconductor switch 22 open and the second semiconductor switch 24 , the third semiconductor switch 26 and the fourth semiconductor switch 30 closed.
Durch den offenen ersten Halbleiterschalter 22 wird die erste Rückleseleitung R1 jedoch von der am Eingang 12 anliegenden Spannung nicht entkoppelt, da der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 weiterhin geschlossen sind. Ob der erste Halbleiterschalter 22 tatsächlich geöffnet wurde, kann daher in der Phase „K” nicht überprüft werden. Allerdings kann, wenn sich der Spannungspegel der ersten Rückleseleitung R1 beim Übergang zwischen der Phase „J” und der Phase „K” ändert, darauf geschlossen werden, dass der zweite Halbleiterschalter 24 geöffnet ist. Unterscheidet sich der Spannungspegel der ersten Rückleseleitung R1 während der Phase „K” somit vom Spannungspegel der ersten Rückleseleitung R1 während der Phase „J”, kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann die Steuerlogik 18 den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 öffnen und das zweite Pulsmuster 34 nach Phase „K” beenden. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass sich der zweite Halbleiterschalter 24 nicht schließen lässt.Through the open first semiconductor switch 22 However, the first Rückleseleitung R1 is from the input 12 applied voltage is not decoupled, since the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 continue to be closed. Whether the first semiconductor switch 22 therefore, can not be checked in the "K" phase. However, if the voltage level of the first readback line R1 changes at the transition between the "J" phase and the "K" phase, it can be concluded that the second semiconductor switch 24 is open. If the voltage level of the first read-back line R1 during phase "K" thus differs from the voltage level of the first read-back line R1 during the phase "J", the control logic can 18 output the error signal and / or the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 switch to a predetermined operating state. For example. can the control logic 18 the third semiconductor switch 28 and the fourth semiconductor switch 30 open and the second pulse pattern 34 after phase "K" finish. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that the second semiconductor switch 24 not close.
In der sich an die Phase „K” anschließenden Phase „L” verbleiben die erste Signalleitung S1 auf dem ersten Spannungspegel und die dritte Signalleitung S3 und die vierte Signalleitung S4 auf dem zweiten Spannungspegel, wodurch der erste Halbleiterschalter 22 weiterhin offen und der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 weiterhin geschlossen sind. Am Übergang zwischen der Phase „K” und der Phase „L” beschaltet die Steuerlogik 18 jedoch die zweite Signalleitung S2 mit dem ersten Spannungspegel. In der Phase „L” sind somit der erste Halbleiterschalter 22 und der zweite Halbleiterschalter 24 offen und der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 geschlossen.In the "L" phase following the "K" phase, the first signal line S1 remains at the first voltage level and the third signal line S3 and the fourth signal line S4 remain at the second voltage level, whereby the first semiconductor switch 22 still open and the third semiconductor switch 28 and the fourth semiconductor switch 30 continue to be closed. At the transition between the phase "K" and the phase "L", the control logic is switched on 18 however, the second signal line S2 at the first voltage level. In the phase "L" are thus the first semiconductor switch 22 and the second semiconductor switch 24 open and the third semiconductor switch 28 and the fourth semiconductor switch 30 closed.
Durch den offenen zweiten Halbleiterschalter 24 wird die erste Rückleseleitung R1 vom Ausgang 14 und somit (indirekt über den zweiten Leitungszweig 26) von der am Eingang 12 anliegenden Eingangsspannung entkoppelt, wodurch die erste Rückleseleitung R1 auf Basisspannung liegt. Durch das Entkoppeln der ersten Rückleseleitung R1 von der Eingangsspannung wird somit (wenn sich die Eingangsspannung hinreichend von der Basisspannung unterscheidet) eine messbare Spannungsänderung an der ersten Rückleseleitung R1 erzeugt, die das Öffnen des zweiten Halbleiterschalters 24 anzeigt.Through the open second semiconductor switch 24 the first readback line R1 becomes the output 14 and thus (indirectly via the second leg 26 ) of the at the entrance 12 adjoining Input voltage decoupled, whereby the first readback line R1 is at base voltage. By decoupling the first read-back line R1 from the input voltage, a measurable voltage change is thus produced on the first read-back line R1 (if the input voltage differs sufficiently from the base voltage), which is the opening of the second semiconductor switch 24 displays.
Würde hingegen keine Änderung des Spannungspegels der ersten Rückleseleitung R1 erfasst, bzw. wäre die erste Rückleseleitung R1 weiterhin auf Eingangsspannung, wäre dies ein Indiz dafür, dass der erste Halbleiterschalter 22 oder der zweite Halbleiterschalter 24 beschädigt ist und ausgetauscht werden muss. Unterscheidet sich der Spannungspegel der ersten Rückleseleitung R1 während der Phase „L” somit nicht vom Spannungspegel der ersten Rückleseleitung R1 während der Phase „K”, kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder die Halbleiterschalter 22, 24, 28, 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann Steuerlogik 18 den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 öffnen und das zweite Pulsmuster 34 nach Phase „L” beenden oder mit dem ersten Pulsmuster 32 fortfahren, um zu überprüfen, ob sich der erste Halbleiterschalter 22 oder der zweite Halbleiterschalter 24 nicht öffnen lässt oder ob sich der erste Halbleiterschalter 22 und der zweite Halbleiterschalter 24 nicht öffnen lassen. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass sich der erste Halbleiterschalter 22 und/oder der zweite Halbleiterschalter 24 nicht öffnen lässt.If, on the other hand, no change in the voltage level of the first read-back line R1 were detected, or if the first read-back line R1 were still at input voltage, this would be an indication that the first semiconductor switch 22 or the second semiconductor switch 24 is damaged and needs to be replaced. Thus, during the phase "L", the voltage level of the first read-back line R1 does not differ from the voltage level of the first read-back line R1 during the phase "K", the control logic can 18 output the error signal and / or the semiconductor switch 22 . 24 . 28 . 30 switch to a predetermined operating state. For example. can control logic 18 the third semiconductor switch 28 and the fourth semiconductor switch 30 open and the second pulse pattern 34 after phase "L" or with the first pulse pattern 32 Continue to check if the first semiconductor switch 22 or the second semiconductor switch 24 can not open or whether the first semiconductor switch 22 and the second semiconductor switch 24 do not open. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that the first semiconductor switch 22 and / or the second semiconductor switch 24 does not open.
In der sich an die Phase „L” anschließenden Phase „M” verbleibt die zweite Signalleitung S2 auf dem ersten Spannungspegel und die dritte Signalleitung S3 und die vierte Signalleitung S4 verbleiben auf dem zweiten Spannungspegel, wodurch der zweite Halbleiterschalter 24 weiterhin offen ist und der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 weiterhin geschlossen sind. Am Übergang zwischen der Phase „L” und der Phase „M” beschaltet die Steuerlogik 18 jedoch die erste Signalleitung S1 mit dem zweiten Spannungspegel. In der Phase „M” sind somit der zweite Halbleiterschalter 24 offen und der erste Halbleiterschalter 22, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 geschlossen.In the phase "M" subsequent to the phase "L", the second signal line S2 remains at the first voltage level and the third signal line S3 and the fourth signal line S4 remain at the second voltage level, whereby the second semiconductor switch 24 still open and the third semiconductor switch 28 and the fourth semiconductor switch 30 continue to be closed. At the transition between the phase "L" and the phase "M" the control logic is switched on 18 however, the first signal line S1 at the second voltage level. In phase "M" are thus the second semiconductor switch 24 open and the first semiconductor switch 22 , the third semiconductor switch 28 and the fourth semiconductor switch 30 closed.
Durch den geschlossenen ersten Halbleiterschalter 22 wird die Eingangsspannung zur ersten Rückleseleitung R1 durchgeschaltet, wodurch die erste Rückleseleitung R1 auf Eingangsspannung liegt. Durch Durchschalten der am Eingang 12 anliegenden Eingangsspannung wird somit (wenn sich die Eingangsspannung hinreichend von der Basisspannung unterscheidet) eine messbare Spannungsänderung an der ersten Rückleseleitung R1 erzeugt, die das Schließen des ersten Halbleiterschalters 22 anzeigt.Through the closed first semiconductor switch 22 the input voltage to the first read-back line R1 is turned on, whereby the first read-back line R1 is at input voltage. By switching through the input 12 Thus, if the input voltage differs sufficiently from the base voltage, a measurable voltage change is produced at the first read-back line R1, which closes the first semiconductor switch 22 displays.
Würde hingegen keine Änderung des Spannungspegels der ersten Rückleseleitung R1 gemessen, bzw. der Spannungspegel der ersten Rückleseleitung R1 weiterhin auf Basisspannung liegen, wäre dies ein Indiz dafür, dass der erste Halbleiterschalter 22 oder die erste Rückleseleitung R1 beschädigt ist und ausgetauscht werden muss. Unterscheidet sich der Spannungspegel der ersten Rückleseleitung R1 während der Phase „M” somit nicht vom Spannungspegel der ersten Rückleseleitung R1 während der Phase „L”, kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder die Halbleiterschalter 22, 24, 28, 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann die Steuerlogik 18 den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 öffnen und das zweite Pulsmuster 34 nach Phase „M” beenden. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass sich der erste Halbleiterschalter 22 nicht schließen lässt oder die erste Rückleseleitung beschädigt ist.If, on the other hand, no change in the voltage level of the first read-back line R1 was measured or the voltage level of the first read-back line R1 continues to be at the base voltage, this would be an indication that the first semiconductor switch 22 or the first readback line R1 is damaged and needs to be replaced. Thus, during the phase "M", the voltage level of the first read-back line R1 does not differ from the voltage level of the first read-back line R1 during the phase "L", the control logic 18 output the error signal and / or the semiconductor switch 22 . 24 . 28 . 30 switch to a predetermined operating state. For example. can the control logic 18 the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open and the second pulse pattern 34 after phase "M" finish. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that the first semiconductor switch 22 does not close or the first readback line is damaged.
In der sich an die Phase „M” anschließenden Phase „N” verbleibt die zweite Signalleitung S2 auf dem ersten Spannungspegel und die dritte Signalleitung S3 und die vierte Signalleitung S4 auf dem zweiten Spannungspegel, wodurch der zweite Halbleiterschalter 24 weiterhin offen ist und der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 weiterhin geschlossen sind. Am Übergang zwischen der Phase „M” und der Phase „N” beschaltet die Steuerlogik 18 jedoch die erste Signalleitung S1 mit dem ersten Spannungspegel. In der Phase „N” sind somit der erste Halbleiterschalter 22 und der zweite Halbleiterschalter 24 offen und der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 geschlossen.In the subsequent phase "M" phase "N" remains the second signal line S2 at the first voltage level and the third signal line S3 and the fourth signal line S4 at the second voltage level, whereby the second semiconductor switch 24 still open and the third semiconductor switch 28 and the fourth semiconductor switch 30 continue to be closed. At the transition between the phase "M" and the phase "N", the control logic is connected 18 however, the first signal line S1 at the first voltage level. In phase "N" are thus the first semiconductor switch 22 and the second semiconductor switch 24 open and the third semiconductor switch 28 and the fourth semiconductor switch 30 closed.
Durch den offenen ersten Halbleiterschalter 22 wird die erste Rückleseleitung R1 von der Eingangsspannung entkoppelt, wodurch die erste Rückleseleitung R1 auf Basisspannung liegt. Durch Entkoppeln der ersten Rückleseleitung R1 von der Eingangsspannung wird somit (wenn sich die Eingangsspannung hinreichend von der Basisspannung unterscheidet) eine messbare Spannungsänderung an der ersten Rückleseleitung R1 erzeugt, die das Öffnen des ersten Halbleiterschalters 22 anzeigt.Through the open first semiconductor switch 22 the first readback line R1 is decoupled from the input voltage, whereby the first readback line R1 is at base voltage. Thus, by decoupling the first readback line R1 from the input voltage (when the input voltage is sufficiently different from the base voltage), a measurable voltage change is produced at the first readback line R1, which is the opening of the first semiconductor switch 22 displays.
Würde hingegen keine Änderung des Spannungspegels der ersten Rückleseleitung R1 gemessen, bzw. der Spannungspegel der ersten Rückleseleitung R1 weiterhin auf Eingangsspannung liegen, könnte dies ein Indiz dafür sein, dass der erste Halbleiterschalter 22 beschädigt ist und ausgetauscht werden muss. Unterscheidet sich der Spannungspegel der ersten Rückleseleitung R1 während der Phase „N” somit nicht vom Spannungspegel der ersten Rückleseleitung R1 während der Phase „M”, kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann die Steuerlogik 18 den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 öffnen und das zweite Pulsmuster 34 nach Phase „N” beenden. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass sich der erste Halbleiterschalter 22 nicht öffnen lässt. If, on the other hand, no change in the voltage level of the first read-back line R1 is measured or the voltage level of the first read-back line R1 continues to be at the input voltage, this could be an indication that the first semiconductor switch 22 is damaged and needs to be replaced. Thus, during the phase "N", the voltage level of the first read-back line R1 does not differ from the voltage level of the first read-back line R1 during the phase "M", the control logic 18 output the error signal and / or the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 switch to a predetermined operating state. For example. can the control logic 18 the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open and the second pulse pattern 34 after phase "N" finish. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that the first semiconductor switch 22 does not open.
In der sich an die Phase „N” anschließenden Phase „O” verbleibt die erste Signalleitung S1 auf dem ersten Spannungspegel und die dritte Signalleitung S3 und die vierte Signalleitung S4 auf dem zweiten Spannungspegel, wodurch der erste Halbleiterschalter 22 weiterhin offen ist und der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 weiterhin geschlossen sind. Am Übergang zwischen der Phase „N” und der Phase „O” beschaltet die Steuerlogik 18 jedoch die zweite Signalleitung S2 mit dem zweiten Spannungspegel. In der Phase „O” sind somit der erste Halbleiterschalter 22 offen und der zweite Halbleiterschalter 24, der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 geschlossen.In the phase "O" subsequent to the phase "N", the first signal line S1 remains at the first voltage level and the third signal line S3 and the fourth signal line S4 remain at the second voltage level, whereby the first semiconductor switch 22 still open and the third semiconductor switch 28 and the fourth semiconductor switch 30 continue to be closed. At the transition between the phase "N" and the phase "O" the control logic is connected 18 however, the second signal line S2 at the second voltage level. In the phase "O" are thus the first semiconductor switch 22 open and the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 closed.
Durch den geschlossenen zweiten Halbleiterschalter 24 wird die Eingangsspannung (indirekt über den zweiten Leitungszweig 26) zur ersten Rückleseleitung R1 durchgeschaltet, wodurch die erste Rückleseleitung R1 auf Eingangsspannung liegt. Durch Durchschalten der Eingangsspannung wird somit (wenn sich die Eingangsspannung hinreichend von der Basisspannung unterscheidet) eine messbare Spannungsänderung an der ersten Rückleseleitung R1 erzeugt, die das Schließen des zweiten Halbleiterschalters 24 anzeigt.Through the closed second semiconductor switch 24 is the input voltage (indirectly via the second leg 26 ) is turned on to the first read-back line R1, whereby the first read-back line R1 is at input voltage. By switching the input voltage is thus (if the input voltage sufficiently different from the base voltage) generates a measurable voltage change at the first readback line R1, the closing of the second semiconductor switch 24 displays.
Würde hingegen keine Änderung des Spannungspegels der ersten Rückleseleitung R1 gemessen, bzw. der Spannungspegel der ersten Rückleseleitung R1 weiterhin auf Basisspannung liegen, könnte dies ein Indiz dafür sein, dass der zweite Halbleiterschalter 24 oder die erste Rückleseleitung R1 beschädigt ist und ausgetauscht werden muss. Unterscheidet sich der Spannungspegel der ersten Rückleseleitung R1 während der Phase „O” somit nicht vom Spannungspegel der ersten Rückleseleitung R1 während der Phase „N”, kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann die Steuerlogik 18 den ersten Halbleiterschalter 22, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 öffnen und das zweite Pulsmuster 34 nach Phase „O” beenden. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass sich der zweite Halbleiterschalter 24 nicht schließen lässt oder die erste Rückleseleitung R1 beschädigt ist.If, on the other hand, no change in the voltage level of the first read-back line R1 was measured or the voltage level of the first read-back line R1 continues to be at the base voltage, this could be an indication that the second semiconductor switch 24 or the first readback line R1 is damaged and needs to be replaced. Thus, during the phase "O", the voltage level of the first read-back line R1 does not differ from the voltage level of the first read-back line R1 during the phase "N", the control logic 18 output the error signal and / or the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 switch to a predetermined operating state. For example. can the control logic 18 the first semiconductor switch 22 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open and the second pulse pattern 34 after phase "O" finish. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that the second semiconductor switch 24 does not close or the first readback line R1 is damaged.
Wie in 3 gezeigt, setzt sich das zweite Pulsmuster 34 in den Phasen „P” bis „V” fort, wobei in analoger Form die Funktionalität des dritten Halbleiterschalters 28 und des vierten Halbleiterschalters 30 unter Zuhilfenahme der zweiten Rückleseleitung R2 überprüft wird. Ferner sei noch darauf hingewiesen, dass durch das erste Pulsmuster 32 und das zweite Pulsmuster 34 erkannte identische Fehlerfalltypen durch identische Signalmuster oder über identische Signalleitungen angezeigt werden können.As in 3 shown, the second pulse pattern is set 34 in the phases "P" to "V", wherein in analog form the functionality of the third semiconductor switch 28 and the fourth semiconductor switch 30 is checked with the aid of the second Rückleseleitung R2. It should also be noted that by the first pulse pattern 32 and the second pulse pattern 34 detected identical types of error can be indicated by identical signal pattern or on identical signal lines.
4 zeigt ein Phasendiagramm eines dritten Pulsmusters 36. Das dritte Pulsmuster 36 umfasst neun Phasen des zweiten Pulsmusters 34, auf die in 4 unter Zuhilfenahme der Buchstaben „J” bis „M”, „P” bis „S” und „V” Bezug genommen wird, wobei die in 3 und 4 mit gleichen Buchstaben versehenen Phasen einander entsprechen, weshalb das in Bezug auf die sich entsprechenden Phasen in Zusammenhang mit 3 Offenbarte ebenfalls bzw. analog für das dritte Pulsmuster 36 gilt. 4 shows a phase diagram of a third pulse pattern 36 , The third pulse pattern 36 includes nine phases of the second pulse pattern 34 on the in 4 with the aid of the letters "J" to "M", "P" to "S" and "V", the in 3 and 4 correspond to each other with the same letter phases, which is why in relation to the corresponding phases associated with 3 Also revealed or analogous to the third pulse pattern 36 applies.
Wie beim zweiten Pulsmuster 34 wird beim dritten Pulsmuster 36 in der Phase „L” abgeprüft, ob sich der erste Halbleiterschalter 22 und der zweite Halbleiterschalter 24 öffnen lassen bzw. in der Phase „R” abgeprüft, ob sich der dritte Halbleiterschalter 28 und der vierte Halbleiterschalter 30 öffnen lassen. Allerdings wird das sich Schließen Lassen des zweiten Halbleiterschalters 24 und des vierten Halbleiterschalters 30 nicht explizit abgeprüft. Dies kann aber bei einer Wiederholung des dritten Pulsmusters 36 implizit abgeprüft werden, indem der Spannungspegel der dritten Rückleseleitung R3 in der Phase „K” oder „M” bzw. „Q” oder „S” erfasst wird.As with the second pulse pattern 34 becomes the third pulse pattern 36 in the phase "L" checked whether the first semiconductor switch 22 and the second semiconductor switch 24 let open or checked in the phase "R", whether the third semiconductor switch 28 and the fourth semiconductor switch 30 open. However, this will be the closing of the second semiconductor switch 24 and the fourth semiconductor switch 30 not explicitly checked. But this can be done by repeating the third pulse pattern 36 are detected implicitly by detecting the voltage level of the third read-back line R3 in the "K" or "M" or "Q" or "S" phase.
Würde sich nämlich der erste Halbleiterschalter 22 und der dritte Halbleiterschalter 28 nicht schließen lassen, würde die dritte Rückleseleitung in besagten Phasen auf Basisspannung liegen. In diesem Fall kann die Steuerlogik 18 das Fehlersignal ausgeben und/oder den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 in einen vorbestimmten Betriebszustand schalten. Bspw. kann die Steuerlogik 18 den ersten Halbleiterschalter 22, den zweiten Halbleiterschalter 24, den dritten Halbleiterschalter 28 und den vierten Halbleiterschalter 30 öffnen bzw. offenhalten und das dritte Pulsmuster 36 beenden. Ferner können Informationen über den Fehlerfalltyp im Fehlersignal kodiert sein, bspw. mittels eines Signalmusters oder eines definierten Spannungspegels, oder das Fehlersignal kann über eine eigens dafür vorgesehene Leitung übertragen werden, so dass das Fehlersignal signalisiert, dass Anzeichen bestehen, dass sich der erste Halbleiterschalter 22 und der dritte Halbleiterschalter 28 nicht schließen lassen.Would that be the first semiconductor switch 22 and the third semiconductor switch 28 Not let the third readback line in said phases would be at base voltage. In this case, the control logic 18 output the error signal and / or the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 switch to a predetermined operating state. For example. can the control logic 18 the first semiconductor switch 22 , the second semiconductor switch 24 , the third semiconductor switch 28 and the fourth semiconductor switch 30 open or keep open and the third pulse pattern 36 break up. Furthermore, information about the type of error can be coded in the error signal, for example by means of a signal pattern or a defined voltage level, or the error signal can be transmitted via a dedicated line, so that the error signal indicates that there are indications that the first semiconductor switch 22 and the third semiconductor switch 28 do not close.
5 zeigt ein Phasendiagramm eines vierten Pulsmusters 38. Das vierte Pulsmuster 38 umfasst zehn Phasen des ersten und zweiten Pulsmusters 32 und 34, auf die in 5 unter Zuhilfenahme der Buchstaben „A” bis „C”, „S” bis „V”, „K”, „L” und „W” Bezug genommen wird, wobei die in 2, 3 und 5 mit gleichen Buchstaben versehenen Phasen einander entsprechen, weshalb das in Zusammenhang mit den entsprechenden Phasen der 2 und 3 Offenbarte ebenfalls bzw. analog für das vierte Pulsmuster 38 gilt. Insbesondere prüft das vierte Pulsmuster 38 in den Phasen „A”, „B” und „C”, ob der erste Halbleiterschalter 22 und der zweite Halbleiterschalter 24 eingeschaltet werden können. Ferner prüft das vierte Pulsmuster 38 in den Phasen „S”, „T” und „U”, ob der dritte Halbleiterschalter 28 ein und ausgeschaltet und der vierte Halbleiterschalter 30 eingeschaltet werden kann. Des Weiteren prüft das vierte Pulsmuster 38 in den Phasen „K” und „L”, ob der erste Halbleiterschalter 22 und der zweite Halbleiterschalter 24 ausgeschaltet werden können. Zudem prüft das vierte Pulsmuster 38 in der Phase „W”, ob der vierte Halbleiterschalter 30 ausgeschaltet werden kann. 5 shows a phase diagram of a fourth pulse pattern 38 , The fourth pulse pattern 38 includes ten phases of the first and second pulse patterns 32 and 34 on the in 5 with the aid of the letters "A" to "C", "S" to "V", "K", "L" and "W", the in 2 . 3 and 5 correspond to each other with the same letters, which is why this is related to the corresponding phases of 2 and 3 Also revealed or analog for the fourth pulse pattern 38 applies. In particular, the fourth pulse pattern checks 38 in phases "A", "B" and "C", whether the first semiconductor switch 22 and the second semiconductor switch 24 can be turned on. Furthermore, the fourth pulse pattern checks 38 in the phases "S", "T" and "U", whether the third semiconductor switch 28 on and off and the fourth semiconductor switch 30 can be turned on. Furthermore, the fourth pulse pattern checks 38 in the phases "K" and "L", whether the first semiconductor switch 22 and the second semiconductor switch 24 can be turned off. In addition, the fourth pulse pattern checks 38 in the phase "W", whether the fourth semiconductor switch 30 can be turned off.
6 zeigt ein Verfahren zum Überprüfen der Halbleiterschalter 22, 24, 28 und 30 der elektrischen Vorrichtung 10 durch die Steuerlogik 18. Das Verfahren umfasst den Schritt des Ansteuerns des ersten Steuereingangs, des zweiten Steuereingangs, des dritten Steuereingangs und des vierten Steuereingangs der Halbleiterschalter 22, 24, 28 und 30 gemäß einer oder mehrerer Phasen eines der Pulsmuster 32, 34, 36 und 38 und den Schritt des Auswertens der über die erste Rückleseleitung R1, die zweite Rückleseleitung R2 und/oder die dritte Rückleseleitung R3 empfangenen Signale. Im Fehlerfall kann die Steuerlogik 18 die Halbleiterschalter 22, 24, 28 und 30 wie oben beschrieben in einen vorbestimmten Betriebszustand schalten und das Fehlersignal ausgeben, welches anzeigt, dass ein Fehler aufgetreten ist. Ferner kann das Fehlersignal, wie oben beschrieben, so ausgegeben werden, dass neben der Information, dass ein Fehler aufgetreten ist, auch der Fehlertyp angezeigt wird, bspw., dass sich ein bestimmter Halbleiterschalter 22, 24, 28 und 30 nicht öffnen oder nicht schließen lässt. Der vorbestimmte Zustand der Halbleiterschalter 22, 24, 28 und 30 kann ferner so gewählt sein, dass die Stromversorgung des Ausgangs 14 unterbrochen wird und so eine an den Ausgang 14 angeschlossene elektrische Schaltung ausgeschaltet wird. 6 shows a method for checking the semiconductor switches 22 . 24 . 28 and 30 the electrical device 10 through the control logic 18 , The method includes the step of driving the first control input, the second control input, the third control input and the fourth control input of the semiconductor switches 22 . 24 . 28 and 30 according to one or more phases of one of the pulse patterns 32 . 34 . 36 and 38 and the step of evaluating the signals received via the first readback line R1, the second readback line R2 and / or the third readback line R3. In case of error, the control logic 18 the semiconductor switches 22 . 24 . 28 and 30 as described above, switch to a predetermined operating state and output the error signal indicating that an error has occurred. Further, as described above, the error signal may be output such that in addition to the information that an error has occurred, the type of error is also displayed, for example, that a particular semiconductor switch 22 . 24 . 28 and 30 not open or not close. The predetermined state of the semiconductor switches 22 . 24 . 28 and 30 can also be chosen so that the power supply of the output 14 is interrupted and so on to the output 14 connected electrical circuit is turned off.
BezugszeichenlisteLIST OF REFERENCE NUMBERS
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1010
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Schaltungcircuit
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1212
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Eingangentrance
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1414
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Ausgangoutput
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1616
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Schaltvorrichtungswitching device
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1818
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Steuerlogikcontrol logic
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2020
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Erster LeitungszweigFirst line branch
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2222
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Erster HalbleiterschalterFirst semiconductor switch
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2424
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Zweiter HalbleiterschalterSecond semiconductor switch
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2626
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Zweiter LeitungszweigSecond line branch
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2828
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Dritter HalbleiterschalterThird semiconductor switch
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3030
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Vierter HalbleiterschalterFourth semiconductor switch
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32–3832-38
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Pulsmusterpulse pattern
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40–4240-42
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Verfahrensschrittesteps
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A–WA-W
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Testphasen/TestzuständeTest phase / test conditions
ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION
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Zitierte PatentliteraturCited patent literature
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DE 10307999 A1 [0003] DE 10307999 A1 [0003]
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DE 102004058540 A1 [0004] DE 102004058540 A1 [0004]
