DE202014002367U1

DE202014002367U1 - Dynamic hysteresis comparator

Info

Publication number: DE202014002367U1
Application number: DE202014002367.0U
Authority: DE
Original assignee: Dialog Semiconductor GmbH
Current assignee: Dialog Semiconductor GmbH
Priority date: 2014-03-17
Filing date: 2014-03-17
Publication date: 2014-04-15
Anticipated expiration: 2024-03-18

Abstract

Eine dynamische Hystereseschaltung, die verbunden ist mit einem Ausgang einer Auslöseschaltung eines „dynamische Hysterese”-Komparators zum Erfassen, wenn eine Entscheidung getroffen wird, dass ein erster Eingang des Komparators größer oder geringer ist als ein zweiter Eingang des Komparators, wodurch veranlasst wird, dass ein Ausgang des Komparators einen Zustand ändert, wobei, sobald die Entscheidung erfasst wird, die die Zustandsänderung des Ausgangs veranlasst, verhindert wird, dass Entscheidungen, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang, veranlassen, dass der Ausgang des „dynamische Hysterese”-Komparators einen Zustand ändert für zumindest eine feste Zeitdauer, wobei die dynamische Hystereseschaltung aufweist: eine Timer-Schaltung, die konfiguriert ist zum Erzeugen zumindest einer gesteuerten Zeitverzögerung, um die dynamische Hysterese zu steuern; und eine Hystereseschaltung, die konfiguriert ist zum Ableiten von Strom von einem Differenzialeingangspaar von Transistoren des „dynamische Hysterese”-Komparators zum Einführen eines Offsets derart, dass, wenn der Offset das Signal unterstützt, das den Komparator zum Umschalten veranlasste, dann der „dynamische Hysterese”-Komparator wahrscheinlich nicht zurückschaltet während der zumindest einen gesteuerten Zeitverzögerung, während der der Offset angewendet wird.A dynamic hysteresis circuit connected to an output of a trigger circuit of a "dynamic hysteresis" comparator for sensing when a decision is made that a first input of the comparator is greater or less than a second input of the comparator, thereby causing an output of the comparator changes state, and once the decision is made to cause the output to change state, decisions that determine that the second input is now less than or greater than the first input are prevented from causing the The output of the “dynamic hysteresis” comparator changes state for at least a fixed period of time, the dynamic hysteresis circuit comprising: a timer circuit configured to generate at least one controlled time delay to control the dynamic hysteresis; and a hysteresis circuit configured to derive current from a differential input pair of transistors of the “dynamic hysteresis” comparator to introduce an offset such that if the offset supports the signal that caused the comparator to switch, then the “dynamic hysteresis ”Comparator is unlikely to switch back during the at least one controlled time delay during which the offset is applied.

Description

Diese Anmeldung beansprucht einen Vorteil unter 35 U.S.C. §119 zu der vorläufigen US-Patentanmeldung Seriennummer 61/898,715, eingereicht am 1. November 2013, die einem gemeinsamen Begünstigten zugewiesen ist und hierin durch Bezugnahme in ihrer Gesamtheit aufgenommen ist.This application claims an advantage under 35 U.S.C. §119 to US Provisional Patent Application Serial No. 61 / 898,715, filed on Nov. 1, 2013, assigned to a common assignee and incorporated herein by reference in its entirety.

Technisches GebietTechnical area

Diese Offenbarung betrifft im Allgemeinen elektronische Schaltungen und insbesondere Komparatorschaltungen, die einen Differenzialverstärker verwenden und eine dynamische Hysterese haben, in der eine Differenzentscheidung um eine feste Zeitdauer verzögert wird.This disclosure generally relates to electronic circuits, and more particularly to comparator circuits employing a differential amplifier and having a dynamic hysteresis in which a differential decision is delayed by a fixed amount of time.

Hintergrundbackground

Wie in der Technik bekannt ist, ist eine Komparatorschaltung eine Vorrichtung, die zwei Eingangssignale (entweder Spannung oder Strom) vergleicht und ein digitales Ausgangssignal liefert, das angibt, welches der Eingangssignale größer ist. Die 1a–1c zeigen einen Komparator ohne Hysterese. Die 1d–1h zeigen die Struktur und den Betrieb eines Komparators mit Hysterese. Im Allgemeinen hat ein Komparator COMP1, wie in 1a gezeigt, zwei Eingangsanschlüsse Vin und Vth, die an einen Differenzialverstärker innerhalb des Komparators COMP1 angelegt werden. Die Spannung an dem Anschluss Vth ist die Schwellenspannung zur Bestimmung, ob die Spannung an dem Eingangsanschluss Vin geringer oder größer als der Schwellenspannungspegel ist. Wenn die Spannung an dem Eingangsanschluss Vin durch den Spannungspegel der Spannung an dem Anschluss Vth hindurchgeht, hat ein Ausgangsanschluss Vo eine Spannung, die das Vorzeichen der Differenz zwischen den Spannungen repräsentiert, die an die zwei Eingangsanschlüsse Vin und Vth angelegt werden. Die Eingangsspannungen müssen jeweils größer sein als die Offset-Spannung des Differenzialverstärkers plus eine Overdrive-Spannung derart, dass die Verstärkung des Differenzialverstärkers bewirkt, dass die Spannung an dem Ausgangsanschluss Vo einen Spannungspegel annimmt, der einen digitalen Logikzustand V_OH und VoL definiert. 1b ist eine Darstellung der Spannung an dem Eingangsanschluss Vin gegenüber der Spannung an dem Ausgangsanschluss Vout. 1c ist eine Darstellung der Spannung an dem Eingangsanschluss Vin und der Spannung an dem Ausgangsanschluss Vout gegenüber der Zeit. Wenn der Spannungspegel an dem Eingangsanschluss Vin in seinem Übergang relativ langsam ist, kann jedes an den Eingangsanschlüssen Vin und Vth vorhandene Rauschen mehrere Übergänge des Spannungspegels an dem Ausgangsanschluss zwischen den digitalen Zuständen verursachen. In vielen Anwendungen können diese mehreren Übergänge einen Schaden an gesteuerten Vorrichtungen verursachen, wie Motoren, Schalter usw.As is known in the art, a comparator circuit is a device that compares two input signals (either voltage or current) and provides a digital output signal indicating which of the input signals is larger. The 1a - 1c show a comparator without hysteresis. The 1d - 1h show the structure and operation of a comparator with hysteresis. In general, a comparator COMP1, as in 1a 2, two input terminals Vin and Vth are applied to a differential amplifier within the comparator COMP1. The voltage at the terminal Vth is the threshold voltage for determining whether the voltage at the input terminal Vin is less than or greater than the threshold voltage level. When the voltage at the input terminal Vin passes through the voltage level of the voltage at the terminal Vth, an output terminal Vo has a voltage representing the sign of the difference between the voltages applied to the two input terminals Vin and Vth. The input voltages must each be greater than the offset voltage of the differential amplifier plus an overdrive voltage such that the gain of the differential amplifier causes the voltage at the output terminal Vo to assume a voltage level defining a digital logic state V _OH and VoL. 1b FIG. 12 is a diagram of the voltage at the input terminal Vin versus the voltage at the output terminal Vout. FIG. 1c FIG. 12 is an illustration of the voltage at the input terminal Vin and the voltage at the output terminal Vout versus time. When the voltage level at the input terminal Vin is relatively slow in its transition, any noise present at the input terminals Vin and Vth may cause multiple transitions in the voltage level at the output terminal between the digital states. In many applications, these multiple transitions can cause damage to controlled devices such as motors, switches, etc.

Eine Lösung, um mehrere Übergänge des Komparators COMP1 zu verhindern, ist ein Hinzufügen von Hysterese zu dem Komparator COMP1. Eine Hysterese führt zwei getrennte Schwellenspannungspegel in dem Komparator COMP1 ein. Die 1e und 1g sind eine schematische Darstellung für einen Komparator mit Hysterese. In den 1e und 1g ist ein Spannungsteiler von dem positiven Anschluss + hinzugefügt. Der Spannungsteiler wird aus den Widerständen R1 und R2 gebildet. Die 1e und 1h sind Darstellungen der Eingangsspannung Vin gegenüber dem Ausgang Vo des Komparators COMP1 für die Komparatoren der 1d und 1g. In 1g ist ein erster Anschluss des Widerstands R1 verbunden, um den Schwellenspannungspegel Vth zu empfangen. Ein zweiter Anschluss des Widerstands R1 ist mit dem ersten Anschluss des Widerstands R2 und mit dem positiven Anschluss des Komparators COMP1 verbunden. Der zweite Anschluss des Widerstands R2 ist mit dem Ausgangsanschluss des Komparators COMP1 verbunden. In 1e ist der Ausgangsspannungsanschluss Vo an dem hohen Ausgangsspannungspegel, wenn der Eingangsanschluss Vin an einem Spannungspegel ist, der geringer ist als der hohe Schwellenspannungspegel VthH, wenn der Eingangsspannungspegel von einem niedrigeren Spannungspegel zu einem höheren Spannungspegel übergeht. Wenn der Eingangsspannungspegel den höheren Schwellenspannungspegel VthH passiert, wird der Ausgangsspannungspegel auf die niedrigere Spannung VoL gezwungen. Wenn der Eingangsspannungspegel höher ist als der niedrigere Schwellenspannungspegel VthL, ist die Ausgangsspannung an dem niedrigeren Ausgangsspannungspegel VoL. Wenn die Eingangsspannung von einer Spannung, die größer ist als der niedrigere Schwellenspannungspegel VthL, zu einem Spannungspegel übergeht, der niedriger ist als der niedrigere Schwellenspannungspegel VthL, wird der Ausgangsspannungspegel auf den höheren Ausgangsspannungspegel VoH gezwungen, wenn der Eingangsspannungspegel den niedrigeren Schwellenspannungspegel VthL erreicht. Wenn es Rauschen auf dem negativen (–) Eingangsspannungsanschluss Vin oder dem positiven (+) Eingangsspannungsanschluss gibt, wird der Komparator nicht zu dem niedrigeren Schwellenpegel VthL zurückgekehrt sein, wenn das Rauschen nicht größer ist als der höhere Schwellenspannungspegel VthH.One solution to prevent multiple transitions of the comparator COMP1 is to add hysteresis to the comparator COMP1. Hysteresis introduces two separate threshold voltage levels in comparator COMP1. The 1e and 1g are a schematic representation of a comparator with hysteresis. In the 1e and 1g a voltage divider is added by the + positive terminal. The voltage divider is formed from the resistors R1 and R2. The 1e and 1h are representations of the input voltage Vin against the output Vo of the comparator COMP1 for the comparators of 1d and 1g , In 1g a first terminal of the resistor R1 is connected to receive the threshold voltage level Vth. A second terminal of the resistor R1 is connected to the first terminal of the resistor R2 and to the positive terminal of the comparator COMP1. The second terminal of the resistor R2 is connected to the output terminal of the comparator COMP1. In 1e For example, the output voltage terminal Vo is at the high output voltage level when the input terminal Vin is at a voltage level lower than the high threshold voltage level VthH when the input voltage level transitions from a lower voltage level to a higher voltage level. When the input voltage level passes the higher threshold voltage level VthH, the output voltage level is forced to the lower voltage VoL. When the input voltage level is higher than the lower threshold voltage level VthL, the output voltage at the lower output voltage level is VoL. When the input voltage transitions from a voltage greater than the lower threshold voltage level VthL to a voltage level lower than the lower threshold voltage level VthL, the output voltage level is forced to the higher output voltage level VoH when the input voltage level reaches the lower threshold voltage level VthL. If there is noise on the negative (-) input voltage terminal Vin or the positive (+) input voltage terminal, the comparator will not return to the lower threshold level VthL if the noise is not greater than the higher threshold voltage level VthH.

Die 1g und 1h haben die Eingangsspannung Vin und die Schwellenspannung Vth ausgetauscht. In diesem Fall, wie in 1h gezeigt, sind die Richtungen für die Übergänge des Eingangsspannungspegels Vin zu dem positiven (+) Anschluss des Komparators COMP1 im Vergleich zu den Schwellenspannungspegeln VthL und VthH zu denen der 1e umgekehrt. Ähnlich sind die Ausgangsspannungen VoL und VoH im Vergleich zu der Eingangsspannung Vin umgekehrt.The 1g and 1h have exchanged the input voltage Vin and the threshold voltage Vth. In this case, as in 1h are shown, the directions for the transitions of the input voltage level Vin to the positive (+) Connection of the comparator COMP1 compared to the threshold voltage levels VthL and VthH to those of 1e vice versa. Similarly, the output voltages VoL and VoH are reversed as compared with the input voltage Vin.

Die Komparatoren COMP1 zeigen zwei Typen von Hysterese, wobei eine klassische Hysterese durch Ändern der Schwellenspannungspegel VthL und VthH abhängig von dem Zustand der Ausgangsspannungspegel VoL und VoH vorgesehen ist. Die meisten Mittel für diese Durchführung in den Komparatoren des Standes der Technik fügen zumindest 5 mV zu den Schaltschwellenspannungspegeln VthL und VthH hinzu.The comparators COMP1 show two types of hysteresis, whereby a classical hysteresis is provided by changing the threshold voltage levels VthL and VthH depending on the state of the output voltage levels VoL and VoH. Most means for this implementation in the prior art comparators add at least 5 mV to the switching threshold voltage levels VthL and VthH.

Im Stand der Technik wirken andere Wege, um eine dynamische Hysterese zu erreichen, oft auf die Eingänge selbst, durch Auseinanderziehen der Eingangsschwellenspannungspegel VthL und VthH, sobald der Ausgang den Zustand ändert.In the prior art, other ways to achieve dynamic hysteresis often act on the inputs themselves by pulling the input threshold voltage levels VthL and VthH apart as soon as the output changes state.

Eine Anwendung für einen Komparator ist in einem Abwärts(Buck)-DC-zu-DC-Wandler. Der Komparator vergleicht die Ausgangsspannung des Abwärts-DC-zu-DC-Wandlers mit einer Referenzspannung und bestimmt, ob zusätzlicher Strom auf einen Induktor in der Schaltung angewendet werden muss, wie in der Technik bekannt ist. Die Schaltfrequenz des Stroms zu dem Induktor oder von dem Induktor ist im Allgemeinen fest, wobei der Arbeitszyklus der Schaltfrequenz angepasst oder pulsweitenmoduliert wird, um die Menge von Strom zu bestimmen, die in den Induktor und somit an die Lastschaltung fließt, die mit dem Ausgangsanschluss des DC-zu-DC-Wandlers verbunden ist.An application for a comparator is in a buck-to-DC buck converter. The comparator compares the output voltage of the buck-to-DC converter to a reference voltage and determines whether additional current must be applied to an inductor in the circuit, as is known in the art. The switching frequency of the current to the inductor or inductor is generally fixed, with the duty cycle being adjusted or pulse width modulated to determine the amount of current flowing into the inductor and thus to the load circuit connected to the output terminal of the inductor DC-to-DC converter is connected.

Im Allgemeinen arbeiten Abwärts-DC-zu-DC-Wandler in einem von zwei verschiedenen Modi, einem kontinuierlichen Modus und einem diskontinuierlichen Modus. Wenn der Abwärts-DC-zu-DC-Wandler bei geringer Last (einem geringen Laststrom) betrieben wird, wird der Strom, der von der Versorgungsspannungsquelle geliefert wird, nicht bei jedem Zyklus geliefert, und der Strom wird dann von dem kollabierenden Feld des Induktors geliefert. Anstatt eines pulsweitenmodulierten (PWM – pulse width modulated) Umwandlungsprozesses in dem kontinuierlichen Modus zu sein, basiert die Umwandlung nun auf einer Pulsfrequenzmodulation (PFM – pulse frequency modulation) in dem diskontinuierlichen Modus. Oft wird der diskontinuierliche Modus in tragbaren elektronischen Geräten, wie ein zellulares Smartphone, Tabletcomputer, digitales Lesegerät, usw., als „Schlafmodus” verwendet. Der einzige Strom, der von dem System in diesen Anwendungen erforderlich ist, ist ein Überwachungsstrom für eine Systemwartung (d. h. Systemtakt und Timer, Überwachung zellulares Netzwerk, Überwachung drahtloses Netzwerk).In general, buck-to-DC converters operate in one of two different modes, a continuous mode and a discontinuous mode. When the buck-boost DC-to-DC converter is operated under light load (a low load current), the current supplied by the supply voltage source is not supplied every cycle, and the current is then removed from the collapsing field of the inductor delivered. Instead of being in the continuous mode PWM (Pulse Width Modulated) conversion process, the conversion is now based on Pulse Frequency Modulation (PFM) in the discontinuous mode. Often the discontinuous mode is used in portable electronic devices, such as a cellular smartphone, tablet computer, digital reader, etc., as a "sleep mode". The only power required by the system in these applications is a system maintenance monitor stream (i.e., system clock and timer, cellular network monitoring, wireless network monitoring).

Die Entscheidung zum Wechsel zwischen kontinuierlichem oder Synchron-Modus und dem diskontinuierlichen oder Ruhe-Modus wird basierend auf dem Ausgangsstrom des Abwärts-DC-zu-DC-Wandlers zu der Systemlast getroffen. Diese Entscheidung zum Wechseln zwischen den Modi wird unter Verwendung eines Komparators getroffen. Um zu verhindern, dass der Komparator zwischen den Synchron- und Ruhe-Modi hin- und herschaltet, ist eine Hysterese erforderlich. Typischerweise wird eine Hysterese unter Verwendung eines geringen Spannungs-Offsets in dem Komparator implementiert, wie oben beschrieben. Viele Variationen dieser Verfahren existieren, um die Spannungs-Offset-Hysterese durchzuführen.The decision to switch between continuous or synchronous mode and the discontinuous or quiescent mode is made based on the output current of the buck-to-root DC-to-DC converter to the system load. This decision to switch between modes is made using a comparator. To prevent the comparator from toggling between synchronous and idle modes, hysteresis is required. Typically, hysteresis is implemented using a low voltage offset in the comparator as described above. Many variations of these methods exist to perform the voltage offset hysteresis.

Der Abwärts-DC-zu-DC-Wandler schätzt den Ausgangsstrom durch Messen des Spannungsabfalls über eine PMOS-Durchlass-Vorrichtung, die zwischen der Versorgungsenergiequelle und dem Induktor verbunden ist, um Strom an den Induktor zu liefern. Die PMOS-Durchlass-Vorrichtung ist befähigt, die Versorgungsenergiequelle während der positiven Phase der Schaltwellenform zu verbinden, und der Laststrom wird durch diese zugeführt.The buck-to-DC converter estimates the output current by measuring the voltage drop across a PMOS pass device connected between the supply power source and the inductor to provide power to the inductor. The PMOS pass device is capable of connecting the supply power source during the positive phase of the switching waveform, and the load current is supplied therethrough.

Der Spannungsabfall über einen PMOS-Durchlass-Transistor bezieht sich auf die Versorgungsenergiequelle und ist proportional zu dem Ausgangsstrom. Dieser wird dann in einer aus mehreren Art und Weisen gemittelt, um eine Spannung zu liefern, die proportional zu dem durchschnittlichen Ausgangsstrom ist.The voltage drop across a PMOS forward transistor refers to the supply energy source and is proportional to the output current. This is then averaged in one of several ways to provide a voltage that is proportional to the average output current.

Der typische Schwellenstrom, an dem die Entscheidung zu treffen ist, ist nicht groß, im Allgemeinen ungefähr 100 mA in verschiedenen Anwendungen. Die Impedanz des PMOS-Durchlass-Transistors ist ausgebildet, sehr gering zu sein, typischerweise weniger als 100 mOhm, um eine hohe Effizienz zu bieten. Der Spannungsabfall über dem PMOS-Durchlass-Transistor ist daher relativ klein bei ungefähr ~10 mV, wie aus Obigem zu sehen ist. Dieses Problem wird weiter kompliziert dadurch, dass die Spannung über dem PMOS-Durchlass-Transistor typischerweise durch den Arbeitszyklus skaliert wird und weniger als die Hälfte dieses Werts ~5 mV sein kann. Weiter wird die Entscheidung, in den Synchronmodus zu schalten, in dem Ruhemodus getroffen, in dem der Ruhestrom, der zum Treffen dieser Entscheidung verfügbar ist, sehr niedrig ist. Daher ist keine Verstärkung möglich und das verwendete System muss einfach gehalten werden. Somit ist zu sehen, dass die Spannungs-Offset-Hysterese für die Anwendung, wie gezeigt, nicht ausreichend ist.The typical threshold current at which to make the decision is not large, generally about 100 mA in various applications. The impedance of the PMOS pass transistor is designed to be very low, typically less than 100 milliohms, to provide high efficiency. The voltage drop across the PMOS pass transistor is therefore relatively small at about ~ 10 mV, as can be seen from the above. This problem is further complicated by the fact that the voltage across the PMOS pass-transistor is typically scaled by the duty cycle and less than half of this value can be ~ 5 mV. Further, the decision to switch to the synchronous mode is made in the sleep mode in which the quiescent current available to make this decision is very low. Therefore, no reinforcement is possible and the system used must be kept simple. Thus, it can be seen that the voltage offset hysteresis is insufficient for the application as shown.

ZusammenfassungSummary

Eine Aufgabe dieser Offenbarung ist, einen Komparator mit einem Schwellenspannungspegel mit dynamischer Hysterese vorzusehen zum Erfassen von geringen Änderungen bei Differenzeingangssignalen an den Eingängen, während eines Steuerns einer Dauer, während der ein Ausgangsspannungszustand fest bleibt.An object of this disclosure is to provide a comparator with a Providing dynamic hysteresis threshold voltage level for detecting small changes in differential input signals at the inputs while controlling a duration during which an output voltage state remains fixed.

Eine weitere Aufgabe dieser Offenbarung ist, einen Komparator mit einem Schwellenspannungspegel mit dynamischer Hysterese vorzusehen zum Verhindern, dass der Ausgang des Komparators einen Zustand auf instabile Art und Weise ändert (Flattern/Chattering).Another object of this disclosure is to provide a comparator having a threshold voltage level with dynamic hysteresis for preventing the output of the comparator from unstable changing state (fluttering / chattering).

Eine weitere Aufgabe dieser Offenbarung ist, einen Komparator vorzusehen mit einem dynamischen Offset-Schwellenspannungspegel, der Änderungen der Differenzialeingangssignale an dem Eingang ermöglicht, während eines Steuerns einer Offset-Spannung der Schwellenspannung des Komparators für zumindest eine feste Zeitdauer.It is another object of this disclosure to provide a comparator having a dynamic offset threshold voltage level that permits changes in the differential input signals to the input while controlling an offset voltage of the threshold voltage of the comparator for at least a fixed period of time.

Eine weitere Aufgabe der vorliegenden Offenbarung ist, eine elektronische Schaltung vorzusehen, wie einen Abwärts(buck)-DC-zu-DC-Wandler mit einer Modus-Umschalt-Erfassungsschaltung zum Steuern des Übergangs zwischen einem kontinuierlichen oder synchronen Modus und einem Ruhe- oder diskontinuierlichen Modus, um eine Instabilität in dem Ausgang der elektronischen Schaltung zu verhindern.Another object of the present disclosure is to provide an electronic circuit such as a buck-to-DC converter with a mode switching detection circuit for controlling the transition between a continuous or synchronous mode and a quiescent or discontinuous one Mode to prevent instability in the output of the electronic circuit.

Um zumindest eine dieser Aufgaben zu erfüllen, ist eine dynamische Hystereseschaltung mit einem Ausgang einer Auslöseschaltung eines Komparators verbunden, die erfasst, wenn eine Entscheidung getroffen wird, dass ein erster Eingang des Komparators größer oder geringer ist als ein zweiter Eingang des Komparators, wodurch veranlasst wird, dass ein Ausgang des Komparators einen Zustand ändert. Sobald die Entscheidung erfasst wird, die die Zustandsänderung des Ausgangs veranlasst, verhindert die dynamische Hystereseschaltung, dass Entscheidungen, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang, veranlassen, dass der Ausgang des Komparators einen Zustand ändert für eine feste Zeitdauer.In order to accomplish at least one of these objects, a dynamic hysteresis circuit is connected to an output of a trigger circuit of a comparator, which detects when a decision is made that a first input of the comparator is greater or less than a second input of the comparator, thereby causing in that an output of the comparator changes state. Once the decision is made to cause the state change of the output, the dynamic hysteresis circuit prevents decisions that determine that the second input is now less than or greater than the first input to cause the output of the comparator to change state for one fixed period of time.

Die dynamische Hystereseschaltung besteht aus einer Timer-Schaltung und einer Hystereseschaltung. Die Timer-Schaltung hat einen ersten Transistor eines ersten Konduktivitätstyps mit einem Gate-Anschluss, der mit einem phasengleichen bzw. In-Phase-Ausgang einer Auslöseschaltung verbunden ist, und einen zweiten Transistor des ersten Konnektivitätstyps mit einem Gate-Anschluss, der mit einem phasenverschobenen Ausgang der Auslöseschaltung verbunden ist. Die Timer-Schaltung hat einen ersten Widerstand, der zwischen einem Drain-Anschluss des ersten Transistors und einer Energieversorgungsspannungsquelle verbunden ist, und einen zweiten Widerstand, der zwischen einem Drain-Anschluss des zweiten Transistors und der Energieversorgungsspannungsquelle verbunden ist. Ein Source-Anschluss des ersten Transistors ist mit einem ersten Anschluss einer ersten Stromquelle verbunden. Ein Source-Anschluss des zweiten Transistors ist mit einem ersten Anschluss einer zweiten Stromquelle verbunden. Eine positive Platte eines ersten Kondensators ist mit einer Verbindungsstelle des Source-Anschlusses des ersten Transistors und des ersten Anschlusses der ersten Stromquelle verbunden. Eine positive Platte eines zweiten Kondensators ist mit einer Verbindungsstelle des Source-Anschlusses des zweiten Transistors und des ersten Anschlusses der zweiten Stromquelle verbunden. Eine negative Platte des ersten Kondensators ist mit einem ersten Anschluss einer dritten Stromquelle verbunden. Eine negative Platte des zweiten Kondensators ist mit einem ersten Anschluss einer vierten Stromquelle verbunden. Die zweiten Anschlüsse der ersten, zweiten, dritten und vierten Stromquellen sind mit der Massereferenzspannungsquelle verbunden.The dynamic hysteresis circuit consists of a timer circuit and a hysteresis circuit. The timer circuit has a first transistor of a first conductivity type having a gate terminal connected to an in-phase output of a trigger circuit, and a second transistor of the first connectivity type having a gate terminal connected to a phase-shifted one Output of the trigger circuit is connected. The timer circuit has a first resistor connected between a drain of the first transistor and a power supply voltage source, and a second resistor connected between a drain of the second transistor and the power supply voltage source. A source terminal of the first transistor is connected to a first terminal of a first current source. A source terminal of the second transistor is connected to a first terminal of a second current source. A positive plate of a first capacitor is connected to a junction of the source of the first transistor and the first terminal of the first current source. A positive plate of a second capacitor is connected to a junction of the source of the second transistor and the first of the second current source. A negative plate of the first capacitor is connected to a first terminal of a third current source. A negative plate of the second capacitor is connected to a first terminal of a fourth current source. The second terminals of the first, second, third and fourth current sources are connected to the ground reference voltage source.

Die Hystereseschaltung wird aus einem dritten und vierten Transistor der ersten Konduktivitätstypen gebildet. Der dritte Transistor hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des ersten Kondensators und des ersten Anschlusses der vierten Stromquelle der Timer-Schaltung verbunden ist. Der vierte Transistor hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des zweiten Kondensators und des ersten Anschlusses der dritten Stromquelle der Timer-Schaltung verbunden ist. Die Source-Anschlüsse der dritten und vierten Transistoren sind mit der Massereferenzspannungsquelle verbunden. Der Drain-Anschluss des dritten Transistors ist mit einem phasenverschobenen Ausgang eines Differenzialeingangsverstärkers des Komparators verbunden. Der Drain-Anschluss des vierten Transistors ist mit einem phasengleichen Ausgang des Differenzialeingangsverstärkers des Komparators verbunden. Die dritten und vierten Transistoren, wenn aktiviert, leiten Strom von dem Differenzialverstärker ab zum Vorsehen eines Offsets für eine Schwellenspannung des Differenzialverstärkers für die zumindest eine feste Zeitdauer, um ein Schalten bzw. Wechseln der Ausgangsanschlüsse des Komparators zu verhindern, wenn Entscheidungen erfasst werden, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang.The hysteresis circuit is formed of third and fourth transistors of the first conductivity type. The third transistor has a gate connected to the juncture of the negative plate connection of the first capacitor and the first terminal of the fourth current source of the timer circuit. The fourth transistor has a gate terminal connected to the juncture of the negative plate connection of the second capacitor and the first terminal of the third current source of the timer circuit. The sources of the third and fourth transistors are connected to the ground reference voltage source. The drain terminal of the third transistor is connected to a phase-shifted output of a differential input amplifier of the comparator. The drain terminal of the fourth transistor is connected to an in-phase output of the differential input amplifier of the comparator. The third and fourth transistors, when activated, divert current from the differential amplifier to provide an offset for a threshold voltage of the differential amplifier for the at least one fixed period of time to prevent switching of the output terminals of the comparator when detecting decisions determine that the second Input is now less than or greater than the first input.

In verschiedenen Ausführungsbeispielen sind die ersten, zweiten, dritten und vierten Stromquellen programmierbar, um die zumindest eine feste Zeitdauer anzupassen, um ein unerwünschtes Ändern des Zustands des Ausgangs des Komparators zu eliminieren, wenn Entscheidungen zu schnell erfasst werden, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang. Die Fähigkeit, die ersten, zweiten, dritten und vierten Stromquellen zu programmieren, ermöglicht die Einstellung der Hysterese-Spannungen der Schwellenspannung des Eingangs des Komparators.In various embodiments, the first, second, third and fourth current sources are programmable to adjust the at least one fixed period of time to eliminate undesirable change in the state of the output of the comparator when decisions are detected too fast that determine that the second input now smaller or larger than the first entrance. The ability to program the first, second, third and fourth current sources allows adjustment of the hysteresis voltages of the threshold voltage of the input of the comparator.

In anderen Ausführungsbeispielen ist der Kapazitätswert der ersten und zweiten Kondensatoren programmierbar zum Anpassen der Dauer der zumindest einen festen Zeitdauer. Die ersten und zweiten Kondensatoren umfassen eine Vielzahl von geschalteten Kondensatorschaltungen, die in Reihe und/oder parallel angeordnet sind, zum Anpassen der zumindest einen festen Zeitdauer.In other embodiments, the capacitance value of the first and second capacitors is programmable to adjust the duration of the at least one fixed time period. The first and second capacitors comprise a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the at least one fixed period of time.

In anderen Ausführungsbeispielen dieser Offenbarung, die zumindest eine dieser Aufgaben erfüllen, hat eine elektronische Schaltung, wie ein DC-zu-DC-Wandler, einen Komparator mit einer dynamischen Hystereseschaltung. Die dynamische Hystereseschaltung ist mit einem Ausgang einer Auslöseschaltung des Komparators verbunden, die erfasst, wenn eine Entscheidung getroffen wird, dass ein erster Eingang des Komparators größer oder geringer ist als ein zweiter Eingang des Komparators, wodurch veranlasst wird, dass ein Ausgang des Komparators einen Zustand ändert. Sobald die Entscheidung erfasst wird, die die Zustandsänderung des Ausgangs verursacht, wird verhindert, dass Entscheidungen, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang, veranlassen, dass der Ausgang des Komparators einen Zustand ändert für zumindest eine feste Zeitdauer. Die Struktur des Komparators mit der dynamischen Hystereseschaltung ist wie oben beschrieben.In other embodiments of this disclosure that accomplish at least one of these objects, an electronic circuit, such as a DC-to-DC converter, has a comparator with a dynamic hysteresis circuit. The dynamic hysteresis circuit is connected to an output of a trigger circuit of the comparator, which detects when a decision is made that a first input of the comparator is greater or less than a second input of the comparator, thereby causing an output of the comparator to become a state changes. Once the decision is made to cause the state change of the output, decisions that determine that the second input is now less than or greater than the first input will prevent the output of the comparator from changing state for at least one fixed one period of time. The structure of the comparator with the dynamic hysteresis circuit is as described above.

In weiteren Ausführungsbeispielen dieser Offenbarung, die zumindest eine dieser Aufgaben erfüllen, hat ein Komparator eine dynamische Offset-Schaltung, die mit einem Ausgang einer Auslöseschaltung des Komparators verbunden ist, die erfasst, wenn eine Entscheidung getroffen wird, dass ein erster Eingang des Komparator größer oder geringer ist als ein zweiter Eingang des Komparators, wodurch ein Ausgang des Komparators einen Zustand ändert. Sobald die Entscheidung erfasst wird, die die Zustandsänderung des Ausgangs veranlasst, wird verhindert, dass Entscheidungen, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang, veranlassen, dass der Ausgang des Komparators einen Zustand ändert für zumindest eine feste Zeitdauer.In further embodiments of this disclosure that accomplish at least one of these objects, a comparator has a dynamic offset circuit connected to an output of a trigger circuit of the comparator that detects when a decision is made that a first input of the comparator is greater than or equal to is less than a second input of the comparator, whereby an output of the comparator changes state. Once the decision is made to cause the state change of the output, decisions that determine that the second input is now less than or greater than the first input will prevent the output of the comparator from changing state for at least one fixed one period of time.

Die dynamische Offset-Schaltung ist aus einer Timer-Schaltung und einer Schwellen-Offset-Stromschaltung gebildet. Die Timer-Schaltung hat einen ersten Transistor eines ersten Konduktivitätstyps mit einem Gate-Anschluss, der mit einem phasengleichen Ausgang der Auslöseschaltung verbunden ist, und einen zweiten Transistor des ersten Konnektivitätstyps mit einem Gate-Anschluss, der mit einem phasenverschobenen Ausgang der Auslöseschaltung verbunden ist. Die Timer-Schaltung hat einen ersten Widerstand, der zwischen einem Drain-Anschluss des ersten Transistors und einer Energieversorgungsspannungsquelle verbunden ist, und einen zweiten Widerstand, der zwischen einem Drain-Anschluss des zweiten Transistors und der Energieversorgungsspannungsquelle verbunden ist. Ein Source-Anschluss des ersten Transistors ist mit einem ersten Anschluss einer ersten Stromquelle verbunden. Ein Source-Anschluss des zweiten Transistors ist mit einem ersten Anschluss einer zweiten Stromquelle verbunden. Eine positive Platte eines ersten Kondensators ist mit einer Verbindungsstelle des Source-Anschlusses des ersten Transistors und des ersten Anschlusses der ersten Stromquelle verbunden. Eine positive Platte eines zweiten Kondensators ist mit einer Verbindungsstelle des Source-Anschlusses des zweiten Transistors und des ersten Anschlusses der zweiten Stromquelle verbunden. Eine negative Platte des ersten Kondensators ist mit einem ersten Anschluss einer dritten Stromquelle verbunden. Eine negative Platte des zweiten Kondensators ist mit einem ersten Anschluss einer vierten Stromquelle verbunden. Die zweiten Anschlüsse der ersten, zweiten, dritten und vierten Stromquellen sind mit der Massereferenzspannungsquelle verbunden.The dynamic offset circuit is formed of a timer circuit and a threshold offset current circuit. The timer circuit has a first transistor of a first conductivity type with a gate terminal connected to an in-phase output of the trigger circuit, and a second transistor of the first connectivity type with a gate terminal connected to a phase-shifted output of the trigger circuit. The timer circuit has a first resistor connected between a drain of the first transistor and a power supply voltage source, and a second resistor connected between a drain of the second transistor and the power supply voltage source. A source terminal of the first transistor is connected to a first terminal of a first current source. A source terminal of the second transistor is connected to a first terminal of a second current source. A positive plate of a first capacitor is connected to a junction of the source of the first transistor and the first terminal of the first current source. A positive plate of a second capacitor is connected to a junction of the source of the second transistor and the first of the second current source. A negative plate of the first capacitor is connected to a first terminal of a third current source. A negative plate of the second capacitor is connected to a first terminal of a fourth current source. The second terminals of the first, second, third and fourth current sources are connected to the ground reference voltage source.

Die Schwellen-Offset-Schaltung wird aus einem dritten und vierten Transistor des ersten Konduktivitätstyps gebildet. Der dritte Transistor hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des ersten Kondensators und des ersten Anschlusses der vierten Stromquelle verbunden ist. Der vierte Transistor hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des zweiten Kondensators und des ersten Anschlusses der dritten Stromquelle verbunden ist. Die Source-Anschlüsse der dritten und vierten Transistoren sind mit der Massereferenzspannungsquelle verbunden. Der Drain-Anschluss des dritten Transistors ist mit einem phasenverschobenen Ausgang eines Differenzialeingangsverstärkers des Komparators verbunden. Der Drain-Anschluss des vierten Transistors ist mit einem phasengleichen Ausgang des Differenzialeingangsverstärkers des Komparators verbunden. Die dritten und vierten Transistoren, wenn aktiviert, liefern einen Offset-Strom durch die Eingangsstufe des Komparators, wodurch die Schwellenspannung des Differenzialeingangsverstärkers für die zumindest eine feste Zeitdauer mit einem Offset versehen wird, um ein Schalten bzw. Wechseln der Ausgangsanschlüsse des Komparators zu verhindern, wenn Entscheidungen erfasst werden, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang.The threshold offset circuit is formed of third and fourth transistors of the first conductivity type. The third transistor has a gate terminal connected to the junction of the negative plate connection of the first capacitor and the first terminal of the fourth current source. The fourth transistor has a gate terminal connected to the junction of the negative plate connection of the second capacitor and the first terminal of the third current source. The sources of the third and fourth transistors are connected to the ground reference voltage source. The drain terminal of the third transistor is connected to a phase-shifted output of a differential input amplifier of the comparator. The drain terminal of the fourth transistor is connected to an in-phase output of the differential input amplifier of the comparator. The third and fourth transistors, when activated, provide an offset current through the input stage of the comparator, whereby the threshold voltage of the differential input amplifier is offset for at least a fixed period of time to prevent switching of the output terminals of the comparator; when decisions are detected that determine that the second input is now less than or greater than the first input.

Ferner beginnt in anderen Ausführungsbeispielen dieser Offenbarung, die zumindest eine dieser Aufgaben erfüllen, ein Verfahren zur Bildung eines Komparators, der eine dynamische Hysterese hat, durch Bilden einer dynamischen Hystereseschaltung. Das Verfahren geht weiter durch Verbinden der dynamischen Hysterese mit einem Ausgang einer Auslöseschaltung des Komparators, die erfasst, wenn eine Entscheidung getroffen wird, dass ein erster Eingang des Komparators größer oder geringer ist als ein zweiter Eingang des Komparators, wodurch veranlasst wird, dass ein Ausgang des Komparators einen Zustand ändert. Das Verfahren geht weiter durch Verhindern, dass Entscheidungen, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang, daran gehindert werden, zu veranlassen, dass der Ausgang des Komparators einen Zustand ändert für zumindest eine feste Zeitdauer, sobald die Entscheidung erfasst wird, die die Zustandsänderung des Ausgangs veranlasst. Further, in other embodiments of this disclosure that accomplish at least one of these objects, a method of forming a comparator having dynamic hysteresis begins by forming a dynamic hysteresis circuit. The method continues by connecting the dynamic hysteresis to an output of a trigger circuit of the comparator, which detects when a decision is made that a first input of the comparator is greater or less than a second input of the comparator, thereby causing an output the comparator changes state. The method continues by preventing decisions that determine that the second input is now less than or greater than the first input from being prevented from causing the output of the comparator to change state for at least a fixed amount of time as soon as the second input Decision is made, which causes the state change of the output.

Der Schritt der Bildung der dynamischen Hystereseschaltung umfasst die Schritte eines Bildens einer Timer-Schaltung und einer Hystereseschaltung. Die Timer-Schaltung hat einen ersten Transistor eines ersten Konduktivitätstyps mit einem Gate-Anschluss, der mit einem phasengleichen Ausgang der Auslöseschaltung verbunden ist, und einen zweiten Transistor des ersten Konnektivitätstyps mit einem Gate-Anschluss, der mit einem phasenverschobenen Ausgang der Auslöseschaltung verbunden ist. Die Timer-Schaltung hat einen ersten Widerstand, der zwischen einem Drain-Anschluss des ersten Transistors und einer Energieversorgungsspannungsquelle verbunden ist, und einen zweiten Widerstand, der zwischen einem Drain-Anschluss des zweiten Transistors und der Energieversorgungsspannungsquelle verbunden ist. Ein Source-Anschluss des ersten Transistors ist mit einem ersten Anschluss einer ersten Stromquelle verbunden. Ein Source-Anschluss des zweiten Transistors ist mit einem ersten Anschluss einer zweiten Stromquelle verbunden. Eine positive Platte eines ersten Kondensators ist mit einer Verbindungsstelle des Source-Anschlusses des ersten Transistors und des ersten Anschlusses der ersten Stromquelle verbunden. Eine positive Platte eines zweiten Kondensators ist mit einer Verbindungsstelle des Source-Anschlusses des zweiten Transistors und des ersten Anschlusses der zweiten Stromquelle verbunden. Eine negative Platte des ersten Kondensators ist mit einem ersten Anschluss einer dritten Stromquelle verbunden. Eine negative Platte des zweiten Kondensators ist mit einem ersten Anschluss einer vierten Stromquelle verbunden. Die zweiten Anschlüsse der ersten, zweiten, dritten und vierten Stromquellen sind mit der Massereferenzspannungsquelle verbunden.The step of forming the dynamic hysteresis circuit comprises the steps of forming a timer circuit and a hysteresis circuit. The timer circuit has a first transistor of a first conductivity type with a gate terminal connected to an in-phase output of the trigger circuit, and a second transistor of the first connectivity type with a gate terminal connected to a phase-shifted output of the trigger circuit. The timer circuit has a first resistor connected between a drain of the first transistor and a power supply voltage source, and a second resistor connected between a drain of the second transistor and the power supply voltage source. A source terminal of the first transistor is connected to a first terminal of a first current source. A source terminal of the second transistor is connected to a first terminal of a second current source. A positive plate of a first capacitor is connected to a junction of the source of the first transistor and the first terminal of the first current source. A positive plate of a second capacitor is connected to a junction of the source of the second transistor and the first of the second current source. A negative plate of the first capacitor is connected to a first terminal of a third current source. A negative plate of the second capacitor is connected to a first terminal of a fourth current source. The second terminals of the first, second, third and fourth current sources are connected to the ground reference voltage source.

Die Hystereseschaltung ist aus dritten und vierten Transistoren der ersten Konduktivitätstypen gebildet. Der dritte Transistor hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des ersten Kondensators und des ersten Anschlusses der vierten Stromquelle verbunden ist. Der vierte Transistor hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des zweiten Kondensators und des ersten Anschlusses der dritten Stromquelle verbunden ist. Die Source-Anschlüsse der dritten und vierten Transistoren sind mit der Massereferenzspannungsquelle verbunden. Der Drain-Anschluss des dritten Transistors ist mit einem phasenverschobenen Ausgang eines Differenzialeingangsverstärkers des Komparators verbunden. Der Drain-Anschluss des vierten Transistors ist mit einem phasengleichen bzw. In-Phase-Ausgang des Differenzialeingangsverstärkers des Komparators verbunden. Die dritten und vierten Transistoren, wenn aktiviert, sehen einen Offset für eine Schwellenspannung des Differenzialverstärkers für die zumindest eine feste Zeitdauer vor, um ein Schalten bzw. Wechseln der Ausgangsanschlüsse des Komparators zu verhindern, wenn Entscheidungen erfasst werden, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang.The hysteresis circuit is formed of third and fourth transistors of the first conductivity type. The third transistor has a gate terminal connected to the junction of the negative plate connection of the first capacitor and the first terminal of the fourth current source. The fourth transistor has a gate terminal connected to the junction of the negative plate connection of the second capacitor and the first terminal of the third current source. The sources of the third and fourth transistors are connected to the ground reference voltage source. The drain terminal of the third transistor is connected to a phase-shifted output of a differential input amplifier of the comparator. The drain terminal of the fourth transistor is connected to an in-phase output of the differential input amplifier of the comparator. The third and fourth transistors, when activated, provide an offset for a threshold voltage of the differential amplifier for the at least one fixed period of time to prevent switching of the output terminals of the comparator when detecting decisions that determine that the second input now smaller or larger than the first entrance.

In verschiedenen Ausführungsbeispielen umfasst die Bildung der ersten, zweiten, dritten und vierten Stromquellen ein Programmieren der ersten, zweiten, dritten und vierten Stromquellen, um die zumindest eine feste Zeitdauer anzupassen, um ein unerwünschtes Ändern des Zustands des Ausgangs des Komparators zu eliminieren, wenn Entscheidungen, die bestimmen, dass der zweite Eingang nun geringer oder größer ist als der erste Eingang, zu schnell erfasst werden. Der Schritt des Programmierens der ersten, zweiten, dritten und vierten Stromquellen ermöglicht die Einstellung der Hysterese-Spannungen der Schwellenspannung des Eingangs des Komparators.In various embodiments, forming the first, second, third, and fourth current sources includes programming the first, second, third, and fourth current sources to adjust the at least one fixed period of time to eliminate undesirable changes in the state of the comparator output when making decisions that determine that the second input is now less than or greater than the first input to be detected too fast. The step of programming the first, second, third and fourth current sources enables the adjustment of the hysteresis voltages of the threshold voltage of the input of the comparator.

In anderen Ausführungsbeispielen umfasst der Schritt eines Bildens der ersten und zweiten Kondensatoren ein Programmieren des Kapazitätswerts der ersten und zweiten Kondensatoren zum Anpassen der Dauer der zumindest einen festen Zeitdauer. Zum Programmieren der ersten und zweiten Kondensatoren werden die ersten und zweiten Kondensatoren aus einer Vielzahl von geschalteten Kondensatorschaltungen gebildet, die in Reihe und/oder parallel angeordnet sind, zum Anpassen der zumindest einen festen Zeitdauer.In other embodiments, the step of forming the first and second capacitors includes programming the capacitance value of the first and second capacitors to adjust the duration of the at least one fixed time period. For programming the first and second capacitors, the first and second capacitors are formed from a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the at least one fixed period of time.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

1a–1c zeigen einen Komparator des Standes der Technik ohne Hysterese. 1a - 1c show a comparator of the prior art without hysteresis.

1d–1h zeigen die Struktur und den Betrieb eines Komparators des Standes der Technik mit Hysterese. 1d - 1h show the structure and operation of a prior art comparator with hysteresis.

2 ist eine schematische Darstellung einer ersten Implementierung eines „dynamische Hysterese”-Komparators, der die Prinzipien der vorliegenden Offenbarung enthält. 2 FIG. 12 is a schematic representation of a first implementation of a "dynamic hysteresis" comparator incorporating the principles of the present disclosure. FIG.

3a–3g sind ein Satz von Darstellungen von Signalen innerhalb des „dynamische Hysterese”-Komparators, der die Prinzipien der vorliegenden Offenbarung von 2 enthält. 3a - 3g are a set of representations of signals within the "dynamic hysteresis" comparator that embody the principles of the present disclosure 2 contains.

4 ist eine schematische Darstellung einer zweiten Implementierung eines „dynamische Hysterese”-Komparators, der die Prinzipien der vorliegenden Offenbarung enthält. 4 FIG. 12 is a schematic representation of a second implementation of a "dynamic hysteresis" comparator incorporating the principles of the present disclosure. FIG.

5 ist eine schematische Darstellung eines Abwärts-DC-zu-DC-Wandlers mit einem „dynamische Hysterese”-Komparator, der die Prinzipien der vorliegenden Offenbarung enthält. 5 FIG. 12 is a schematic representation of a buck-to-DC DC converter with a "dynamic hysteresis" comparator incorporating the principles of the present disclosure. FIG.

6a–6c sind ein Ablaufdiagramm eines Verfahrens zum Bilden eines „dynamische Hysterese”-Komparators, der die Prinzipien der vorliegenden Offenbarung enthält. 6a - 6c FIG. 10 is a flowchart of a method of forming a "dynamic hysteresis" comparator incorporating the principles of the present disclosure.

Detaillierte BeschreibungDetailed description

Der Komparator dieser Offenbarung sieht eine dynamische Hysterese vor, die erfasst, wenn eine Entscheidung getroffen wird, dass ein Eingang des Komparators einen Spannungspegel mit einer Größe hat, die größer oder geringer ist als die Größe des Spannungspegels an einem anderen Eingang des Komparators. Wenn die Entscheidung getroffen wird und der Ausgang oder die Ausgänge des Komparators seinen/ihren Zustand geändert hat/haben, verhindert eine dynamische Hystereseschaltung, dass die Entscheidung geändert wird für zumindest eine feste Zeitdauer. Die zumindest eine feste Zeitdauer ist als die einzelne Hysterese-Zeitdauer definiert, in der die Hysterese-Zeitdauer gleich einer Zeitdauer ist, in der sich der Ausgang oder die Ausgänge des Komparators nicht ändern darf/dürfen. Alternativ ist die zumindest eine feste Zeitdauer als die zwei Hysterese-Zeitdauern definiert, in denen die Hysterese-Zeitdauern unterschiedliche Zeitdauern haben, in denen sich der Ausgang oder die Ausgänge des Komparators nicht ändern darf/dürfen. Die Verzögerung für den Ausgang oder die Ausgänge des Komparators im Übergang von einem niedrigen Pegel zu einem hohen Pegel ist verschieden von der Verzögerungszeit für den Ausgang oder die Ausgänge des Komparators im Übergang von einem hohen Pegel zu einem niedrigen Pegel.The comparator of this disclosure provides a dynamic hysteresis that detects when a decision is made that one input of the comparator has a voltage level of a magnitude greater or less than the magnitude of the voltage level at another input of the comparator. If the decision is made and the output or outputs of the comparator has changed its state, a dynamic hysteresis circuit prevents the decision from being changed for at least a fixed amount of time. The at least one fixed period of time is defined as the single hysteresis period in which the hysteresis period is equal to a period of time in which the comparator output or outputs are not allowed to change. Alternatively, the at least one fixed period of time is defined as the two hysteresis periods in which the hysteresis periods have different durations in which the output or outputs of the comparator must not change. The delay for the output or the outputs of the comparator in the transition from a low level to a high level is different from the delay time for the output or the outputs of the comparator in the transition from a high level to a low level.

Die dynamische Hystereseschaltung in verschiedenen Ausführungsbeispielen des Komparators dieser Offenbarung hat eine programmierbare Hysterese derart, dass die Zeitdauer einfach programmiert und geändert werden kann. Die Programmierung der dynamischen Hystereseschaltung ist das Ergebnis eines Veränderns eines Kapazitätswerts oder eines Entladestroms einer Timer-Schaltung in der dynamischen Hystereseschaltung.The dynamic hysteresis circuit in various embodiments of the comparator of this disclosure has a programmable hysteresis such that the duration can be easily programmed and changed. The programming of the dynamic hysteresis circuit is the result of varying a capacitance value or a discharge current of a timer circuit in the dynamic hysteresis circuit.

Die dynamische Hystereseschaltung dieser Offenbarung ist derart implementiert, dass sie die Eingangsspannungen nicht stört, und die Zeitdauer der Hysterese unabhängig von der Ausgangsimpedanz der erfassten Signale ist. Die Hystereseschaltung ist derart verbunden, dass die Hystereseschaltung durch eine Änderung des Ausgangs des Komparators ausgelöst wird. In verschiedenen Ausführungsbeispielen der Hystereseschaltung dieser Offenbarung setzt die Änderung des Ausgangs die Spannung über einen oder mehrere Kondensator(en). Diese Spannung über die Kondensatoren verhindert, dass eine neue Entscheidung getroffen wird, während die Kondensatoren über eine Zeitdauer entladen werden, durch Hinzufügen eines Offset-Stroms durch das Differenzialeingangspaar von Transistoren des Komparators, um die Schwelle des Differenzialeingangspaares von Transistoren anzupassen.The dynamic hysteresis circuit of this disclosure is implemented such that it does not interfere with the input voltages, and the duration of the hysteresis is independent of the output impedance of the detected signals. The hysteresis circuit is connected such that the hysteresis circuit is triggered by a change in the output of the comparator. In various embodiments of the hysteresis circuit of this disclosure, the change in output sets the voltage across one or more capacitors. This voltage across the capacitors prevents a new decision from being made while discharging the capacitors over a period of time by adding an offset current through the differential input pair of transistors of the comparator to adjust the threshold of the differential input pair of transistors.

2 ist eine schematische Darstellung einer ersten Implementierung eines „dynamische Hysterese”-Komparators 5, der die Prinzipien der vorliegenden Offenbarung enthält. Der „dynamische Hysterese”-Komparator 5 hat eine Differenzialeingangsschaltung 10, die mit einem phasengleichen Anschluss INP und einem phasenverschobenen Anschluss INN verbunden ist. Der phasengleiche Anschluss INP ist mit einem Gate eines ersten NMOS-Transistors N1 eines Differenzialpaares von NMOS-Transistoren N1 und N2 verbunden und der phasenverschobene Anschluss INN ist mit einem Gate eines zweiten NMOS-Transistors N2 des Differenzialpaares von NMOS-Transistoren N1 und N2 verbunden. Die Sources des Differenzialpaares von NMOS-Transistoren N1 und N2 sind gemeinsam mit einer Kathode verbunden, die aus einem Gate und Drain eines Diode-verbundenen Transistors N12 gebildet wird. Die Anode, die aus der Source des Diode-verbundenen Transistors N12 gebildet ist, ist mit dem Bulk des Differenzialpaares von NMOS-Transistoren N1 und N2 und einem ersten Anschluss der Biasing-Stromquelle I_BIAS verbunden. Der zweite Anschluss der Biasing-Stromquelle I_BIAS ist mit der Massereferenzspannungsquelle verbunden. 2 is a schematic representation of a first implementation of a "dynamic hysteresis" comparator 5 incorporating the principles of the present disclosure. The "dynamic hysteresis" comparator 5 has a differential input circuit 10 , which is connected to an in-phase terminal INP and a phase-shifted terminal INN. The in-phase terminal INP is connected to a gate of a first NMOS transistor N1 of a Differential pair of NMOS transistors N1 and N2 connected and the phase-shifted terminal INN is connected to a gate of a second NMOS transistor N2 of the differential pair of NMOS transistors N1 and N2. The sources of the differential pair of NMOS transistors N1 and N2 are commonly connected to a cathode formed of a gate and drain of a diode-connected transistor N12. The anode, which is formed from the source of the diode-connected transistor N12, is connected to the bulk of the differential pair of NMOS transistors N1 and N2 and a first terminal of the biasing current source I _BIAS . The second terminal of the biasing current source I _BIAS is connected to the ground reference voltage source.

Der Drain des ersten NMOS-Transistors N1 eines Differenzialpaares von NMOS-Transistoren N1 und N2 ist mit einem ersten Anschluss einer ersten Stromquelle I1 verbunden und der Drain des zweiten NMOS-Transistors N2 eines Differenzialpaares von NMOS-Transistoren N1 und N2 ist mit einem ersten Anschluss einer zweiten Stromquelle I2 verbunden. Die zweiten Anschlüsse der ersten und zweiten Stromquellen I1 und I2 sind gemeinsam mit der Energieversorgungsspannungsquelle VDD verbunden. Die gemeinsame Verbindung des ersten NMOS-Transistors N1 und des ersten Anschlusses einer ersten Stromquelle I1 bildet den phasengleichen Ausgangsanschluss NET2 der Differenzialeingangsschaltung 10. Die gemeinsame Verbindung des zweiten NMOS-Transistors N2 und des ersten Anschlusses einer zweiten Stromquelle I2 bildet den phasenverschobenen Ausgangsanschluss NET1 der Differenzialeingangsschaltung 10.The drain of the first NMOS transistor N1 of a differential pair of NMOS transistors N1 and N2 is connected to a first terminal of a first current source I1 and the drain of the second NMOS transistor N2 of a differential pair of NMOS transistors N1 and N2 is connected to a first terminal a second current source I2 connected. The second terminals of the first and second current sources I1 and I2 are commonly connected to the power supply voltage source VDD. The common connection of the first NMOS transistor N1 and the first terminal of a first current source I1 forms the in-phase output terminal NET2 of the differential input circuit 10 , The common connection of the second NMOS transistor N2 and the first terminal of a second current source I2 forms the phase-shifted output terminal NET1 of the differential input circuit 10 ,

Wenn die Spannungen an dem phasengleichen Anschluss INP und dem phasenverschobenen Anschluss INN nicht identisch sind, dann nimmt einer des Differenzialpaares von NMOS-Transistoren N1 und N2 mehr Strom als der andere auf. Dies zwingt mehr Strom durch den phasengleichen Ausgangsanschluss NET2 oder den phasenverschobenen Ausgangsanschluss NET1 der Differenzialeingangsschaltung 10 an die Eingänge zu der Detektorschaltung 15.If the voltages on the in-phase terminal INP and the phase-shifted terminal INN are not identical, then one of the differential pair of NMOS transistors N1 and N2 receives more current than the other. This forces more current through the in-phase output terminal NET2 or the phase-shifted output terminal NET1 of the differential input circuit 10 to the inputs to the detector circuit 15 ,

Der phasengleiche Ausgangsanschluss NET2 ist mit dem Drain des NMOS-Transistors N3 und dem Gate des NMOS-Transistors N5 verbunden und der phasenverschobene Ausgangsanschluss NET1 ist mit dem Drain des NMOS-Transistors N4 und dem Gate des NMOS-Transistors N6 verbunden. Die Sources des NMOS-Transistors N3 und des NMOS-Transistors N5 sind mit der Massereferenzspannungsquelle verbunden. Die Gates der NMOS-Transistoren N3 und N4, die Sources der NMOS-Transistoren N5 und N6 und das Gate und der Drain des NMOS-Transistors N7 sind miteinander verbunden, um einen ersten Ausgang der Detektorschaltung 15 zu bilden. Der Drain des NMOS-Transistors N5 ist mit dem Gate und Drain des Diode-verbundenen PMOS-Transistors P1 verbunden und der Drain des NMOS-Transistors N6 ist mit dem Gate und Drain des Diode-verbundenen PMOS-Transistors P2 verbunden. Die Sources der Diode-verbundenen PMOS-Transistoren P1 und P2 sind mit der Energieversorgungsspannungsquelle VDD verbunden. Die Diode-verbundenen PMOS-Transistoren P1 und P2 bilden entsprechend aktive Lasten für die NMOS-Transistoren N5 und N6.The in-phase output terminal NET2 is connected to the drain of the NMOS transistor N3 and the gate of the NMOS transistor N5, and the phase-shifted output terminal NET1 is connected to the drain of the NMOS transistor N4 and the gate of the NMOS transistor N6. The sources of the NMOS transistor N3 and the NMOS transistor N5 are connected to the ground reference voltage source. The gates of the NMOS transistors N3 and N4, the sources of the NMOS transistors N5 and N6, and the gate and drain of the NMOS transistor N7 are connected together to form a first output of the detector circuit 15 to build. The drain of the NMOS transistor N5 is connected to the gate and drain of the diode-connected PMOS transistor P1, and the drain of the NMOS transistor N6 is connected to the gate and drain of the diode-connected PMOS transistor P2. The sources of the diode-connected PMOS transistors P1 and P2 are connected to the power supply voltage source VDD. The diode-connected PMOS transistors P1 and P2 respectively form active loads for the NMOS transistors N5 and N6.

Die Detektorschaltung 15 erfasst das Eingangssignal von dem phasengleichen Ausgangsanschluss NET2 oder dem phasenverschobenen Ausgangsanschluss der Differenzialeingangsschaltung 10 und wählt aus, welches höher ist. Das Paar von NMOS-Transistoren N5 und N6 bildet eine „Winner-takes-all”-Latch-Schaltung, die in einem digitalen „1”-Zustand oder einem digitalen „0”-Zustand basierend auf den Spannungspegeln einrastet, die an den phasengleichen Anschluss INP und den phasenverschobenen Anschluss INN angelegt werden. Der NMOS-Transistor N5 wird verwendet, um den Bias für die Auslöseschaltung 20 automatisch zu setzen.The detector circuit 15 detects the input signal from the in-phase output terminal NET2 or the phase-shifted output terminal of the differential input circuit 10 and choose which is higher. The pair of NMOS transistors N5 and N6 form a winner-takes-all latch circuit that latches in a digital "1" state or a digital "0" state based on the voltage levels that are on the in-phase Connection INP and the phase-shifted connection INN be created. The NMOS transistor N5 is used to set the bias for the trigger circuit 20 automatically set.

Die miteinander verbundenen Gates und Drains der Diode-verbundenen PMOS-Transistoren P1 und P2 bilden die zweiten und dritten Ausgänge der Auslöseschaltung. Die Gates und Drains der Diode-verbundenen PMOS-Transistoren P1 und P2 sind jeweils mit den Gates der PMOS-Transistoren P3 und P4 verbunden, um einen Stromspiegel zu bilden, der den Strom spiegelt, der durch das Paar von NMOS-Transistoren N5 und N6 der Detektorschaltung 15 geht, durch die PMOS-Transistoren P3 und P4, um den oberen Teil der Auslöseschaltung 30 zu bilden. Die NMOS-Transistoren N8 und N9 bilden jeweils eine Stromquelle, um zu bestimmen, ob die Ausgangsanschlüsse OUTN oder OUTP hoch oder niedrig sind. Die Drains des NMOS-Transistors N8 und des PMOS-Transistors P3 sind miteinander verbunden, um den Ausgangsanschluss OUTN zu bilden, und die Drains des NMOS-Transistors N9 und des PMOS-Transistors P4 sind miteinander verbunden, um den Ausgangsanschluss OUTP zu bilden. Die Gates der NMOS-Transistoren N8 und N9 sind mit dem ersten Ausgang der Detektorschaltung 15 verbunden. Die Sources der NMOS-Transistoren N8 und N9 sind mit der Massereferenzspannungsquelle verbunden. Die Auslöseschaltung 20 empfängt die Entscheidung von der Detektorschaltung 15 und erzeugt ein volles Differenzialdatensignal an den Ausgangsanschlüssen OUTN und OUTP. Jedoch kann jedes der Signale an den Ausgangsanschlüssen OUTN oder OUTP als Ausgang des „dynamische Hysterese”-Komparators 5 genommen werden. Die Signale an den Ausgangsanschlüssen OUTN oder OUTP werden normalerweise durch Konditionierungsschaltungen gepuffert (nicht gezeigt).The interconnected gates and drains of the diode-connected PMOS transistors P1 and P2 form the second and third outputs of the trigger circuit. The gates and drains of the diode-connected PMOS transistors P1 and P2 are respectively connected to the gates of the PMOS transistors P3 and P4 to form a current mirror which mirrors the current passing through the pair of NMOS transistors N5 and N6 the detector circuit 15 goes through the PMOS transistors P3 and P4, around the top of the trip circuit 30 to build. The NMOS transistors N8 and N9 each form a current source to determine whether the output terminals OUTN or OUTP are high or low. The drains of the NMOS transistor N8 and the PMOS transistor P3 are connected to each other to form the output terminal OUTN, and the drains of the NMOS transistor N9 and the PMOS transistor P4 are connected to each other to form the output terminal OUTP. The gates of the NMOS transistors N8 and N9 are connected to the first output of the detector circuit 15 connected. The sources of the NMOS transistors N8 and N9 are connected to the ground reference voltage source. The trigger circuit 20 receives the decision from the detector circuit 15 and generates a full differential data signal at the output terminals OUTN and OUTP. However, each of the signals at the output terminals OUTN or OUTP may be used as the output of the "dynamic hysteresis" comparator 5 be taken. The signals at the output terminals OUTN or OUTP are normally buffered by conditioning circuits (not shown).

Die Timer-Schaltung 25 wird durch die NMOS-Transistoren N13 und N14, die Widerstände R1 und R2, die Stromquellen I3, I4, I5 und I6 und die Kondensatoren C1 und C2 gebildet zum Erzeugen einer zeitgesteuerten Verzögerung, um die Hysterese zu steuern. Das Gate des NMOS-Transistors N13 ist mit der gemeinsamen Verbindung der Drains des PMOS-Transistors P4 verbunden, der den phasenverschobenen Ausgangsanschluss OUTN bildet. Das Gate des NMOS-Transistors N14 ist mit der gemeinsamen Verbindung der Drains des PMOS-Transistors P3 verbunden, der den phasengleichen Ausgangsanschluss OUTP bildet. Der Drain des NMOS-Transistors N13 ist mit einem ersten Anschluss des Widerstands R1 verbunden und der Drain des NMOS-Transistors N14 ist mit einem ersten Anschluss des Widerstands R2 verbunden. Die zweiten Anschlüsse der Widerstände R1 und R2 sind mit der Energieversorgungsspannungsquelle verbunden. Die Source des NMOS-Transistors N13 ist mit einem positiven Anschluss des Kondensators C1 und einem ersten Anschluss der Stromquelle I3 verbunden und die Source des NMOS-Transistors N14 ist mit einem positiven Anschluss des Kondensators C2 und einem ersten Anschluss der Stromquelle I4 verbunden. Die negative Platte des Kondensators C1 ist mit dem ersten Anschluss der Pull-down-Stromquelle I5 verbunden, um einen ersten Ausgangsanschluss der Timer-Schaltung 25 zu bilden. Die negative Platte des Kondensators C2 ist mit dem ersten Anschluss der Pull-down-Stromquelle I5 verbunden, um einen zweiten Ausgangsanschluss der Timer-Schaltung 25 zu bilden.The timer circuit 25 is formed by the NMOS transistors N13 and N14, the resistors R1 and R2, the current sources I3, I4, I5 and I6 and the capacitors C1 and C2 for generating a timed delay to control the hysteresis. The gate of the NMOS transistor N13 is connected to the common connection of the drains of the PMOS transistor P4, which forms the phase-shifted output terminal OUTN. The gate of the NMOS transistor N14 is connected to the common connection of the drains of the PMOS transistor P3, which forms the in-phase output terminal OUTP. The drain of the NMOS transistor N13 is connected to a first terminal of the resistor R1, and the drain of the NMOS transistor N14 is connected to a first terminal of the resistor R2. The second terminals of the resistors R1 and R2 are connected to the power supply voltage source. The source of the NMOS transistor N13 is connected to a positive terminal of the capacitor C1 and a first terminal of the current source I3, and the source of the NMOS transistor N14 is connected to a positive terminal of the capacitor C2 and a first terminal of the current source I4. The negative plate of the capacitor C1 is connected to the first terminal of the pull-down current source I5, to a first output terminal of the timer circuit 25 to build. The negative plate of the capacitor C2 is connected to the first terminal of the pull-down current source I5, to a second output terminal of the timer circuit 25 to build.

Die Hystereseschaltung 30 ist aus den NMOS-Transistoren N10 und N11 gebildet. Die negative Platte des Kondensators C1 und der erste Anschluss der Pull-down-Stromquelle I5, die den ersten Ausgangsanschluss der Timer-Schaltung 25 bilden, sind mit dem Gate des NMOS-Transistors N10 verbunden. Die negative Platte des Kondensators C2 und der erste Anschluss der Pull-down-Stromquelle I5, die den zweiten Ausgang der Timer-Schaltung 25 bilden, sind mit dem Gate des NMOS-Transistors N11 verbunden. Der Drain des NMOS-Transistors N10 ist mit dem phasenverschobenen Ausgangsanschluss NET1 der Differenzialeingangsschaltung 10 verbunden. Der Drain des NMOS-Transistors N11 ist mit dem phasengleichen Ausgangsanschluss NET2 der Differenzialeingangsschaltung 10 verbunden. Wenn einer der NMOS-Transistoren N10 und N11 aktiviert ist, eingeschaltet zu werden, leitet der eine eingeschaltete NMOS-Transistor N10 oder N11 Strom von dem Differenzialpaar von NMOS-Transistoren N1 und N2 ab und führt einen Spannungs-Offset in den Abschnitt des Differenzialpaares von NMOS-Transistoren N1 und N2 ein. Diese Offset-Spannung unterstützt das Eingangssignal, das an den phasengleichen Anschluss INP und einen phasenverschobenen Anschluss INN angelegt wird, das veranlasste, dass der „dynamische Hysterese”-Komparator 5 seinen Ausgangszustand wechselt. Der „dynamische Hysterese”-Komparator 5 schaltet dann wahrscheinlich nicht zurück, während die Offset-Spannung entweder an den phasengleichen Anschluss INP oder den phasenverschobenen Anschluss INN angelegt ist.The hysteresis circuit 30 is formed of the NMOS transistors N10 and N11. The negative plate of the capacitor C1 and the first terminal of the pull-down current source I5, which is the first output terminal of the timer circuit 25 are connected to the gate of the NMOS transistor N10. The negative plate of the capacitor C2 and the first terminal of the pull-down current source I5, which is the second output of the timer circuit 25 are connected to the gate of the NMOS transistor N11. The drain of the NMOS transistor N10 is connected to the phase-shifted output terminal NET1 of the differential input circuit 10 connected. The drain of the NMOS transistor N11 is connected to the inphase output terminal NET2 of the differential input circuit 10 connected. When one of the NMOS transistors N10 and N11 is activated to be turned on, the one turned-on NMOS transistor N10 or N11 derives current from the differential pair of NMOS transistors N1 and N2 and introduces a voltage offset into the portion of the differential pair of FIG NMOS transistors N1 and N2 on. This offset voltage supports the input signal applied to the in-phase terminal INP and a phase-shifted terminal INN that caused the "dynamic hysteresis" comparator 5 its initial state changes. The "dynamic hysteresis" comparator 5 then probably will not return while the offset voltage is applied to either the in-phase terminal INP or the phase-shifted terminal INN.

Wenn zum Beispiel der Spannungspegel des Signals an dem phasengleichen Anschluss INP größer ist als der Spannungspegel des Signals an dem phasenverschobenen Anschluss INN, ist der phasengleiche Ausgangsanschluss NET2 an einem höheren Spannungspegel als der phasenverschobene Ausgangsanschluss NET1. Dies veranlasst, dass der Detektor einrastet derart, dass der phasenverschobene Ausgangsanschluss OUTN an einem Spannungspegel ist, der eine digitale „1” repräsentiert, und der phasengleiche Ausgangsanschluss OUTP an einem Spannungspegel ist, der eine digitale „0” repräsentiert. Der NMOS-Transistor N13 wird nicht aktiviert und wird ausgeschaltet und der NMOS-Transistor N14 wird aktiviert und eingeschaltet. Dies bringt die positive Platte des Kondensators C1 dazu, negativ zu sein, und die positive Platte des Kondensators C2 dazu, positiv zu sein. Wenn die Zeit nach der Änderung des Spannungspegels der Signale an dem phasengleichen Anschluss INP und dem phasenverschobenen Anschluss INN ausreichend lang ist, nähern sich die negativen Platten der Kondensatoren C1 und C2 dem Spannungspegel des Massereferenzspannungspegels an und die NMOS-Transistoren N10 und N11 werden deaktiviert, um ausgeschaltet zu werden.For example, when the voltage level of the signal at the in-phase terminal INP is greater than the voltage level of the signal at the phase-shifted terminal INN, the in-phase output terminal NET2 is at a higher voltage level than the phase-shifted output terminal NET1. This causes the detector to lock so that the out-of-phase output terminal OUTN is at a voltage level representing a digital "1" and the in-phase output terminal OUTP is at a voltage level representing a digital "0". The NMOS transistor N13 is not activated and is turned off and the NMOS transistor N14 is activated and turned on. This causes the positive plate of the capacitor C1 to be negative and the positive plate of the capacitor C2 to be positive. If the time after the change of the voltage level of the signals at the in-phase terminal INP and the phase-shifted terminal INN is sufficiently long, the negative plates of the capacitors C1 and C2 approach the voltage level of the ground reference voltage level and the NMOS transistors N10 and N11 are deactivated. to be switched off.

Wenn der Spannungspegel des Signals an dem phasengleichen Anschluss INP verändert wird, um geringer zu sein als der Spannungspegel des Signals an dem phasenverschobenen Anschluss INN, ist der phasengleiche Ausgangsanschluss NET2 an einem niedrigeren Spannungspegel als der phasenverschobene Ausgangsanschluss NET1. Dies veranlasst, dass der Detektor einrastet derart, dass der phasenverschobene Ausgangsanschluss OUTN an einem Spannungspegel ist, der eine digitale „0” repräsentiert, und der phasengleiche Ausgangsanschluss OUTP an einem Spannungspegel ist, der eine digitale „1” repräsentiert. Der NMOS-Transistor N13 wird nun aktiviert und eingeschaltet und der NMOS-Transistor N14 wird deaktiviert und ausgeschaltet. Dies bringt die positive Platte des Kondensators C1 dazu, positiv zu sein, und die positive Platte des Kondensators C2 dazu, negativ zu sein. Das Gate des NMOS-Transistors N10 wird nun auf eine positive Spannung gebracht und der NMOS-Transistor N10 wird aktiviert, eingeschaltet zu werden, und der Offset wird zu dem phasenverschobenen Anschluss NET1 hinzugefügt, um Änderungen in dem Zustand des Komparators zu verhindern, wenn der Spannungspegel des Signals an dem phasengleichen Anschluss INP geändert wird, größer zu sein als der Spannungspegel des Signals an dem phasenverschobenen Anschluss INN. Während der Abklingzeit des Kondensators C1 entladen die Spannungspegel an den negativen Platten der Kondensatoren C1 und C2 auf einen Spannungspegel, der sich dem Spannungspegel des Massereferenzspannungspegel annähert, und die NMOS-Transistoren N10 und N11 werden deaktiviert, um ausgeschaltet zu werden. Während dieser Abklingzeit bleibt der NMOS-Transistor N10 aktiviert, um eingeschaltet zu werden, und der Offset wird zu dem phasenverschobenen Anschluss NET1 hinzugefügt, um Änderungen in dem Zustand des Komparators zu verhindern, wenn der Spannungspegel des Signals an dem phasengleichen Anschluss INP geändert wird, größer zu sein als der Spannungspegel des Signals an dem phasenverschobenen Anschluss INN.When the voltage level of the signal at the in-phase terminal INP is changed to be lower than the voltage level of the signal at the phase-shifted terminal INN, the in-phase output terminal NET2 is at a lower voltage level than the phase-shifted output terminal NET1. This causes the detector to lock in such that the phase-shifted output terminal OUTN is at a voltage level representing a digital "0" and the in-phase output terminal OUTP is at a voltage level representing a digital "1". The NMOS transistor N13 is now activated and turned on, and the NMOS transistor N14 is turned off and turned off. This causes the positive plate of the capacitor C1 to be positive and the positive plate of the capacitor C2 to be negative. The gate of the NMOS transistor N10 is now brought to a positive voltage and the NMOS transistor N10 is activated to be turned on, and the offset is added to the phase-shifted terminal NET1 to prevent changes in the state of the comparator when the Voltage level of the signal at the in-phase terminal INP is changed to be greater than the voltage level of the signal at the phase-shifted terminal INN. During the decay time of the capacitor C1, the voltage levels on the negative plates of the capacitors C1 and C2 discharge to a voltage level approaching the voltage level of the ground reference voltage level, and the NMOS transistors N10 and N11 are deactivated to be turned off. During this decay time, the NMOS transistor N10 remains asserted to be turned on, and the offset is added to the phase-shifted terminal NET1 to prevent changes in the state of the comparator when the voltage level of the signal at the in-phase terminal INP is changed. to be greater than the voltage level of the signal at the phase-shifted terminal INN.

In verschiedenen Ausführungsbeispielen kann die Timing-Funktion für die Timer-Schaltung 25 für den Zeitgeberabschnitt, der die Hysterese für den phasenverschobenen Eingang INN steuert, und den Zeitgeberabschnitt, der die Hysterese für den phasengleichen Eingang INP steuert, verschiedene Zeitwerte haben. Somit werden die Komponentenwerte des Zeitgeberabschnitts, die den Offset steuern, der zu dem phasenverschobenen Anschluss NET1 hinzuzufügen ist, verschieden gesetzt zu den Komponentenwerten des Timing-Abschnitts, die den Offset steuern, der zu dem phasengleichen Anschluss NET2 hinzuzufügen ist. Der Kondensator C1 kann von dem Kondensator C2 verschieden sein. Die Stromquelle I3 kann einen anderen Strom als die Stromquelle I4 haben und die Stromquelle I6 kann einen anderen Strom als die Stromquelle I5 haben. In various embodiments, the timing function for the timer circuit 25 for the timer section which controls the hysteresis for the phase-shifted input INN and the timer section which controls the hysteresis for the in-phase input INP have different time values. Thus, the component values of the timer section that control the offset to be added to the phase-shifted terminal NET1 are set differently from the component values of the timing section that control the offset to be added to the in-phase terminal NET2. The capacitor C1 may be different from the capacitor C2. The current source I3 may have a different current than the current source I4 and the current source I6 may have a different current than the current source I5.

Die Stromquellen I3, I4, I5 und I6 können programmierbar sein, um die Zeitdauer anzupassen, um eine unerwünschte Änderung des Zustands des Ausgangs des Komparators 5 zu eliminieren, wenn Entscheidungen, die bestimmen, dass der phasengleiche Anschluss INP nun geringer oder größer ist als der phasenverschobene Anschluss INN, zu schnell erfasst werden. Die Fähigkeit, die Stromquellen I3, I4, I5 und I6 zu programmieren, ermöglicht die Einstellung der Hysterese-Spannungen der Schwellenspannung des Eingangs des Komparators 5. Variable Stromquellen sind in der Technik bekannt. Weiter ist eine einfache Lösung ein Implementieren mehrerer Stromquellen, die zusammen jede der Stromquellen I3, I4, I5 und I6 bilden derart, dass die Ströme durch die Stromquellen I3, I4, I5 und I6 angepasst werden durch Umschalten in eine der mehreren Stromquellen, wie gewünscht für jede der Stromquellen I3, I4, I5 und I6.The current sources I3, I4, I5 and I6 may be programmable to adjust the duration to an undesirable change in the state of the output of the comparator 5 to eliminate if decisions that determine that the in-phase terminal INP is now less than or greater than the phase-shifted terminal INN are detected too fast. The ability to program the current sources I3, I4, I5 and I6 allows adjustment of the hysteresis voltages of the threshold voltage of the input of the comparator 5 , Variable current sources are known in the art. Further, a simple solution is to implement multiple current sources, which together form each of the current sources I3, I4, I5 and I6 such that the currents through the current sources I3, I4, I5 and I6 are adjusted by switching to one of the multiple current sources as desired for each of the current sources I3, I4, I5 and I6.

Weiter kann die Kapazität der Kondensatoren C1 und C2 programmierbar sein zum Anpassen der Dauer der Hysterese für den phasengleichen Eingang INP und den phasenverschobenen Anschluss INN, um unterschiedliche Zeitwerte zu haben. Zur Programmierung der Kondensatoren C1 und C2 werden die Kondensatoren C1 und C2 aus einer Vielzahl von geschalteten Kondensatorschaltungen gebildet, die in Reihe und/oder parallel angeordnet sind, zum Anpassen der Hysterese für den phasengleichen Eingang INP und den phasenverschobenen Anschluss INN.Further, the capacitance of the capacitors C1 and C2 may be programmable to adjust the duration of the hysteresis for the in-phase input INP and the phase-shifted port INN to have different time values. For programming the capacitors C1 and C2, the capacitors C1 and C2 are formed of a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the hysteresis for the in-phase input INP and the phase-shifted terminal INN.

Der Zeitpunkt für die Deaktivierung des Transistors N10 wird durch das Verhältnis der Kapazität des Kondensators C1 zu der Menge von Strom gesteuert, der durch die Stromquelle I6 (C1/I6) fließt. Der Zeitpunkt für die Deaktivierung des Transistors N11 wird durch das Verhältnis der Kapazität des Kondensators C2 zu der Menge von Strom gesteuert, der durch die Stromquelle I5 (C2/I5) fließt. Die ansteigende Flanke der Spannung V_OUTP, die an dem phasengleichen Ausgangsanschluss OUTP vorhanden ist, veranlasst den Transistor N11, eingeschaltet zu werden, und die ansteigende Flanke der Spannung V_OUTN, die an dem phasenverschobenen Ausgangsanschluss OUTP vorhanden ist, veranlasst den Transistor N10, eingeschaltet zu werden.The timing for deactivating the transistor N10 is controlled by the ratio of the capacitance of the capacitor C1 to the amount of current flowing through the current source I6 (C1 / I6). The timing for deactivating the transistor N11 is controlled by the ratio of the capacitance of the capacitor C2 to the amount of current flowing through the current source I5 (C2 / I5). The rising edge of the voltage V _OUTP, which is provided on the in-phase output terminal OUTP, causes the transistor N11 to be turned on, and the rising edge of the voltage V _OUTN, which is provided on the phase-shifted output terminal OUTP, causes the transistor N10 is turned on to become.

Die 3a–3g sind ein Satz von Darstellungen von Signalen innerhalb des „dynamische Hysterese”-Komparators 5, der die Prinzipien der vorliegenden Offenbarung von 2 enthält. Bezug sollte auf die 2 und die 3a–3g für eine Diskussion des Betriebs des „dynamische Hysterese”-Komparators 5 genommen werden. Die Spannung V_INP, die an den phasengleichen Anschluss INP angelegt wird, ist eine konstante Referenzspannung V_TH. Die Spannung V_INN, die an den phasenverschobenen Anschluss INN angelegt wird, ist ein Signal, das in diesem Beispiel von ungefähr 0,99 V bis ungefähr 1,01 V variiert. An dem Zeitpunkt t1 ändert sich die Spannung V_INN, die an den phasenverschobenen Anschluss INN angelegt ist, von ungefähr 0,99 V zu ungefähr 1,01 V. Nach einer kurzen Verzögerung nach der Änderung ändert sich die Spannung V_NET2 an der Verbindungsstelle des Drains des ersten NMOS-Transistors N1 und des ersten Anschlusses einer ersten Stromquelle I1 von ungefähr 3,545 V zu ungefähr 3,480 V und die Spannung V_NET1 an der Verbindungsstelle des Drains des zweiten NMOS-Transistors N2 und des ersten Anschlusses einer zweiten Stromquelle I2 ändert sich von ungefähr 3,507 V zu ungefähr 3,545 V. Dies veranlasst, dass die Spannung V_P3g an dem Gate des PMOS-Transistors P3 von ungefähr 3,4 V auf ungefähr 2,74 V steil fällt, während die Spannung V_P4g an dem Gate des PMOS-Transistors P4 langsam von ungefähr 2,74 V zu ungefähr 3,2 V ansteigt. Über eine Zeitdauer, die länger ist als die Darstellung von 3c, würde die Spannung V_P4g schlussendlich die Dauerzustandsspannung von ungefähr 3,4 V erreichen.The 3a - 3g are a set of representations of signals within the "dynamic hysteresis" comparator 5 which incorporates the principles of the present disclosure of 2 contains. Reference should be made to the 2 and the 3a - 3g for a discussion of the operation of the "dynamic hysteresis" comparator 5 be taken. The voltage V _{INP applied} to the in-phase terminal INP is a constant reference voltage V _TH . The voltage V _{INN applied} to the phase-shifted terminal INN is a signal that varies from about 0.99 V to about 1.01 V in this example. At time t1, the voltage V _{INN applied} to the phase shifted terminal INN changes from about 0.99 V to about 1.01 V. After a short delay after the change, the voltage V _{NET2 changes} at the junction of Drains of the first NMOS transistor N1 and the first terminal of a first current source I1 of about 3.545 V to about 3.480 V and the voltage V _NET1 at the junction of the drain of the second NMOS transistor N2 and the first terminal of a second current source I2 changes from about 3,507 V to about 3,545 V. This causes the voltage V _P3g at the gate of the PMOS transistor P3 of about 3.4 V to about 2.74 V drops sharply, while the voltage V at the gate of the PMOS _P4g Transistor P4 slowly increases from about 2.74V to about 3.2V. Over a period of time longer than the representation of 3c , the voltage V _{P4g would} eventually reach the _steady state voltage of about _3.4V .

Die Änderungen der Spannungen V_P3g und V_P4g veranlassen, dass sich die Ausgangsspannungen V_OUTN und V_OUTP an Sources der PMOS-Transistoren P3 und P4 ändern, wie in 4d gezeigt wird. Der phasengleiche Ausgangsspannungspegel V_OUTP steigt von ungefähr 0,0 V auf ungefähr 3,9 V und der phasenverschobene Ausgangsspannungspegel V_OUTN fällt von ungefähr 3,9 V auf ungefähr 0,0 V. Die Ausgangsspannungen V_OUTN und V_OUTP veranlassen, dass der NMOS-Transistor N14 eingeschaltet wird und die Spannung V_C2+ an dem positiven Anschluss des Kondensators C2 steil auf die Spannung von ungefähr 1,9 V steigt, und der NMOS-Transistor N13 ausgeschaltet wird und die Spannung V_C1+ an dem positiven Anschluss des Kondensators C1 von der Spannung von ungefähr 1,9 V rampenförmig fällt, da der Kondensator C1 durch die Stromquelle I3 entladen wird. Der steile Anstieg der Spannung V_C2+ an dem positiven Anschluss des Kondensators C2 veranlasst, dass die Spannung V_C2– an dem negativen Anschluss des Kondensators C2 ebenfalls steil auf eine Spannung von ungefähr 1,8 V ansteigt und rampenförmig fällt, wenn der Kondensator C2 durch die Stromquelle I5 entladen wird. Die Spannung VC2– veranlasst, dass der Transistor N11 eingeschaltet wird und Strom von der Stromquelle I1 ableitet, um die Schwelle Vth effektiv zu modifizieren, um zu verhindern, dass Änderungen der Spannung V_INN, die an den phasenverschobenen Anschluss INN angelegt ist, erfasst werden. Der abgeleitete Strom ist der Drain-Strom I_N11d des Transistors N11, der auf einen Pegel von ungefähr 75 nA ansteigt und veranlasst, dass die Spannung V_NET2 auf ungefähr 3,480 V fällt.The changes in the voltages V _P3g and V _P4g cause the output voltages V _OUTN and V _OUTP to _change at sources of the PMOS transistors P3 and P4, as in _FIG 4d will be shown. The in-phase output voltage level V _OUTP rises from about 0.0 V to about 3.9 V and the phase-shifted output voltage level V _OUTN drops from about 3.9 V to about 0.0 V. The output voltages V _OUTN and V _OUTP cause the NMOS Transistor N14 is turned on and the voltage V _{C2 +} at the positive terminal of the capacitor C2 rises steeply to the voltage of about 1.9 V, and the NMOS transistor N13 is turned off and the voltage V _{C1 +} at the positive terminal of the capacitor C1 of the voltage of about 1.9 V ramps, since the capacitor C1 is discharged by the current source I3. The steep rise of the voltage V _{C2 +} at the positive terminal of the capacitor C2 also causes the voltage V _C2- at the negative terminal of the capacitor C2 to steeply rise to a voltage of about 1.8V and ramp down when the capacitor C2 is discharged by the current source I5. The voltage VC2- causes the transistor N11 to turn on and draw current from the current source I1 to effectively modify the threshold Vth to prevent changes in the voltage V _{INN applied} to the phase shifted terminal INN from being detected , The derived current is the drain current I _{N11d of} the transistor N11, which rises to a level of approximately 75 nA and causes the voltage V _NET2 to _fall to approximately 3.480V.

Der langsame Abfall der Spannung V_C1+ an dem positiven Anschluss des Kondensators C1 hat keine Auswirkung auf die Spannung V_C1– an dem negativen Anschluss des Kondensators C1 und der Transistor N10 wird nicht eingeschaltet. Die abfallende Rampe der Spannung V_C2– hält den Transistor N11 eingeschaltet, bis die Spannung V_C2– auf die Schwellenspannung des Transistors N11 an dem Zeitpunkt t2 gefallen ist. Kurz nach dem Zeitpunkt T2 wird der Transistor N11 ausgeschaltet und die Spannung V_NET2 steigt auf den Spannungspegel von ungefähr 3,507 V. Die Spannungsschwelle ist nun wieder an der ursprünglichen Schwelle, wie für die Differenzialeingangsschaltung 10 strukturiert, mit der Spannung V_INP angelegt an den phasengleichen Anschluss INP als eine konstante Referenzspannung V_TH.The slow drop of the voltage V _{C1 +} at the positive terminal of the capacitor C1 has no effect on the voltage V _C1- at the negative terminal of the capacitor C1 and the transistor N10 is not turned on. The falling ramp of voltage V _C2- keeps transistor N11 on until voltage V _{C2- has dropped} to the threshold voltage of transistor N11 at time t2. Shortly after time T2, transistor N11 is turned off and voltage V _NET2 rises to the voltage level of about 3.57 V. The voltage threshold is now back to the original threshold, as for the differential input circuit 10 structured, with the voltage V _INP applied to the in-phase terminal INP as a constant reference voltage V _TH .

An dem Zeitpunkt t3 ändert sich die Spannung V_INN, die an den phasenverschobenen Anschluss INN angelegt ist, von ungefähr 1,01 V zu ungefähr 0,99 V. Nach einer kurzen Verzögerung nach der Änderung ändert sich die Spannung V_NET1 an der Verbindungsstelle des Drains des zweiten NMOS-Transistors N2 und des ersten Anschlusses einer zweiten Stromquelle I2 von ungefähr 3,545 V zu ungefähr 3,480 V und die Spannung V_NET2 an der Verbindungsstelle des Drains des ersten NMOS-Transistors N1 und des ersten Anschlusses einer ersten Stromquelle I1 ändert sich von ungefähr 3,507 V zu ungefähr 3,545 V. Dies veranlasst, dass die Spannung V_P4g an dem Gate des PMOS-Transistors P4 von ungefähr 3,4 V auf ungefähr 2,74 V steil fällt, während die Spannung V_P3g an dem Gate des PMOS-Transistors P3 langsam von ungefähr 2,74 V auf ungefähr 3,2 V ansteigt. Über eine Zeitdauer, die länger ist als die Darstellung von 3c, würde die Spannung V_P3g schlussendlich die Dauerzustandsspannung von ungefähr 3,4 V erreichen.At the time t3, the voltage V _{INN applied} to the phase-shifted terminal INN changes from about 1.01 V to about 0.99 V. After a short delay after the change, the voltage V _{NET1 changes} at the junction of Drains of the second NMOS transistor N2 and the first terminal of a second current source I2 of about 3.545 V to about 3.480 V and the voltage V _NET2 at the junction of the drain of the first NMOS transistor N1 and the first terminal of a first current source I1 changes from about 3,507 V to about 3,545 V. This causes the voltage V _P4g at the gate of the PMOS transistor P4 of about 3.4 V to about 2.74 V drops sharply, while the voltage V at the gate of the PMOS _P3g Transistor P3 slowly rises from about 2.74V to about 3.2V. Over a period of time longer than the representation of 3c , the voltage V _{P3g would} eventually reach the _steady state voltage of about _3.4V .

Die Änderungen der Spannungen V_P3g und V_P4g veranlassen, dass sich die Ausgangsspannungen V_OUTN und V_OUTP an Sources der PMOS-Transistoren P3 und P4 ändern, wie in 4d gezeigt. Der phasenverschobene Ausgangsspannungspegel V_OUTN steigt von ungefähr 0,0 V auf ungefähr 3,9 V und der phasengleiche Ausgangsspannungspegel V_OUTN fällt von ungefähr 3,9 V auf ungefähr 0,0 V. Die Ausgangsspannungen V_OUTN und V_OUTP veranlassen, dass der NMOS-Transistor N13 eingeschaltet wird und die Spannung V_C1+ an dem positiven Anschluss des Kondensators C1 steil auf die Spannung von ungefähr 1,9 V steigt, und der NMOS-Transistor N14 ausgeschaltet wird und die Spannung V_C2+ an dem positiven Anschluss des Kondensators C2 von der Spannung von ungefähr 1,9 V rampenförmig fällt, da der Kondensator C2 durch die Stromquelle I4 entladen wird. Der steile Anstieg der Spannung V_C1+ an dem positiven Anschluss des Kondensators C1 veranlasst, dass die Spannung V_C1– an dem negativen Anschluss des Kondensators C1 ebenfalls steil auf eine Spannung von ungefähr 1,8 V ansteigt und rampenförmig fällt, wenn der Kondensator C1 von der Stromquelle I6 entladen wird. Die Spannung V_C1– veranlasst, dass der Transistor N10 eingeschaltet wird und Strom von der Stromquelle I2 abgeleitet wird, um die Schwelle Vth effektiv zu modifizieren, um zu verhindern, dass Änderungen der Spannung V_INN, die an den phasenverschobenen Anschluss INN angelegt wird, erfasst werden. Der abgeleitete Strom ist der Drain-Strom I_N10d des Transistors N10, der auf einen Pegel von ungefähr 75 nA ansteigt und veranlasst, dass die Spannung V_NET1 auf ungefähr 3,480 V fällt.The changes in the voltages V _P3g and V _P4g cause the output voltages V _OUTN and V _OUTP to _change at sources of the PMOS transistors P3 and P4, as in _FIG 4d shown. The phase shifted output voltage level V _OUTN increases from approximately _0.0V to approximately _3.9V and the in-phase output voltage level V _OUTN drops from approximately _3.9V to approximately _0.0V . The output voltages V _OUTN and V _OUTP cause the NMOS Transistor N13 is turned on and the voltage V _{C1 +} at the positive terminal of the capacitor C1 rises steeply to the voltage of about 1.9 V, and the NMOS transistor N14 is turned off and the voltage V _{C2 +} at the positive terminal of the capacitor C2 of the voltage of about 1.9 V ramps, since the capacitor C2 is discharged by the current source I4. The steep rise of the voltage V _{C1 +} at the positive terminal of the capacitor C1 causes the voltage V _C1- at the negative terminal of the capacitor C1 also rises steeply to a voltage of about 1.8 V and ramps down when the capacitor C1 of the power source I6 is discharged. The voltage V _C1- causes the transistor N10 to be turned on and current to be derived from the current source I2 to effectively modify the threshold Vth to prevent changes in the voltage V _INN being applied to the phase shifted terminal INN. be recorded. The derived current is the drain current I _N10d of transistor N10 which rises to a level of approximately 75 nA and causes the voltage V _NET1 to _fall to approximately 3.480V.

Der langsame Abfall der Spannung V_C2+ an dem positiven Anschluss des Kondensators C2 hat keine Auswirkung auf die Spannung V_C2– an dem negativen Anschluss des Kondensators C2 und der Transistor N11 wird nicht eingeschaltet. Die abfallende Rampe der Spannung V_C1– hält den Transistor N10 eingeschaltet, bis die Spannung V_C1– auf die Schwellenspannung des Transistors N10 an dem Zeitpunkt t4 gefallen ist. Kurz nach dem Zeitpunkt T4 wird der Transistor N10 ausgeschaltet und die Spannung V_NET1 steigt auf den Spannungspegel von ungefähr 3,507 V. Die Spannungsschwelle ist nun wieder an der ursprünglichen Schwelle, wie für die Differenzialeingangsschaltung 10 strukturiert, mit der Spannung V_INP angelegt an den phasengleichen Anschluss INP als eine konstante Referenzspannung V_TH.The slow drop of the voltage V _{C2 +} at the positive terminal of the capacitor C2 has no effect on the voltage V _C2- at the negative terminal of the capacitor C2 and the transistor N11 is not turned on. The falling ramp of voltage V _C1- keeps transistor N10 on until voltage V _{C1- has dropped} to the threshold voltage of transistor N10 at time t4. Shortly after time T4, transistor N10 is turned off and voltage V _NET1 rises to the voltage level of about 3.57 V. The voltage threshold is now back to the original threshold, as for the differential input circuit 10 structured, with the voltage V _INP applied to the in-phase terminal INP as a constant reference voltage V _TH .

Die gezeigten Darstellungen zeigen die Implementierung der Zeit-Hysterese, die erwünscht ist, um zu verhindern, dass ein Klingeln in der Spannung V_INN an dem Eingangsanschluss INN eine Instabilität bei der Erfassung von Änderungen der Eingangsspannung V_INN verursacht.The diagrams shown illustrate the implementation of the time hysteresis that is desired to prevent ringing in the voltage V _INN at the input terminal _{INN from} causing instability in detecting changes in the input voltage V _INN .

4 ist eine schematische Darstellung einer zweiten Implementierung eines „dynamische Hysterese”-Komparators 5, der die Prinzipien der vorliegenden Offenbarung enthält. Der „dynamische Hysterese”-Komparator 5 hat eine Differenzialeingangsschaltung 10, die mit einem phasengleichen Anschluss INP und einem phasenverschobenen Anschluss INN verbunden ist. Der phasengleiche Anschluss INP ist mit einem Gate eines ersten NMOS-Transistors N1 eines Differenzialpaares von NMOS-Transistoren N1 und N2 verbunden und der phasenverschobene Anschluss INN ist mit einem Gate eines zweiten NMOS-Transistors N2 des Differenzialpaares von NMOS-Transistoren N1 und N2 verbunden. Die Sources des Differenzialpaares von NMOS-Transistoren N1 und N2 sind gemeinsam mit einem ersten Anschluss der Biasing-Stromquelle I_BIAS verbunden. Der zweite Anschluss der Biasing-Stromquelle I_BIAS ist mit der Massereferenzspannungsquelle verbunden. 4 is a schematic representation of a second implementation of a "dynamic hysteresis" comparator 5 incorporating the principles of the present disclosure. The "dynamic hysteresis" comparator 5 has a Differential input circuit 10 , which is connected to an in-phase terminal INP and a phase-shifted terminal INN. The in-phase terminal INP is connected to a gate of a first NMOS transistor N1 of a differential pair of NMOS transistors N1 and N2, and the phase-shifted terminal INN is connected to a gate of a second NMOS transistor N2 of the differential pair of NMOS transistors N1 and N2. The sources of the differential pair of NMOS transistors N1 and N2 are connected in common to a first terminal of the biasing current source I _BIAS . The second terminal of the biasing current source I _BIAS is connected to the ground reference voltage source.

Der Drain des ersten NMOS-Transistors N1 eines Differenzialpaares von NMOS-Transistoren N1 und N2 ist mit einem ersten Anschluss einer ersten Stromquelle I1 verbunden und der Drain des zweiten NMOS-Transistors N2 eines Differenzialpaares von NMOS-Transistoren N1 und N2 ist mit einem ersten Anschluss einer zweiten Stromquelle I2 verbunden. Die zweiten Anschlüsse der ersten und zweiten Stromquellen I1 und I2 sind gemeinsam mit der Energieversorgungsspannungsquelle VDD verbunden. Die gemeinsame Verbindung des ersten NMOS-Transistors N1 und des ersten Anschlusses einer ersten Stromquelle I1 bildet den phasengleichen Ausgangsanschluss ARM2 der Differenzialeingangsschaltung 55. Die gemeinsame Verbindung des zweiten NMOS-Transistors N2 und des ersten Anschlusses einer zweiten Stromquelle I2 bildet den phasenverschobenen Ausgangsanschluss ARM1 der Differenzialeingangsschaltung 55.The drain of the first NMOS transistor N1 of a differential pair of NMOS transistors N1 and N2 is connected to a first terminal of a first current source I1 and the drain of the second NMOS transistor N2 of a differential pair of NMOS transistors N1 and N2 is connected to a first terminal a second current source I2 connected. The second terminals of the first and second current sources I1 and I2 are commonly connected to the power supply voltage source VDD. The common connection of the first NMOS transistor N1 and the first terminal of a first current source I1 forms the in-phase output terminal ARM2 of the differential input circuit 55 , The common connection of the second NMOS transistor N2 and the first terminal of a second current source I2 forms the phase-shifted output terminal ARM1 of the differential input circuit 55 ,

Wenn die Spannungen an dem phasengleichen Anschluss INP und dem phasenverschobenen Anschluss INN nicht identisch sind, dann nimmt einer des Differenzialpaares von NMOS-Transistoren N1 und N2 mehr Strom als der andere auf. Dies zwingt mehr Strom durch den phasengleichen Ausgangsanschluss ARM2 oder den phasenverschobenen Ausgangsanschluss ARM1 der Differenzialeingangsschaltung 55 an die Eingänge zu der Detektorschaltung 60.If the voltages on the in-phase terminal INP and the phase-shifted terminal INN are not identical, then one of the differential pair of NMOS transistors N1 and N2 receives more current than the other. This forces more current through the in-phase output terminal ARM2 or the phase-shifted output terminal ARM1 of the differential input circuit 55 to the inputs to the detector circuit 60 ,

Der phasengleiche Ausgangsanschluss ARM2 ist mit dem Drain des NMOS-Transistors N4 und dem Gate des NMOS-Transistors N5 verbunden. Der phasenverschobene Ausgangsanschluss ARM1 ist mit dem Drain und Gate des Diode-verbundenen NMOS-Transistors N3 und dem Gate des NMOS-Transistors N4 verbunden. Die Sources der NMOS-Transistoren N3, N4 und N5 sind mit der Massereferenzspannungsquelle verbunden. Der Drain des NMOS-Transistors N5 ist mit dem ersten Anschluss einer Stromquelle I3 verbunden. Ein zweiter Anschluss der Stromquelle I3 ist mit der Energieversorgungsspannungsquelle VDD verbunden. Der Drain des NMOS-Transistors N5 und der erste Anschluss der Stromquelle I3 sind gemeinsam verbunden, um einen ersten Ausgang der Detektorschaltung 60 zu bilden. Der Diode-verbundene NMOS-Transistor N3 und der NMOS-Transistor N4 bilden einen Stromspiegel 62, wobei der Referenzabschnitt des Stromspiegels 62 mit dem phasenverschobenen Ausgangsanschluss ARM1 verbunden ist und der Spiegelabschnitt des Stromspiegels mit dem phasengleichen Ausgangsanschluss ARM2 verbunden ist.The in-phase output terminal ARM2 is connected to the drain of the NMOS transistor N4 and the gate of the NMOS transistor N5. The phase-shifted output terminal ARM1 is connected to the drain and gate of the diode-connected NMOS transistor N3 and the gate of the NMOS transistor N4. The sources of the NMOS transistors N3, N4 and N5 are connected to the ground reference voltage source. The drain of the NMOS transistor N5 is connected to the first terminal of a current source I3. A second terminal of the current source I3 is connected to the power supply voltage source VDD. The drain of the NMOS transistor N5 and the first terminal of the current source I3 are connected in common to a first output of the detector circuit 60 to build. The diode-connected NMOS transistor N3 and the NMOS transistor N4 form a current mirror 62 , wherein the reference portion of the current mirror 62 is connected to the phase-shifted output terminal ARM1 and the mirror portion of the current mirror is connected to the in-phase output terminal ARM2.

Wenn ein Signal, das an den phasenverschobenen Anschluss INN präsentiert wird, größer ist als ein Signal, das an den phasengleichen Anschluss INP präsentiert wird, wird der NMOS-Transistor N1 eingeschaltet und der Strom von der Stromquelle I1 wird durch den NMOS-Transistor N1 an die Biasing-Stromquelle I_Bias übertragen. Der Strom der Stromquellen I1 und I2 ist ungefähr gleich zu dem Strom der Biasing-Stromquelle I_Bias. Wenn der NMOS-Transistor N1 eingeschaltet ist, wird der NMOS-Transistor N2 ausgeschaltet und der Strom von der Stromquelle I2 wird an den phasengleichen Ausgangsanschluss ARM2 geleitet. Da der Großteil des Stroms von der Stromquelle I1 durch den NMOS-Transistor N1 übertragen wird, ist der Strom in dem Referenzabschnitt, der durch den NMOS-Transistor N3 des Stromspiegels 62 gebildet wird, minimal oder nahe Null und der NMOS-Transistor N4 ist nahezu ausgeschaltet. Dies veranlasst, dass die Spannung über dem NMOS-Transistor N4 relativ groß ist, wodurch der NMOS-Transistor N5 eingeschaltet wird. Der Strom von der Stromquelle I3 fließt durch den NMOS-Transistor N5, wodurch die Ausgangsspannung an dem Eingang der Pufferschaltung B1 niedrig ist und der Ausgang der Pufferschaltung B1 einen niedrigen Pegel oder eine digitale „0” hat.When a signal presented to the phase-shifted terminal INN is larger than a signal presented to the in-phase terminal INP, the NMOS transistor N1 is turned on and the current from the current source I1 is turned on by the NMOS transistor N1 transmit the biasing current source I _Bias . The current of the current sources I1 and I2 is approximately equal to the current of the biasing current source I _bias . When the NMOS transistor N1 is turned on, the NMOS transistor N2 is turned off and the current from the current source I2 is supplied to the in-phase output terminal ARM2. Since most of the current from the current source I1 is transmitted through the NMOS transistor N1, the current is in the reference portion passing through the NMOS transistor N3 of the current mirror 62 is formed, minimum or near zero and the NMOS transistor N4 is almost off. This causes the voltage across the NMOS transistor N4 to be relatively large, thereby turning on the NMOS transistor N5. The current from the current source I3 flows through the NMOS transistor N5, whereby the output voltage at the input of the buffer circuit B1 is low and the output of the buffer circuit B1 has a low level or a digital "0".

Wenn ein Signal, das an den phasenverschobenen Anschluss INN präsentiert wird, geringer ist als ein Signal, das an den phasengleichen Anschluss INP präsentiert wird, wird der NMOS-Transistor N2 eingeschaltet und der Strom von der Stromquelle I2 wird durch den NMOS-Transistor N2 an die Biasing Stromquelle I_Bias übertragen. Wenn der NMOS-Transistor N2 eingeschaltet ist, wird der NMOS-Transistor N1 ausgeschaltet und der Strom von der Stromquelle I1 wird an den phasengleichen Ausgangsanschluss ARM1 geleitet. Da der NMOS-Transistor N1 ausgeschaltet ist, ist der Strom in dem Referenzabschnitt, der durch den MOST-Transistor N3 des Stromspiegels 62 gebildet wird, bei einem Maximum oder nahezu gleich zu dem Strom von der Stromquelle I1, und der NMOS-Transistor N4 führt den Spiegelstrom im Wesentlichen gleich zu dem Strom der Stromquelle I1. Dies veranlasst, dass die Spannung über dem NMOS-Transistor N4 relativ niedrig ist, wodurch der NMOS-Transistor N5 ausgeschaltet wird. Die Ausgangsspannung an dem Eingang der Pufferschaltung B1 ist relativ groß und der Ausgang der Pufferschaltung B1 hat einen hohen Pegel oder eine digitale „1”.When a signal presented to the phase-shifted terminal INN is less than a signal presented to the in-phase terminal INP, the NMOS transistor N2 is turned on and the current from the current source I2 is turned on by the NMOS transistor N2 transmit the biasing current source I _Bias . When the NMOS transistor N2 is turned on, the NMOS transistor N1 is turned off and the current from the current source I1 is supplied to the in-phase output terminal ARM1. Since the NMOS transistor N1 is turned off, the current is in the reference portion passing through the MOST transistor N3 of the current mirror 62 is formed, at a maximum or nearly equal to the current from the current source I1, and the NMOS transistor N4 leads the mirror current substantially equal to the current of the current source I1. This causes the voltage across the NMOS transistor N4 to be relatively low, thereby turning off the NMOS transistor N5. The output voltage at the input of the buffer circuit B1 is relatively large and the output of the buffer circuit B1 has a high level or a digital "1".

Die Invertierer- bzw. Umkehrschaltung INV1, die Stromquellen I5 und I6 und die Kondensatoren C1 und C2 bilden die Timer-Schaltung 25 zum Erzeugen einer zeitgesteuerten Verzögerung, um die Hysterese zu steuern. Der Ausgang 64 des Detektors 60 ist mit einem positiven Anschluss des Kondensators C1 und einem ersten Anschluss des Invertierers INV1 verbunden. Der Ausgang des Invertierers INV1 ist mit einem positiven Anschluss des Kondensators C2 verbunden. Die negative Platte des Kondensators C1 ist mit dem ersten Anschluss der Pull-down-Stromquelle I5 verbunden, um einen ersten Ausgangsanschluss der Timer-Schaltung 65 zu bilden. Die negative Platte des Kondensators C2 ist mit dem ersten Anschluss der Pull-down-Stromquelle I5 verbunden, um einen zweiten Ausgangsanschluss der Timer-Schaltung 65 zu bilden.The inverter circuit INV1, the current sources I5 and I6, and the capacitors C1 and C2 constitute the timer circuit 25 for generating a timed delay to control the hysteresis. The exit 64 of the detector 60 is connected to a positive terminal of the capacitor C1 and a first terminal of the inverter INV1. The output of the inverter INV1 is connected to a positive terminal of the capacitor C2. The negative plate of the capacitor C1 is connected to the first terminal of the pull-down current source I5, to a first output terminal of the timer circuit 65 to build. The negative plate of the capacitor C2 is connected to the first terminal of the pull-down current source I5, to a second output terminal of the timer circuit 65 to build.

Die Hystereseschaltung ist aus den NMOS-Transistoren N10 und N11 und den Stromquellen I7 und I8 gebildet. Die negative Platte des Kondensators C1 und der erste Anschluss der Pull-down-Stromquelle I6, die den ersten Ausgangsanschluss der Timer-Schaltung 65 bilden, sind mit dem Gate des NMOS-Transistors N10 verbunden. Die negative Platte des Kondensators C2 und der erste Anschluss der Pull-down-Stromquelle I5, die den zweiten Ausgang der Timer-Schaltung 65 bilden, sind mit dem Gate des NMOS-Transistors N11 verbunden. Der Drain des NMOS-Transistors N10 ist mit dem phasenverschobenen Ausgangsanschluss ARM1 der Differenzialeingangsschaltung 55 verbunden. Der Drain des NMOS-Transistors N11 ist mit dem phasengleichen Ausgangsanschluss ARM2 der Differenzialeingangsschaltung 55 verbunden. Die Source des NMOS-Transistors N10 ist mit dem ersten Anschluss der Stromquelle I7 verbunden. Die Source des NMOS-Transistors N11 ist mit dem ersten Anschluss der Stromquelle I8 verbunden. Die zweiten Anschlüsse der Stromquellen I7 und I8 sind mit der Massereferenzspannungsquelle verbunden.The hysteresis circuit is formed of the NMOS transistors N10 and N11 and the current sources I7 and I8. The negative plate of the capacitor C1 and the first terminal of the pull-down current source I6, which is the first output terminal of the timer circuit 65 are connected to the gate of the NMOS transistor N10. The negative plate of the capacitor C2 and the first terminal of the pull-down current source I5, which is the second output of the timer circuit 65 are connected to the gate of the NMOS transistor N11. The drain of the NMOS transistor N10 is connected to the phase-shifted output terminal ARM1 of the differential input circuit 55 connected. The drain of the NMOS transistor N11 is connected to the in-phase output terminal ARM2 of the differential input circuit 55 connected. The source of the NMOS transistor N10 is connected to the first terminal of the current source I7. The source of the NMOS transistor N11 is connected to the first terminal of the current source I8. The second terminals of the current sources I7 and I8 are connected to the ground reference voltage source.

Wenn einer der NMOS-Transistoren N10 und N11 aktiviert wird, um eingeschaltet zu werden, leitet der eine eingeschaltete NMOS-Transistor N10 oder N11 Strom von dem Differenzialpaar von NMOS-Transistoren N1 und N2 ab und führt einen Spannungs-Offset in den Abschnitt des Differenzialpaares von NMOS-Transistoren N1 und N2 ein. Diese Offset-Spannung unterstützt das Eingangssignal, das an den phasengleichen Anschluss INP und einen phasenverschobenen Anschluss INN angelegt wird, wodurch der „dynamische Hysterese”-Komparator 50 seinen Ausgangszustand umschaltet. Der „dynamische Hysterese”-Komparator 50 schaltet dann wahrscheinlich nicht zurück, während die Offset-Spannung entweder an den phasengleichen Anschluss INP oder den phasenverschobenen Anschluss INN angelegt wird.When one of the NMOS transistors N10 and N11 is activated to be turned on, the one turned-on NMOS transistor N10 or N11 derives current from the differential pair of NMOS transistors N1 and N2 and introduces a voltage offset into the portion of the differential pair of NMOS transistors N1 and N2. This offset voltage supports the input signal which is applied to the in-phase terminal INP and a phase-shifted terminal INN, thereby providing the "dynamic hysteresis" comparator 50 its initial state switches. The "dynamic hysteresis" comparator 50 then probably will not reset, while the offset voltage is applied to either the in-phase terminal INP or the phase-shifted terminal INN.

Wenn zum Beispiel der Spannungspegel des Signals an dem phasengleichen Anschluss INP größer ist als der Spannungspegel des Signals an dem phasenverschobenen Anschluss INN, ist der phasengleiche Ausgangsanschluss ARM2 an einem niedrigeren Spannungspegel als der phasenverschobene Ausgangsanschluss ARM1. Dadurch rastet der Detektor ein derart, dass der Ausgangsanschluss 64 an einem niedrigen Spannungspegel ist. Der Ausgang des Invertierers INV1 ist auf den Spannungspegel der digitalen „1” gesetzt. Dies bringt die positive Platte des Kondensators C1 dazu, negativ zu sein, und die positive Platte des Kondensators C2 dazu, positiv zu sein. Wenn die Zeit nach der Änderung des Spannungspegels der Signale an dem phasengleichen Anschluss INP und dem phasenverschobenen Anschluss INN ausreichend lang ist, nähern sich die negativen Platten der Kondensatoren C1 und C2 dem Spannungspegel des Massereferenzspannungspegels an und die NMOS-Transistoren N10 und N11 werden deaktiviert, um ausgeschaltet zu werden.For example, when the voltage level of the signal at the in-phase terminal INP is greater than the voltage level of the signal at the phase-shifted terminal INN, the in-phase output terminal ARM2 is at a lower voltage level than the phase-shifted output terminal ARM1. As a result, the detector snaps in such a way that the output terminal 64 at a low voltage level. The output of the inverter INV1 is set at the voltage level of the digital "1". This causes the positive plate of the capacitor C1 to be negative and the positive plate of the capacitor C2 to be positive. If the time after the change of the voltage level of the signals at the in-phase terminal INP and the phase-shifted terminal INN is sufficiently long, the negative plates of the capacitors C1 and C2 approach the voltage level of the ground reference voltage level and the NMOS transistors N10 and N11 are deactivated. to be switched off.

Wenn der Spannungspegel des Signals an dem phasengleichen Anschluss INP geändert wird, um geringer zu sein als der Spannungspegel des Signals an dem phasenverschobenen Anschluss INN, ist der phasengleiche Ausgangsanschluss ARM2 an einem höheren Spannungspegel als der phasenverschobene Ausgangsanschluss ARM1. Dadurch rastet der Detektor ein derart, dass der Ausgangsanschluss 64 an einem hohen Spannungspegel ist. Der Ausgang des Invertierers INV1 wird auf den Spannungspegel der digitalen „0” gesetzt. Dies bringt die positive Platte des Kondensators C1 dazu, positiv zu sein, und die positive Platte des Kondensators C2 dazu, negativ zu sein. Das Gate des NMOS-Transistors N10 wird nun auf eine positive Spannung gebracht und der NMOS-Transistor N10 wird aktiviert, um eingeschaltet zu werden, und der Offset wird zu dem phasenverschobenen Anschluss ARM1 hinzugefügt, um Änderungen in dem Zustand des Komparators zu verhindern, wenn der Spannungspegel des Signals an dem phasengleichen Anschluss INP geändert wird, um größer zu sein als der Spannungspegel des Signals an dem phasenverschobenen Anschluss INN. Während der Abklingzeit des Kondensators C1 entladen die Spannungspegel an den negativen Platten der Kondensatoren C1 und C2 auf einen Spannungspegel, der sich dem Spannungspegel des Massereferenzspannungspegels annähert, und die NMOS-Transistoren N10 und N11 werden deaktiviert, um ausgeschaltet zu werden. Während dieser Abklingzeit bleibt der NMOS-Transistor N10 aktiviert, um eingeschaltet werden, und der Offset wird zu dem phasenverschobenen Anschluss ARM1 hinzugefügt, um Änderungen in dem Zustand des Komparators zu verhindern, wenn der Spannungspegel des Signals an dem phasengleichen Anschluss INP geändert wird, größer zu sein als der Spannungspegel des Signals an dem phasenverschobenen Anschluss INN.When the voltage level of the signal at the in-phase terminal INP is changed to be lower than the voltage level of the signal at the phase-shifted terminal INN, the in-phase output terminal ARM2 is at a higher voltage level than the phase-shifted output terminal ARM1. As a result, the detector snaps in such a way that the output terminal 64 is at a high voltage level. The output of the inverter INV1 is set at the voltage level of the digital "0". This causes the positive plate of the capacitor C1 to be positive and the positive plate of the capacitor C2 to be negative. The gate of the NMOS transistor N10 is now brought to a positive voltage and the NMOS transistor N10 is activated to be turned on, and the offset is added to the phase-shifted terminal ARM1 to detect changes in the state of the NMOS transistor N10 To prevent comparator when the voltage level of the signal at the in-phase terminal INP is changed to be greater than the voltage level of the signal at the phase-shifted terminal INN. During the decay time of the capacitor C1, the voltage levels on the negative plates of the capacitors C1 and C2 discharge to a voltage level approaching the voltage level of the ground reference voltage level, and the NMOS transistors N10 and N11 are deactivated to be turned off. During this decay time, the NMOS transistor N10 remains activated to be turned on, and the offset is added to the phase-shifted terminal ARM1 to prevent changes in the state of the comparator when the voltage level of the signal at the in-phase terminal INP is changed to be the voltage level of the signal at the phase-shifted terminal INN.

In verschiedenen Ausführungsbeispielen kann die Timing-Funktion für die Timer-Schaltung 65 für den Zeitgeberabschnitt, der die Hysterese für den phasenverschobenen Eingang INN steuert, und den Zeitgeberabschnitt, der die Hysterese für den phasengleichen Eingang INP steuert, unterschiedliche Zeitwerte haben. Somit sind die Komponentenwerte des Zeitgeberabschnitts, die den Offset steuern, der zu dem phasenverschobenen Anschluss ARM1 hinzuzufügen ist, verschieden gesetzt zu den Komponentenwerten des Zeitgeberabschnitts, die den Offset steuern, der zu dem phasengleichen Anschluss ARM2 hinzuzufügen ist. Der Kondensator C1 kann von dem Kondensator C2 verschieden sein. Die Stromquelle I5 kann einen anderen Strom als die Stromquelle I6 haben.In various embodiments, the timing function for the timer circuit 65 for the timer section which controls the hysteresis for the phase-shifted input INN and the timer section which controls the hysteresis for the in-phase input INP have different time values. Thus, the component values of the timer section controlling the offset to be added to the phase-shifted terminal ARM1 are set to be different from the component values of the timer section controlling the offset to be added to the in-phase terminal ARM2. The capacitor C1 may be different from the capacitor C2. The current source I5 may have a different current than the current source I6.

Die Stromquellen I5, I6, I7 und I8 können programmierbar sein, um die Zeitdauer anzupassen, um eine unerwünschte Änderung des Zustands des Ausgangs des Komparators 5 zu eliminieren, wenn Entscheidungen, die bestimmen, dass der phasengleiche Anschluss INP nun geringer oder größer ist als der phasenverschobene Anschluss INN, zu schnell erfasst werden. Die Fähigkeit, die Stromquellen I5, I6, I7 und I8 zu programmieren, ermöglicht die Einstellung der Hysterese-Spannungen der Schwellenspannung des Eingangs des Komparators 5. Variable Stromquellen sind in der Technik bekannt. Weiter ist eine einfache Lösung ein Implementieren mehrerer Stromquellen, die zusammen jede der Stromquellen I5, I6, I7 und I8 bilden derart, dass die Ströme durch die Stromquellen I5, I6, I7 und I8 angepasst werden durch Umschalten in eine der mehreren Stromquellen, wie gewünscht für jede der Stromquellen I5, I6, I7 und I8.The current sources I5, I6, I7 and I8 may be programmable to adjust the duration to an undesirable change in the state of the output of the comparator 5 to eliminate if decisions that determine that the in-phase terminal INP is now less than or greater than the phase-shifted terminal INN are detected too fast. The ability to program the current sources I5, I6, I7 and I8 allows adjustment of the hysteresis voltages of the threshold voltage of the input of the comparator 5 , Variable current sources are known in the art. Further, a simple solution is to implement a plurality of current sources which together form each of the current sources I5, I6, I7 and I8 such that the currents through the current sources I5, I6, I7 and I8 are adjusted by switching to one of the multiple current sources as desired for each of the current sources I5, I6, I7 and I8.

Der Zeitpunkt für die Deaktivierung des Transistors N10 wird durch das Verhältnis der Kapazität des Kondensators C1 zu der Menge von Strom gesteuert, der durch die Stromquelle I6 fließt (C1/I5). Der Zeitpunkt für die Deaktivierung des Transistors N11 wird durch das Verhältnis der Kapazität des Kondensators C2 zu der Menge von Strom gesteuert, der durch die Stromquelle I5 fließt (C2/I6). Die ansteigende Flanke der Spannung V_OUTP, die an dem phasengleichen Ausgangsanschluss OUTP vorhanden ist, veranlasst den Transistor N11, einschaltet zu werden, und die ansteigende Flanke der Spannung V_OUTN, die an dem phasenverschobenen Ausgangsanschluss OUTP vorhanden ist, veranlasst den Transistor N10, eingeschaltet zu werden.The timing for deactivating the transistor N10 is controlled by the ratio of the capacitance of the capacitor C1 to the amount of current flowing through the current source I6 (C1 / I5). The timing for deactivating the transistor N11 is controlled by the ratio of the capacitance of the capacitor C2 to the amount of current flowing through the current source I5 (C2 / I6). The rising edge of the voltage V _OUTP, which is provided on the in-phase output terminal OUTP, causes the transistor N11 to be turn on, and the rising edge of the voltage V _OUTN, which is provided on the phase-shifted output terminal OUTP, causes the transistor N10 is turned on to become.

In einigen Ausführungsbeispielen wird eine sekundäre Hysterese zu dem Stromspiegel 62 des Detektors 60 hinzugefügt. Dies bietet eine weitere Steuerungsstufe der dynamischen Hysterese, um zu verhindern, dass die Entscheidung für eine Zeitdauer geändert wird, die fest oder programmierbar sein kann.In some embodiments, a secondary hysteresis becomes the current mirror 62 of the detector 60 added. This provides another level of dynamic hysteresis control to prevent the decision from being changed for a period of time that may be fixed or programmable.

5 ist eine schematische Darstellung eines Abwärts-DC-zu-DC-Wandlers mit einem „dynamische Hysterese”-Komparator, der die Prinzipien der vorliegenden Offenbarung enthält. Der Energieschaltteil 110 der Energiestufe 105 hat einen Pulsoszillator 120, der einen Satz von Pulsen 122 mit einer festen Wiederholungsrate erzeugt. Der Satz von Pulsen 122 wird an den Set-Eingang S eines Set(gesetzt)-Reset(zurückgesetzt)-Latches 125 angelegt, das an einen Eingang einer Treiberschaltung 130 angelegt wird. Der Ausgang der Treiberschaltung 130 wird an das Gate des PMOS-Transistors MP1 und an das Gate des NMOS-Transistors MN1 angelegt. Die Source des PMOS-Transistors MP1 ist mit der Energieversorgungsspannungsquelle VDD verbunden und die Source des NMOS-Transistors MN1 ist mit der Substratversorgungsspannungsquelle VSS verbunden. Die Substratversorgungsspannungsquelle VSS ist oft die Massereferenzspannungsquelle, ist aber in einigen Anwendungen ein negativer Spannungspegel. Die gemeinsam verbundenen Drains des PMOS-Transistors MP1 und des NMOS-Transistors MN1 sind mit einem Eingangsanschluss des Filterabschnitts 115 verbunden. Der Eingangsanschluss ist ein erster Anschluss eines Induktors L1. Wenn der Satz von Pulsen 122, wie an den Set-Eingang S des Set-Reset-Latches 125 angelegt, den Set-Reset-Latch 125 auslöst derart, dass der PMOS-Transistor MP1 eingeschaltet wird und der NMOS-Transistor MN1 ausgeschaltet wird, fließt Strom von der Energieversorgungsspannungsquelle VDD von dem ersten Anschluss des Induktors L1 aus dem zweiten Anschluss des Induktors L1 in den ersten Anschluss des Ausgangskondensators C_OUT und an die Substratversorgungsspannungsquelle VSS. Die Ausgangsspannung V_OUT ist an der Verbindungsstelle des zweiten Anschlusses des Induktors L1 und des Ausgangskondensators C_OUT vorhanden. 5 FIG. 12 is a schematic representation of a buck-to-DC DC converter with a "dynamic hysteresis" comparator incorporating the principles of the present disclosure. FIG. The energy switch part 110 the energy level 105 has a pulse oscillator 120 that is a set of pulses 122 generated at a fixed repetition rate. The set of pulses 122 is sent to the set input S of a set (set) reset (reset) latch 125 applied to an input of a driver circuit 130 is created. The output of the driver circuit 130 is applied to the gate of the PMOS transistor MP1 and to the gate of the NMOS transistor MN1. The source of the PMOS transistor MP1 is connected to the power supply voltage source VDD, and the source of the NMOS transistor MN1 is connected to the substrate supply voltage source VSS. The substrate supply voltage source VSS is often the ground reference voltage source but is a negative voltage level in some applications. The commonly connected drains of the PMOS transistor MP1 and the NMOS transistor MN1 are connected to an input terminal of the filter section 115 connected. The input terminal is a first terminal of an inductor L1. If the set of pulses 122 , as at the set input S of the set reset latch 125 created, the set-reset-latch 125 is triggered such that the PMOS transistor MP1 is turned on and the NMOS transistor MN1 is turned off, current from the power supply voltage source VDD flows from the first terminal of the inductor L1 from the second terminal of the inductor L1 into the first terminal of the output _capacitor C _OUT and the substrate supply voltage source VSS. The output voltage V _OUT is present at the junction of the second terminal of the inductor L1 and the output _capacitor C _OUT .

Es ist in der Technik bekannt ist, dass die Spannung (V_L1) über den Induktor L1 bestimmt wird durch die Formel:

It is known in the art that the voltage (V _L1 ) across inductor L1 is determined by the formula:

Die Ausgangsspannung V_OUT ist gleich zu der Differenz der Energieversorgungsspannungsquelle VDD und der Spannung V_L1 über den Induktor L1 in dem Ein-Zustand und der gleich zu dem Negativen der Spannung-V_L1 über den Induktor L1 in dem Aus-Zustand. Der Arbeitszyklus des Abwärts-DC-zu-DC-Wandlers bestimmt die Ein-Zustand-Zeit und die Aus-Zustand-Zeit. Es kann gezeigt werden, dass die Ausgangsspannung V_OUT gleich dem Arbeitszyklus D des Strom-Modus-Abwärtswandlers multipliziert mit dem Spannungspegel der Energieversorgungsspannungsquelle VDD ist.The output voltage V _OUT is equal to the difference of the power supply voltage source VDD and the voltage V _L1 across the inductor L1 in the on state and equal to the negative of the voltage-V _L1 across the inductor L1 in the off state. The duty cycle of the buck-to-DC converter determines the on-state time and the off-state time. It can be shown that the output voltage V _{OUT is} equal to the duty cycle D of the current mode buck converter multiplied by the voltage level of the power supply voltage source VDD.

Der Feedback- bzw. Rückmeldungs-Bereich 140 hat zwei Eingänge. Der erste Eingang 107 ist die Ausgangsspannung V_OUT an dem ersten Anschluss des Ausgangskondensators C_OUT und der zweite Eingang 112 ist eine Erfassung einer Spannung über dem PMOS-Transistor MP1. Der Spannungsabfall über dem PMOS-Transistor MP1 wird gemessen und verwendet, um eine Schätzung des Ausgangsstroms I_OUT des Abwärts-DC-zu-DC-Wandlers während der positiven Phase der Schaltwellenform zu berechnen, wenn der PMOS-Transistor MP1 eingeschaltet ist, und der Ausgangslaststrom I_OUT wird durch den PMOS-Transistor MP1 geliefert. Der Spannungsabfall V_MP1 über dem PMOS-Transistor MP1 bezieht sich auf die Energieversorgungsspannungsquelle VDD und ist proportional zu dem Ausgangsstrom I_OUT. Dies wird dann auf eine von mehreren Arten gemittelt, um eine Spannung zu liefern, die proportional zu dem durchschnittlichen Ausgangslaststrom I_OUT ist.The feedback or feedback area 140 has two entrances. The first entrance 107 is the output voltage V _OUT at the first terminal of the output _capacitor C _OUT and the second input 112 is a detection of a voltage across the PMOS transistor MP1. The voltage drop across the PMOS transistor MP1 is measured and used to calculate an estimate of the output current I _{OUT of} the buck-to-DC converter during the positive phase of the switching waveform when the PMOS transistor MP1 is turned on and Output _load current I _OUT is supplied by the PMOS transistor MP1. The voltage drop V _MP1 across the PMOS transistor MP1 relates to the power supply voltage source VDD and is proportional to the output current I _OUT . This is then averaged in one of several ways to provide a voltage that is proportional to the average output load current I _OUT .

Der erste Eingang des Rückmeldungsabschnitts 140 wird an einen ersten Eingang eines Fehlerverstärkers 145 angelegt. Ein zweiter Eingang des Fehlerverstärkers 145 empfängt einen Referenzspannungspegel Vref. Der Ausgang des Fehlerverstärkers 145 ist eine Fehlerspannung, die an einen ersten Eingang einer Schaltsteuervorrichtung 135 angelegt wird. Wenn die Fehlerspannung V_ERROR angibt, dass der Ausgangsstrom I_OUT größer ist als ein hoher Strompegel I_HI, wie von der Referenzspannung Vref eingerichtet, löst die Schaltsteuervorrichtung 135 den Reset-Eingang R des Set-Reset-Latches 30 aus und der PMOS-Transistor MP1 wird ausgeschaltet und der NMOS-Transistor MN1 wird eingeschaltet. Der erste Anschluss des Induktors L1 wird dann durch den NMOS-Transistor MN1 mit der Substratversorgungsspannungsquelle VSS verbunden. Die Neigung des Ausgangsstroms wechselt die Richtung und der Ausgangsstrom nimmt an der Neigung ab, wie bestimmt durch die Größe der Ausgangsspannung V_OUT und den Wert des Induktors L1. Beim nächsten Puls des Pulsoszillators 120 werden die Schalttransistoren MP1 und MN1 im Zustand umgeschaltet, um eine Sägezahnstromwelle für den Ausgangsstrom I_OUT zu erzeugen.The first input of the feedback section 140 is applied to a first input of an error amplifier 145 created. A second input of the error amplifier 145 receives a reference voltage level Vref. The output of the error amplifier 145 is an error voltage applied to a first input of a switching control device 135 is created. When the error voltage V _ERROR indicates that the output current I _{OUT is} greater than a high current level I _HI as established from the reference voltage Vref, the switching control device trips 135 the reset input R of the set reset latch 30 off and the PMOS transistor MP1 is turned off and the NMOS transistor MN1 is turned on. The first terminal of the inductor L1 is then connected to the substrate supply voltage source VSS through the NMOS transistor MN1. The slope of the output current changes direction and the output current decreases in slope, as determined by the magnitude of the output voltage V _OUT and the value of the inductor L1. At the next pulse of the pulse oscillator 120 For example, the switching transistors MP1 and MN1 are switched in the state to generate a sawtooth current wave for the output current I _OUT .

Zusätzlich zu der Steuerung des Zurücksetzens des Set-Reset-Latches 125 während des kontinuierlichen Modus oder Pulsweitenmodulationsmodus (PWM – pulse width modulation) bestimmt die Schaltsteuervorrichtung 135, ob der Abwärts-DC-zu-DC-Wandler in dem diskontinuierlichen Modus oder Pulsfrequenzmodulationsmodus (PFM – pulse frequency modulation) zu betreiben ist. Wenn der Abwärts-DC-zu-DC-Wandler in dem diskontinuierlichen Modus betrieben wird, sind tragbare elektronische Systeme fähig, in den „Ruhemodus” zu gehen oder aus diesem zu kommen. Die Schaltsteuervorrichtung 135 empfängt einen Modus-Status-Spannungspegel V_MODE, der den durchschnittlichen Strombedarf angibt, der auf den PMOS-Transistor MP1 gelegt wird, durch Messen des durchschnittlichen Spannungsabfalls V_MP1 über dem PMOS-Transistor MP1. Der Spannungsabfall V_MP1 über dem PMOS-Transistor MP1 wird an einen ersten Eingang eines „dynamische Hysterese”-Komparators 150 angelegt, der einen ersten Eingang hat, der mit den gemeinsam verbundenen Drains des PMOS-Transistors MP1 und des NMOS-Transistors MN1 verbunden ist. Die Verbindung an den gemeinsam verbundenen Drains des PMOS-Transistors MP1 und des NMOS-Transistors MN1 misst den Spannungsabfall über dem PMOS-Transistor MP1, um den Ausgangsstrom I_OUT zu schätzen. Der Ausgangsstrom I_OUT wird während der positiven Phase der Schaltwellenform bestimmt, wenn der PMOS-Transistor MP1 eingeschaltet wird und die Ausgangslast I_OUT von der Energieversorgungsspannungsquelle VDD geliefert wird. Dies liefert einen Spannungsabfall, der sich auf die Energieversorgungsspannungsquelle VDD bezieht und proportional zu dem Ausgangsstrom I_OUT ist. Der gemessene Spannungsabfall wird dann auf eine von mehreren Arten gemittelt, um eine Spannung zu liefern, die proportional zu dem durchschnittlichen Ausgangsstrom I_OUT ist.In addition to the control of resetting the set reset latch 125 during the continuous mode or pulse width modulation (PWM) mode, the switch controller determines 135 whether to operate the buck-to-DC converter in the discontinuous mode or pulse frequency modulation (PFM) mode. When the buck-boost DC-to-DC converter is operated in the discontinuous mode, portable electronic systems are capable of going into or out of "sleep mode." The shift control device 135 receives a mode status voltage level V _MODE indicative of the average current demand applied to the PMOS transistor MP1 by measuring the average voltage drop V _MP1 across the PMOS transistor MP1. The voltage drop V _MP1 across the PMOS transistor MP1 is applied to a first input of a "dynamic hysteresis" comparator 150 which has a first input connected to the commonly connected drains of the PMOS transistor MP1 and the NMOS transistor MN1. The connection to the commonly connected drains of the PMOS transistor MP1 and the NMOS transistor MN1 measures the voltage drop across the PMOS transistor MP1 to estimate the output current I _OUT . The output current I _OUT is determined during the positive phase of the switching waveform when the PMOS transistor MP1 is turned on and the output _load I _{OUT is} supplied from the power supply voltage source VDD. This provides a voltage drop related to the power supply voltage source VDD and proportional to the output current I _OUT . The measured voltage drop is then averaged in one of several ways to provide a voltage that is proportional to the average output current I _OUT .

Der zweite Eingang des „dynamische Hysterese”-Komparators 150 ist verbunden, um eine Referenzspannung Vref von einem Spannungsreferenzgenerator 155 zu empfangen. Der Spannungsreferenzgenerator 155 hat einen PMOS-Transistor MPREF, der mit dem PMOS-Transistor MP1 abgestimmt ist. Das Gate des PMOS-Transistors MPREF ist mit dem Gate und Drain des Diodeverbundenen PMOS-Transistors P5 verbunden. Das Gate und der Drain des Diode-verbundenen PMOS-Transistors P5 sind mit einem ersten Anschluss eines Widerstands R3 verbunden. Der zweite Anschluss des Widerstands R3 ist mit der Substratversorgungsspannungsquelle VSS verbunden. Die Source des PMOS-Transistors MPREF ist mit der Energieversorgungsspannungsquelle VDD verbunden. Der Wert des Widerstands des Widerstands R3 ist eingestellt, um den Referenzstrom IREF herzustellen. Der Drain des PMOS-Transistors MPREF ist mit einem ersten Anschluss der Referenzstromsenke 157 verbunden. Der zweite Anschluss der Referenzstromsenke 157 ist mit der Substratversorgungsspannungsquelle VSS verbunden. Die Verbindungsstelle des Drains des PMOS-Transistors MPREF und des ersten Anschlusses der Referenzstromsenke 132 sieht den Spannungspegel der Referenzspannung Vref für den zweiten Anschluss des „dynamische Hysterese”-Komparators 150 vor. Die Struktur und Funktion für den „dynamische Hysterese”-Komparator 150 ist wie in 2 beschrieben.The second input of the "dynamic hysteresis" comparator 150 is connected to a reference voltage Vref from a voltage reference generator 155 to recieve. The voltage reference generator 155 has a PMOS transistor MPREF tuned to the PMOS transistor MP1. The gate of the PMOS transistor MPREF is connected to the gate and drain of the diode-connected PMOS transistor P5. The gate and the drain of the diode-connected PMOS transistor P5 are connected to a first terminal of a resistor R3. The second terminal of the resistor R3 is connected to the Substrate supply voltage source VSS connected. The source of the PMOS transistor MPREF is connected to the power supply voltage source VDD. The value of the resistance of the resistor R3 is set to establish the reference current IREF. The drain of the PMOS transistor MPREF is connected to a first terminal of the reference current sink 157 connected. The second connection of the reference current sink 157 is connected to the substrate supply voltage source VSS. The junction of the drain of the PMOS transistor MPREF and the first terminal of the reference current sink 132 sees the voltage level of the reference voltage Vref for the second terminal of the "dynamic hysteresis" comparator 150 in front. The structure and function for the "dynamic hysteresis" comparator 150 is like in 2 described.

Die 6a–6e sind Ablaufdiagramme eines Verfahrens zum Bilden eines „dynamische Hysterese”-Komparators, der die Prinzipien der vorliegenden Offenbarung umfasst. Die Ablaufdiagramme 7b und 7c sind mit 2 koordiniert und die Ablaufdiagramme 7d und 7e sind mit 4 koordiniert in Bezug auf ein Bilden einer Timer-Schaltung und einer Hystereseschaltung. Das Verfahren zum Bilden eines Komparators, der eine dynamische Hysterese hat, beginnt durch Bilden (Kästchen 200) einer dynamischen Hystereseschaltung. Der Schritt des Bildens (Kästchen 200) der dynamischen Hystereseschaltung umfasst den Schritt eines Bildens (Kästchen 205) einer Timer-Schaltung und den Schritt eines Bildens (Kästchen 210) einer Hystereseschaltung. In 6b wird die Timer-Schaltung 25 gebildet durch Bilden (Kästchen 300) eines ersten Transistors N13 eines ersten Konduktivitätstyps mit einem Gate-Anschluss, der mit einem phasenverschobenen Ausgang OUTN der Auslöseschaltung 20 verbunden ist, und durch Bilden (Kästchen 305) eines zweiten Transistors N14 des ersten Konnektivitätstyps mit einem Gate-Anschluss, der mit einem phasengleichen Ausgang OUTP der Auslöseschaltung 20 verbunden ist. Das Bilden (Kästchen 205) der Timer-Schaltung 25 geht weiter mit einem Bilden (Kästchen 310) eines ersten Widerstands R1, der zwischen einem Drain-Anschluss des ersten Transistors N13 und einer Energieversorgungsspannungsquelle VDD verbunden ist, und einem Bilden (Kästchen 315) eines zweiten Widerstands R2, der zwischen einem Drain-Anschluss des zweiten Transistors N14 und der Energieversorgungsspannungsquelle VDD verbunden ist. Ein Source-Anschluss des ersten Transistors N13 ist mit einem ersten Anschluss einer ersten Stromquelle I3 verbunden (Kästchen 320). Ein Source-Anschluss des zweiten Transistors N14 ist mit einem ersten Anschluss einer zweiten Stromquelle I4 verbunden (Kästchen 325). Eine positive Platte eines ersten Kondensators C1 ist mit einer Verbindungsstelle des Source-Anschlusses des ersten Transistors N13 und des ersten Anschlusses der ersten Stromquelle I3 verbunden (Kästchen 330). Eine positive Platte eines zweiten Kondensators C2 ist mit einer Verbindungsstelle des Source-Anschlusses des zweiten Transistors N14 und des ersten Anschlusses der zweiten Stromquelle I4 verbunden (Kästchen 335). Eine negative Platte des ersten Kondensators C1 ist mit einem ersten Anschluss einer dritten Stromquelle I5 verbunden (Kästchen 340). Eine negative Platte des zweiten Kondensators C2 ist mit einem ersten Anschluss einer vierten Stromquelle I6 verbunden (Kästchen 345). Die zweiten Anschlüsse der ersten, zweiten, dritten und vierten Stromquellen I3, I4, I5 und I6 sind mit der Massereferenzspannungsquelle verbunden (Kästchen 350).The 6a - 6e 13 are flowcharts of a method of forming a "dynamic hysteresis" comparator incorporating the principles of the present disclosure. The flowcharts 7b and 7c are with 2 coordinates and the flowcharts 7d and 7e are with 4 coordinated with respect to forming a timer circuit and a hysteresis circuit. The method of forming a comparator having dynamic hysteresis begins by forming (box 200 ) of a dynamic hysteresis circuit. The step of making (box 200 ) of the dynamic hysteresis circuit comprises the step of forming (box 205 ) of a timer circuit and the step of forming (box 210 ) of a hysteresis circuit. In 6b becomes the timer circuit 25 formed by forming (box 300 ) of a first transistor N13 of a first conductivity type having a gate terminal, which is connected to a phase-shifted output OUTN of the trigger circuit 20 and by forming (boxes 305 ) of a second transistor N14 of the first connectivity type with a gate terminal connected to an in-phase output OUTP of the trigger circuit 20 connected is. The making (box 205 ) of the timer circuit 25 go on with making (box 310 ) of a first resistor R1 connected between a drain terminal of the first transistor N13 and a power supply voltage source VDD, and forming (box 315 ) of a second resistor R2 connected between a drain of the second transistor N14 and the power supply voltage source VDD. A source terminal of the first transistor N13 is connected to a first terminal of a first current source I3 (box 320 ). A source terminal of the second transistor N14 is connected to a first terminal of a second current source I4 (box 325 ). A positive plate of a first capacitor C1 is connected to a junction of the source of the first transistor N13 and the first terminal of the first current source I3 (box 330 ). A positive plate of a second capacitor C2 is connected to a junction of the source terminal of the second transistor N14 and the first terminal of the second current source I4 (box 335 ). A negative plate of the first capacitor C1 is connected to a first terminal of a third current source I5 (box 340 ). A negative plate of the second capacitor C2 is connected to a first terminal of a fourth current source I6 (box 345 ). The second terminals of the first, second, third and fourth current sources I3, I4, I5 and I6 are connected to the ground reference voltage source (box 350 ).

Unter Bezugnahme auf die 6c wird die Hystereseschaltung 30 durch Bilden (Kästchen 355) eines dritten Transistors N10 und eines vierten Transistors N11 des ersten Konduktivitätstyps gebildet (Kästchen 210). Der dritte Transistor N13 hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des ersten Kondensators C1 und des ersten Anschlusses der vierten Stromquelle I6 verbunden ist (Kästchen 360). Der vierte Transistor N11 hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des zweiten Kondensators C2 und des ersten Anschlusses der dritten Stromquelle I5 verbunden ist (Kästchen 365). Die Source-Anschlüsse der dritten und vierten Transistoren N10 und N11 sind mit der Massereferenzspannungsquelle verbunden (Kästchen 370). Der Drain-Anschluss des dritten Transistors N10 ist mit einem phasenverschobenen Ausgang NET1 eines Differenzialeingangsverstärkers 10 des Komparators 5 verbunden (Kästchen 375). Der Drain-Anschluss des vierten Transistors N11 ist mit einem phasengleichen Ausgang NET2 des Differenzialeingangsverstärkers des Komparators verbunden (Kästchen 380). Die dritten und vierten Transistoren N10 und N11 werden selektiv aktiviert (Kästchen 215) zum Vorsehen eines Offsets für eine Schwellenspannung des Differenzialverstärkers 10 für die zumindest eine feste Zeitdauer. Das Verfahren erfasst (Box 220), wenn Entscheidungen bestimmen, dass der zweite Eingang INP nun geringer oder größer ist als der erste Eingang INN. Bei einer Bestimmung, dass der zweite Eingang INP nun geringer oder größer ist als der erste Eingang INN, werden die Entscheidungen verhindert (Kästchen 225), die veranlassen, dass der Ausgang/die Ausgänge OUTN und OUTP des Komparators den Zustand ändert/ändern für zumindest eine feste Zeitdauer.With reference to the 6c becomes the hysteresis circuit 30 by forming (box 355 ) of a third transistor N10 and a fourth transistor N11 of the first conductivity type (box 210 ). The third transistor N13 has a gate connected to the junction of the negative plate connection of the first capacitor C1 and the first terminal of the fourth current source I6 (box 360 ). The fourth transistor N11 has a gate terminal connected to the junction of the negative plate connection of the second capacitor C2 and the first terminal of the third current source I5 (box 365 ). The sources of the third and fourth transistors N10 and N11 are connected to the ground reference voltage source (box 370 ). The drain terminal of the third transistor N10 is connected to a phase-shifted output NET1 of a differential input amplifier 10 of the comparator 5 connected (box 375 ). The drain terminal of the fourth transistor N11 is connected to an inphase output NET2 of the differential input amplifier of the comparator (box 380 ). The third and fourth transistors N10 and N11 are selectively activated (box 215 ) for providing an offset for a threshold voltage of the differential amplifier 10 for the at least one fixed period of time. The procedure detects (box 220 ) when decisions determine that the second input INP is now less than or greater than the first input INN. In a determination that the second input INP is now less than or greater than the first input INN, the decisions are prevented (box 225 ) causing the output (s) OUTN and OUTP of the comparator to change state for at least a fixed period of time.

In verschiedenen Ausführungsbeispielen umfasst das Bilden der ersten, zweiten, dritten und vierten Stromquellen I3, I4, I5 und I6 ein Programmieren der ersten, zweiten, dritten und vierten Stromquellen I3, I4, I5 und I6, um die zumindest eine feste Zeitdauer anzupassen, um ein unerwünschtes Ändern des Zustands des Ausgangs des Komparators 5 zu eliminieren, wenn Entscheidungen, die bestimmen, dass der zweite Eingang INP nun geringer oder größer ist als der erste Eingang INN, zu schnell erfasst werden. Der Schritt des Programmierens der ersten, zweiten, dritten und vierten Stromquellen I3, I4, I5 und I6 ermöglicht das Einstellen der Hysterese-Spannungen der Schwellenspannung des Eingangs des Komparators 5.In various embodiments, forming the first, second, third, and fourth current sources I3, I4, I5, and I6 includes programming the first, second, third, and fourth current sources I3, I4, I5, and I6 to adjust the at least one fixed time period an undesirable change in the state of the output of the comparator 5 to eliminate if decisions that determine that the second input INP is now less than or greater than the first input INN are detected too fast. The step of programming the first, second, third and fourth current sources I3, I4, I5 and I6 enables the hysteresis voltages of the threshold voltage of the input of the comparator to be adjusted 5 ,

In anderen Ausführungsbeispielen umfasst der Schritt des Bildens der ersten und zweiten Kondensatoren C1 und C2 ein Programmieren des Kapazitätswerts der ersten und zweiten Kondensatoren C1 und C2 zum Anpassen der Dauer der zumindest einen festen Zeitdauer. Zur Programmierung der ersten und zweiten Kondensatoren C1 und C2 werden die ersten und zweiten Kondensatoren C1 und C2 aus einer Vielzahl von geschalteten Kondensatorschaltungen gebildet, die in Reihe und/oder parallel angeordnet sind, zum Anpassen der festen Zeitdauer.In other embodiments, the step of forming the first and second capacitors C1 and C2 includes programming the capacitance value of the first and second capacitors C1 and C2 to adjust the duration of the at least one fixed time period. For programming the first and second capacitors C1 and C2, the first and second capacitors C1 and C2 are formed of a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the fixed time period.

In der 6d wird die Timer-Schaltung 65 des Komparators 50 durch Bilden (Kästchen 400) eines ersten Invertierers INV1 gebildet (Kästchen 205). Der Eingang des Invertierers INV1 und eine positive Platte eines ersten Kondensators C1 sind mit einem Ausgang 64 des Detektors 60 verbunden (Kästchen 405). Der Ausgang des Invertierers INV1 ist mit einer positiven Platte eines zweiten Kondensators C2 verbunden (Kästchen 410). Der negative Anschluss des zweiten Kondensators C2 ist mit einem ersten Anschluss einer ersten Stromquelle I4 verbunden (Kästchen 415). Der negative Anschluss des ersten Kondensators C1 ist mit einem ersten Anschluss einer zweiten Stromquelle I5 verbunden (Kästchen 415). Die zweiten Anschlüsse der ersten und zweiten Stromquellen I3 und I4 sind mit der Massereferenzspannungsquelle verbunden (Kästchen 420).In the 6d becomes the timer circuit 65 of the comparator 50 by forming (box 400 ) of a first inverter INV1 (box 205 ). The input of the inverter INV1 and a positive plate of a first capacitor C1 are connected to one output 64 of the detector 60 connected (box 405 ). The output of the inverter INV1 is connected to a positive plate of a second capacitor C2 (box 410 ). The negative terminal of the second capacitor C2 is connected to a first terminal of a first current source I4 (box 415 ). The negative terminal of the first capacitor C1 is connected to a first terminal of a second current source I5 (box 415 ). The second terminals of the first and second current sources I3 and I4 are connected to the ground reference voltage source (box 420 ).

Unter Bezugnahme auf 6e wird die Hystereseschaltung 70 des Komparators 50 durch Bilden (Kästchen 450) eines ersten Transistors N10 und eines zweiten Transistor N11 des ersten Konduktivitätstyps gebildet (Kästchen 210). Der erste Transistor N10 hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des ersten Kondensators C1 und des ersten Anschlusses der zweiten Stromquelle I5 verbunden ist (Kästchen 455). Der zweite Transistor N11 hat einen Gate-Anschluss, der mit der Verbindungsstelle der Verbindung der negativen Platte des zweiten Kondensators C2 und des ersten Anschlusses der ersten Stromquelle I4 verbunden ist (Kästchen 460). Der Source-Anschluss des ersten Transistors N10 ist mit einem ersten Anschluss der dritten Stromquelle I6 verbunden (Kästchen 465). Der Source-Anschluss des zweiten Transistors N11 ist mit einem ersten Anschluss der vierten Stromquelle I7 verbunden (Kästchen 470). Die zweiten Anschlüsse der dritten Stromquelle I5 und der vierten Stromquelle I6 sind mit der Massereferenzspannungsquelle verbunden (Kästchen 475). Der Drain-Anschluss des ersten Transistors N10 mit einem phasenverschobenen Ausgang ARM1 eines Differenzialeingangsverstärkers 55 des Komparators 50 verbunden (Kästchen 480). Der Drain-Anschluss des zweiten Transistors N11 ist mit einem phasengleichen Ausgang ARM2 des Differenzialeingangsverstärkers 55 des Komparators 50 verbunden (Kästchen 485).With reference to 6e becomes the hysteresis circuit 70 of the comparator 50 by forming (box 450 ) of a first transistor N10 and a second transistor N11 of the first conductivity type (box 210 ). The first transistor N10 has a gate terminal connected to the junction of the negative plate connection of the first capacitor C1 and the first terminal of the second current source I5 (box 455 ). The second transistor N11 has a gate terminal connected to the junction of the negative plate connection of the second capacitor C2 and the first terminal of the first current source I4 (box 460 ). The source terminal of the first transistor N10 is connected to a first terminal of the third current source I6 (box 465 ). The source terminal of the second transistor N11 is connected to a first terminal of the fourth current source I7 (box 470 ). The second terminals of the third current source I5 and the fourth current source I6 are connected to the ground reference voltage source (box 475 ). The drain terminal of the first transistor N10 with a phase-shifted output ARM1 of a differential input amplifier 55 of the comparator 50 connected (box 480 ). The drain terminal of the second transistor N11 is connected to an in-phase output ARM2 of the differential input amplifier 55 of the comparator 50 connected (box 485 ).

Wie in 6a gezeigt, werden die dritten und zweiten Transistoren N10 und N11 selektiv aktiviert (Kästchen 215) zum Vorsehen eines Offsets für eine Schwellenspannung des Differenzialverstärkers 55 für die zumindest eine feste Zeitdauer. Das Verfahren erfasst (Box 220), wenn Entscheidungen bestimmen, dass der zweite Eingang INP nun geringer oder größer ist als der erste Eingang INN. Bei einer Bestimmung, dass der zweite Eingang INP nun geringer oder größer ist als der erste Eingang INN, werden Entscheidungen verhindert (Kästchen 225), die veranlassen, dass der Ausgang/die Ausgänge OUTN und OUTP des Komparators einen Zustand ändert/ändern für zumindest eine feste Zeitdauer.As in 6a 3, the third and second transistors N10 and N11 are selectively activated (box 215 ) for providing an offset for a threshold voltage of the differential amplifier 55 for the at least one fixed period of time. The procedure detects (box 220 ) when decisions determine that the second input INP is now less than or greater than the first input INN. In a determination that the second input INP is now smaller or larger than the first input INN, decisions are prevented (box 225 ) causing the output / outputs OUTN and OUTP of the comparator to change state for at least a fixed period of time.

In verschiedenen Ausführungsbeispielen umfasst das Bilden der ersten, zweiten, dritten und vierten Stromquellen I4, I5, I6 und I7 ein Programmieren der ersten, zweiten, dritten und vierten Stromquellen I4, I5, I6 und I7 zum Anpassen der zumindest einen festen Zeitdauer, um ein unerwünschte Änderung des Zustands des Ausgangs des Komparators 5 zu eliminieren, wenn Entscheidungen, die bestimmen, dass der zweite Eingang INP nun geringer oder größer ist als der erste Eingang INN, zu schnell erfasst werden. Der Schritt des Programmierens der ersten, zweiten, dritten und vierten Stromquellen I4, I5, I6 und I7 ermöglicht die Einstellung der Hysterese-Spannungen der Schwellenspannung des Eingangs des Komparators 50.In various embodiments, forming the first, second, third, and fourth current sources I4, I5, I6, and I7 includes programming the first, second, third, and fourth current sources I4, I5, I6, and I7 to adjust the at least one fixed time period undesirable change in the state of the output of the comparator 5 to eliminate when decisions that determine that the second input INP is now less than or greater than the first input INN, are detected too fast. The step of programming the first, second, third and fourth current sources I4, I5, I6 and I7 allows adjustment of the hysteresis voltages of the threshold voltage of the input of the comparator 50 ,

In anderen Ausführungsbeispielen umfasst der Schritt eines Bildens der ersten und zweiten Kondensatoren C1 und C2 ein Programmieren des Kapazitätswerts der ersten und zweiten Kondensatoren C1 und C2 zum Anpassen der Dauer der zumindest einen festen Zeitdauer. Zur Programmierung der ersten und zweiten Kondensatoren C1 und C2 werden die ersten und zweiten Kondensatoren C1 und C2 aus einer Vielzahl von geschalteten Kondensatorschaltungen gebildet, die in Reihe und/oder parallel angeordnet sind, zum Anpassen der festen Zeitdauer.In other embodiments, the step of forming the first and second capacitors C1 and C2 includes programming the capacitance value of the first and second capacitors C1 and C2 to adjust the duration of the at least one fixed time period. For programming the first and second capacitors C1 and C2, the first and second capacitors C1 and C2 are formed of a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the fixed time period.

Während diese Offenbarung insbesondere unter Bezugnahme auf deren bevorzugte Ausführungsbeispiele gezeigt und beschrieben wurde, ist für den Fachmann auf dem Gebiet offensichtlich, dass verschiedene Änderungen in Form und Detail möglich sind, ohne von dem Sinn und Umfang der Offenbarung abzuweichen. Zum Beispiel können die Eingangstransistoren N1 und N2 des Differenzialeingangs 10 von 2 und 55 von 3 als PMOS-Transistoren oder bipolare Transistoren (BJT – bipolar junction transistors) implementiert werden.While this disclosure has been particularly shown and described with reference to the preferred embodiments thereof, it will be obvious to those skilled in the art that various changes in form and detail are possible without departing from the spirit and scope of the disclosure. For example, the input transistors N1 and N2 of the differential input 10 from 2 and 55 from 3 as PMOS transistors or bipolar junction transistors (BJT) can be implemented.

Claims

A dynamic hysteresis circuit connected to an output of a trigger circuit of a dynamic hysteresis comparator for detecting when a decision is made that a first input of the comparator is greater or less than a second input of the comparator, thereby causing an output of the comparator changes state, and as soon as the decision is detected that causes the state change of the output, it is prevented that decisions that determine that the second input is now less than or greater than the first input cause the second input to change Output of the "dynamic hysteresis" comparator changes state for at least a fixed period of time, the dynamic hysteresis circuit comprising: a timer circuit configured to generate at least one controlled time delay to control the dynamic hysteresis; and a hysteresis circuit configured to derive current from a differential input pair of transistors of the "dynamic hysteresis" comparator to introduce an offset such that if the offset supports the signal that caused the comparator to switch, then the "dynamic hysteresis" Comparator probably does not switch back during the at least one controlled time delay during which the offset is applied.

The dynamic hysteresis circuit of claim 1, wherein the timer circuit comprises: a "first controlled delay time" generator comprising: a first transistor of a first conductivity type having a gate terminal connected to an in-phase output of the trigger circuit; a first resistor connected between a drain terminal of the first transistor and a power supply voltage source; a first current source having a first terminal connected to a source terminal of the first transistor; a first capacitor having a positive plate connected to a junction of the source of the first transistor and the first of the first current source; and a third power source having a first terminal connected to a negative plate of the first capacitor; wherein the first transistor, the first resistor, the first capacitor, the first current source, and the third current source provide the first fixed time period for controlling a first controlled time delay for the first input of the dynamic hysteresis comparator; a "second controlled delay time" generator comprising: a second transistor of the first connectivity type having a gate terminal connected to a phase-shifted output of the trigger circuit; a second resistor connected between a drain of the second transistor and the power supply voltage source; a second current source having a first terminal connected to a source terminal of the second transistor; a second capacitor having a positive plate connected to a junction of the source of the second transistor and the first of the second current source; and a fourth current source having a first terminal connected to a negative plate of the second capacitor; wherein the second transistor, the second resistor, the second capacitor, the second current source and the fourth current source provide the second fixed time period for controlling a second controlled time delay for the second input of the "dynamic hysteresis" comparator.

The dynamic hysteresis circuit of claim 2, wherein the hysteresis circuit comprises: a third transistor of the first conductivity type, comprising: a gate connected to the junction of the negative plate connection of the first capacitor and the first connection of the fourth current source of the first controlled one Delay time generator connected; a drain connected to a phase-shifted output of a differential input amplifier of the comparator; and a source terminal connected to the ground reference voltage source; a fourth transistor of the first conductivity type, comprising: a gate terminal connected to the junction of the negative plate connection of the second capacitor and the first terminal of the third current source of the "second controlled delay time" generator, a drain terminal; which is connected to an in-phase output of the differential input amplifier of the comparator, and a source terminal connected to the ground reference voltage source; wherein the third transistor, when activated, an offset for a threshold voltage of the differential input amplifier for the first fixed time period to prevent the output terminals of the comparator from switching for the first controlled delay time when decisions determining that the second input is now less or greater than the first input are detected; wherein the fourth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the second fixed time period to prevent the output terminals of the comparator from switching for the second controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected.

The dynamic hysteresis circuit of claim 1, wherein the timer circuit comprises: an inverter having a first terminal connected to an output of the "dynamic hysteresis" comparator for inverting an output state present at the output of the "dynamic hysteresis" comparator; a "first controlled delay time" generator comprising: a third capacitor having a positive plate connected to the output of the "dynamic hysteresis" comparator, and a fifth power source having a first terminal connected to a negative terminal of the third capacitor; and wherein the third capacitor and the fifth current source provide the first fixed time period for controlling a first controlled time delay for the first input of the dynamic hysteresis comparator; a "second controlled delay time" generator comprising: a fourth capacitor having a positive plate connected to an output of the inverter, and a sixth power source having a first terminal connected to a negative terminal of the fourth capacitor; wherein the fourth capacitor and the sixth current source provide the second fixed time period for controlling a second controlled time delay for the second input of the dynamic hysteresis comparator.

The dynamic hysteresis circuit of claim 4, wherein the hysteresis circuit comprises: a fifth transistor of the first conductivity type comprising: a gate terminal connected to the junction of the negative plate connection of the third capacitor and the first terminal of the fifth current source of the third delay of the third controlled delay time generator, and a drain connected to a phase-shifted output of a differential input amplifier of the comparator; a sixth transistor of the first conductivity type, comprising: a gate terminal connected to the junction of the negative plate connection of the fourth capacitor and the first terminal of the sixth current source of the fourth controlled delay time generator; a drain connected to an in-phase output of the differential input amplifier of the comparator; a seventh current source having a first terminal connected to a source of the fifth transistor and a second terminal connected to the ground reference voltage source, and an eighth power source having a first terminal connected to a source of the sixth transistor and a second terminal connected to the ground reference voltage source; wherein the fifth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the first fixed time period to prevent the output terminals of the comparator from switching for the third controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected; wherein the sixth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the second fixed time period to prevent the output terminals of the comparator from switching for the fourth controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected.

The dynamic hysteresis circuit of claim 2, wherein the first, second, third, and fourth current sources are programmable to adjust the fixed time period to eliminate undesirable change in the state of the output of the comparator when decisions that determine that the second input is now lower or greater than the first input, are detected too fast, with the ability to program the first, second, third, and fourth current sources to adjust the hysteresis voltages of the threshold voltage of the comparator's input.

The dynamic hysteresis circuit of claim 2, wherein the capacitance value of the first and second capacitors is programmable to adjust the duration of the first and second fixed time periods.

The dynamic hysteresis circuit of claim 7, wherein the first and second capacitors comprise a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the fixed time duration.

The dynamic hysteresis circuit of claim 5, wherein the fifth, sixth, seventh, and eighth current sources are programmable to adjust the fixed time period to eliminate undesirable change in the state of the output of the comparator when decisions that determine that the second input is now lower or greater than the first input, are detected too fast, with the ability to program the fifth, sixth, seventh, and eighth current sources to adjust the hysteresis voltages of the threshold voltage of the input of the comparator.

The dynamic hysteresis circuit of claim 5, wherein the capacitance value of the third and fourth capacitors is programmable to adjust the duration of the first and second fixed time periods.

The dynamic hysteresis circuit of claim 10, wherein the third and fourth capacitors comprise a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the fixed time period.

A "dynamic hysteresis" comparator having a threshold voltage level with dynamic hysteresis for detecting small changes in differential input signals at a pair of inputs while controlling a steady state for at least a fixed period of time during which an output voltage state remains fixed to prevent the Output of the comparator changes or "flutters" a state in an unstable manner, the "dynamic hysteresis" comparator comprising: a dynamic hysteresis circuit connected to an output of a trigger circuit of the dynamic hysteresis comparator configured to detect when a decision is made that a first input of the comparator is greater or less than a second input of the comparator, thereby causing in that an output of the comparator changes a state, and once the decision is made that causes the state change of the output, it is prevented that decisions determining that the second input is now less or greater than the first input, the output of the comparator changes state for at least a fixed period of time, the dynamic hysteresis circuit comprising: a timer circuit configured to generate at least one controlled time delay to control the dynamic hysteresis; and a hysteresis circuit configured to derive current from a differential input pair of transistors of the "dynamic hysteresis" comparator to introduce an offset such that if the offset supports the signal that caused the comparator to switch, then the "dynamic hysteresis" Comparator probably does not switch back during the at least one controlled time delay during which the offset is applied.

The "dynamic hysteresis" comparator of claim 12, wherein the timer circuit comprises: a first transistor of a first conductivity type having a gate terminal connected to an in-phase output of the trigger circuit; a second transistor of the first connectivity type having a gate terminal connected to a phase-shifted output of the trigger circuit; a first resistor connected between a drain terminal of the first transistor and a power supply voltage source; a second resistor connected between a drain of the second transistor and the power supply voltage source; a first current source having a first terminal connected to a source terminal of the first transistor; a second current source having a first terminal connected to a source terminal of the second transistor; a first capacitor having a positive plate connected to a junction of the source of the first transistor and the first of the first current source; a second capacitor having a positive plate connected to a junction of the source of the second transistor and the first of the second current source; a third power source having a first terminal connected to a negative plate of the first capacitor; a fourth current source having a first terminal connected to a negative plate of the second capacitor; wherein the first transistor, the first resistor, the first capacitor, the first current source, and the third current source provide the first fixed duration for the first input of the dynamic hysteresis comparator; wherein the second transistor, the second resistor, the second capacitor, the second current source and the fourth current source provides the second fixed time period for the second input of the "dynamic hysteresis"comparator; and wherein second terminals of the first, second, third and fourth current sources are connected to the ground reference voltage source.

The "dynamic hysteresis" comparator of claim 13, wherein the hysteresis circuit comprises: a third transistor of the first conductivity type, comprising: a gate terminal connected to the junction of the negative plate connection of the first capacitor and the first terminal of the fourth current source of the "first controlled delay time" generator; a drain connected to a phase-shifted output of a differential input amplifier of the comparator; and a source terminal connected to the ground reference voltage source; a fourth transistor of the first conductivity type, comprising a gate terminal connected to the juncture of the negative plate connection of the second capacitor and the first terminal of the third current source of the "second controlled delay time" generator, a drain connected to an in-phase output of the differential input amplifier of the comparator, and a source terminal connected to the ground reference voltage source; wherein the third transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the first fixed time period to prevent the output terminals of the comparator from switching for the first controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected; wherein the fourth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the second fixed time period to prevent the output terminals of the comparator from switching for the second controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected.

The "dynamic hysteresis" comparator of claim 12, wherein the timer circuit comprises: an inverter having a first terminal connected to an output of the "dynamic hysteresis" comparator for inverting an output state present at the output of the "dynamic hysteresis" comparator; a "first controlled delay time" generator comprising: a third capacitor having a positive plate connected to the output of the "dynamic hysteresis" comparator, and a fifth power source having a first terminal connected to a negative terminal of the third capacitor; and wherein the third capacitor and the fifth current source provide the first fixed time period for controlling a first controlled time delay for the first input of the dynamic hysteresis comparator; a "second controlled delay time" generator comprising: a fourth capacitor having a positive plate connected to an output of the inverter, and a sixth power source having a first terminal connected to a negative terminal of the fourth capacitor; wherein the fourth capacitor and the sixth current source provide the second fixed time period for controlling a second controlled time delay for the second input of the dynamic hysteresis comparator.

The "dynamic hysteresis" comparator according to claim 15, wherein the hysteresis circuit comprises: a fifth transistor of the first conductivity type having: a gate terminal connected to the junction of the negative plate connection of the third capacitor and the first terminal of the fifth current source the third delay of the "third controlled delay time" generator is connected, and a drain terminal which is connected to a phase-shifted output of a differential input amplifier of the comparator; a sixth transistor of the first conductivity type, comprising: a gate terminal connected to the junction of the negative plate connection of the fourth capacitor and the first terminal of the sixth current source of the "fourth controlled delay time" generator, and a drain terminal a seventh power source having a first terminal connected to a source of the fifth transistor and a second terminal connected to the ground reference voltage source; and an eighth power source having a first terminal connected to a source of the sixth transistor and a second terminal connected to the ground reference voltage source; wherein the fifth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the first fixed time period to prevent the output terminals of the comparator from switching for the third controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected; wherein the sixth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the second fixed time period to prevent the output terminals of the comparator from switching for the fourth controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected.

The "dynamic hysteresis" comparator of claim 14, wherein the first, second, third, and fourth current sources are programmable to adjust the fixed time period to eliminate undesirable change in the state of the output of the comparator when decisions determining that second input is now less than or greater than the first input, are detected too fast, with the ability to program the first, second, third and fourth current sources to adjust the hysteresis voltages of the threshold voltage of the input of the comparator.

The "dynamic hysteresis" comparator of claim 14, wherein the capacitance value of the first and second capacitors is programmable to adjust the duration of the fixed time period.

The "dynamic hysteresis" comparator of claim 18, wherein the first and second capacitors comprise a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the fixed time duration.

The "dynamic hysteresis" comparator of claim 15, wherein the fifth, sixth, seventh, and eighth current sources are programmable to adjust the fixed time period to eliminate undesirable change in the state of the output of the comparator when decisions determining that second input is now less than or greater than the first input, are detected too fast, with the ability to program the fifth, sixth, seventh, and eighth current sources to adjust the hysteresis voltages of the threshold voltage of the input of the comparator.

The "dynamic hysteresis" comparator of claim 15, wherein the capacitance value of the third and fourth capacitors is programmable to adjust the duration of the first and second fixed time periods.

The "dynamic hysteresis" comparator according to claim 21, wherein the third and fourth capacitors comprise a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the fixed time period.

An electronic device having a mode switch detection circuit for controlling the transition between a continuous operation mode and a sleep mode to prevent instability in the output of the electronic device, the mode switch detection circuit comprising: a "dynamic hysteresis" comparator having a threshold voltage level with dynamic hysteresis for detecting small changes in differential input signals at a pair of inputs while controlling a steady state for at least a fixed period of time during which an output voltage state remains fixed to prevent the Output of the comparator changes or "flutters" a state in an unstable manner, the "dynamic hysteresis" comparator comprising: a dynamic hysteresis circuit connected to an output of a trigger circuit of the dynamic hysteresis comparator configured to detect when a decision is made that a first input of the comparator is greater or less than a second input of the comparator, thereby causing in that an output of the comparator changes a state, and once the decision is made that causes the state change of the output, it is prevented that decisions determining that the second input is now less or greater than the first input, the output of the comparator changes state for at least a fixed period of time, the dynamic hysteresis circuit comprising: a timer circuit configured to generate at least one controlled time delay to control the dynamic hysteresis; and a hysteresis circuit configured to derive current from a differential input pair of transistors of the "dynamic hysteresis" comparator to introduce an offset such that if the offset supports the signal that caused the comparator to switch, then the "dynamic hysteresis" Comparator probably does not switch back during the at least one controlled time delay during which the offset is applied.

The electronic device of claim 23, wherein the timer circuit comprises: a first transistor of a first conductivity type having a gate terminal connected to an in-phase output of the trigger circuit; a second transistor of the first connectivity type having a gate terminal connected to a phase-shifted output of the trigger circuit; a first resistor connected between a drain terminal of the first transistor and a power supply voltage source; a second resistor connected between a drain of the second transistor and the power supply voltage source; a first current source having a first terminal connected to a source terminal of the first transistor; a second current source having a first terminal connected to a source terminal of the second transistor; a first capacitor having a positive plate connected to a junction of the source of the first transistor and the first of the first current source; a second capacitor having a positive plate connected to a junction of the source of the second transistor and the first of the second current source; a third power source having a first terminal connected to a negative plate of the first capacitor; a fourth current source having a first terminal connected to a negative plate of the second capacitor; wherein the first transistor, the first resistor, the first capacitor, the first current source, and the third current source provide the first fixed duration for the first input of the dynamic hysteresis comparator; wherein the second transistor, the second resistor, the second capacitor, the second current source and the fourth current source provide the second fixed time duration for the second input of the "dynamic hysteresis"comparator; and wherein second terminals of the first, second, third and fourth current sources are connected to the ground reference voltage source.

The electronic device according to claim 23, wherein the hysteresis circuit comprises: a third transistor of the first conductivity type, comprising: a gate terminal connected to the junction of the negative plate connection of the first capacitor and the first terminal of the fourth current source of the "first controlled delay time" generator, a drain terminal connected to a phase-shifted output of a differential input amplifier of the comparator, and a source terminal connected to the ground reference voltage source; a fourth transistor of the first conductivity type, comprising a gate terminal connected to the juncture of the negative plate connection of the second capacitor and the first terminal of the third current source of the "second controlled delay time" generator, a drain connected to an in-phase output of the differential input amplifier of the comparator, and a source terminal connected to the ground reference voltage source; wherein the third transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the first fixed time period to prevent the output terminals of the comparator from switching for the first controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected; wherein the fourth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the second fixed time period to prevent the output terminals of the comparator from switching for the second controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected.

The electronic device of claim 24, wherein the hysteresis circuit comprises: an inverter having a first terminal connected to an output of the "dynamic hysteresis" comparator for inverting an output state present at the output of the "dynamic hysteresis" comparator is; a "first controlled delay time" generator comprising: a third capacitor having a positive plate connected to the output of the "dynamic hysteresis"comparator; and a fifth current source having a first terminal connected to a negative terminal of the third one Condenser is connected; and wherein the third capacitor and the fifth current source provide the first fixed time period for controlling a first controlled time delay for the first input of the dynamic hysteresis comparator; a "second controlled delay time" generator comprising: a fourth capacitor having a positive plate connected to an output of the inverter, and a sixth power source having a first terminal connected to a negative terminal of the fourth capacitor; wherein the fourth capacitor and the sixth current source provide the second fixed time period for controlling a second controlled time delay for the second input of the dynamic hysteresis comparator.

The electronic device according to claim 26, wherein the hysteresis circuit comprises: a fifth transistor of the first conductivity type comprising: a gate terminal connected to the junction of the negative plate connection of the third capacitor and the first terminal of the fifth current source of the third delay of the third controlled delay time generator, and a drain connected to a phase-shifted output of a differential input amplifier of the comparator; a sixth transistor of the first conductivity type, comprising: a gate terminal connected to the junction of the negative plate connection of the fourth capacitor and the first terminal of the sixth current source of the "fourth controlled delay time" generator, and a drain connected to an in-phase output of the differential input amplifier of the comparator; a seventh current source having a first terminal connected to a source of the fifth transistor and a second terminal connected to the ground reference voltage source; and an eighth power source having a first terminal connected to a source of the sixth transistor and a second terminal connected to the ground reference voltage source; wherein the fifth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the first fixed time period to prevent the output terminals of the comparator from switching for the third controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected; wherein the sixth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the second fixed time period to prevent the output terminals of the comparator from switching for the fourth controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected.

The electronic device of claim 24, wherein the first, second, third, and fourth current sources are programmable to adjust the fixed time duration to eliminate undesirable change in the state of the output of the comparator when decisions that determine that the second input is now lower or greater than the first input, are detected too fast, with the ability to program the first, second, third, and fourth current sources to adjust the hysteresis voltages of the threshold voltage of the comparator's input.

The electronic device of claim 24, wherein the capacitance value of the first and second capacitors is programmable to adjust the duration of the fixed time period.

The electronic device according to claim 29, wherein the first and second capacitors comprise a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the fixed time period.

The electronic device of claim 27, wherein the fifth, sixth, seventh, and eighth current sources are programmable to adjust the fixed time period to eliminate undesirable change in the state of the output of the comparator when decisions that determine that the second input is now lower or greater than the first input, are detected too fast, with the ability to program the fifth, sixth, seventh, and eighth current sources to adjust the hysteresis voltages of the threshold voltage of the input of the comparator.

The electronic device of claim 27, wherein the capacitance value of the third and fourth capacitors is programmable to adjust the duration of the first and second fixed time periods.

The electronic device according to claim 32, wherein the third and fourth capacitors comprise a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the fixed time period.

A buck-DC-to-DC converter having a mode switch circuit for controlling the transition between a continuous or synchronous mode and a quiescent or discontinuous mode to prevent instability in the output of the downstream DC-to-DC converter. The mode switch detection circuit comprises: a dynamic hysteresis comparator having a threshold voltage level with dynamic hysteresis for detecting small changes in differential input signals at a pair of inputs, while controlling a DC Steady state for at least a fixed period of time during which an output voltage state remains fixed to prevent the output of the comparator from changing or "flapping" a state in an unstable manner, the "dynamic hysteresis" comparator comprising: a dynamic hysteresis circuit which is connected to an output of a trigger circuit of the "dynamic hysteresis" comparator configured to detect when a decision is made that a first input of the comparator is greater or less than a second input of the comparator, thereby causing a Output of the comparator changes state, as soon as the decision is detected, which causes the change in state of the output prevents decisions that determine that the second input is now less or greater than the first input, cause the output the comparator changes state for at least one fixed time period, the dynamic hysteresis circuit comprising: a timer circuit configured to generate at least one controlled time delay to control the dynamic hysteresis; and a hysteresis circuit configured to derive current from a differential input pair of transistors of the "dynamic hysteresis" comparator to introduce an offset such that when the offset supports the signal that caused the comparator to switch, then the "dynamic hysteresis Comparator probably does not switch back during the at least one controlled time delay during which the offset is applied.

The buck-boost DC-to-DC converter of claim 34, wherein the timer circuit comprises: a "first controlled delay time" generator comprising: a first transistor of a first conductivity type having a gate terminal connected to an in-phase output of the trigger circuit, a first resistor connected between a drain terminal of the first transistor and a power supply voltage source, a first current source having a first terminal connected to a source terminal of the first transistor, a first capacitor having a positive plate connected to a junction of the source of the first transistor and the first of the first current source; and a third power source having a first terminal connected to a negative plate of the first capacitor; wherein the first transistor, the first resistor, the first capacitor, the first current source, and the third current source provide the first fixed time period for controlling a first controlled time delay for the first input of the dynamic hysteresis comparator; and a "second controlled delay time" generator comprising: a second transistor of the first connectivity type having a gate terminal connected to a phase-shifted output of the trigger circuit, a second resistor connected between a drain of the second transistor and the power supply voltage source, a second current source having a first terminal connected to a source terminal of the second transistor, a second capacitor having a positive plate connected to a junction of the source of the second transistor and the first of the second current source, and a fourth current source having a first terminal connected to a negative plate of the second capacitor; wherein the second transistor, the second resistor, the second capacitor, the second current source and the fourth current source provide the second fixed time period for controlling a second controlled time delay for the second input of the "dynamic hysteresis" comparator.

The downlink DC-to-DC converter of claim 35, wherein the hysteresis circuit comprises: a third transistor of the first conductivity type, comprising: a gate connected to the junction of the negative plate connection of the first capacitor and the first terminal the fourth current source of the "first controlled delay time" generator is connected; a drain connected to a phase-shifted output of a differential input amplifier of the comparator; and a source terminal connected to the ground reference voltage source; and a fourth transistor of the first conductivity type, comprising: a gate terminal connected to the juncture of the negative plate connection of the second capacitor and the first terminal of the third current source of the "second controlled delay time" generator, a drain terminal which is connected to an in-phase output of the differential input amplifier of the comparator, and a source terminal connected to the ground reference voltage source; wherein the third transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the first fixed time period to prevent the Switch output terminals of the comparator for the first controlled delay time when decisions determining that the second input is now less than or greater than the first input are detected; wherein the fourth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the second fixed time period to prevent the output terminals of the comparator from switching for the second controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected.

The buck-boost DC-to-DC converter of claim 34, wherein the timer circuit comprises: an inverter having a first terminal connected to an output of the "dynamic hysteresis" comparator for inverting an output state present at the output of the "dynamic hysteresis" comparator; a "first controlled delay time" generator comprising: a third capacitor having a positive plate connected to the output of the "dynamic hysteresis" comparator, and a fifth power source having a first terminal connected to a negative terminal of the third capacitor; and wherein the third capacitor and the fifth current source provide the first fixed time period for controlling a first controlled time delay for the first input of the dynamic hysteresis comparator; a "second controlled delay time" generator comprising: a fourth capacitor having a positive plate connected to an output of the inverter, and a sixth power source having a first terminal connected to a negative terminal of the fourth capacitor; wherein the fourth capacitor and the sixth current source provide the second fixed time period for controlling a second controlled time delay for the second input of the dynamic hysteresis comparator.

The buck-to-DC converter of claim 37, wherein the hysteresis circuit comprises: a fifth transistor of the first conductivity type comprising: a gate terminal connected to the junction of the negative plate connection of the third capacitor and the first terminal of the fifth current source of the third delay of the third controlled delay time generator, and a drain connected to a phase-shifted output of a differential input amplifier of the comparator; a sixth transistor of the first conductivity type, comprising: a gate terminal connected to the junction of the negative plate connection of the fourth capacitor and the first terminal of the sixth current source of the "fourth controlled delay time" generator, and a drain connected to an in-phase output of the differential input amplifier of the comparator; a seventh current source having a first terminal connected to a source of the fifth transistor and a second terminal connected to the ground reference voltage source; and an eighth power source having a first terminal connected to a source of the sixth transistor and a second terminal connected to the ground reference voltage source; wherein the fifth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the first fixed time period to prevent the output terminals of the comparator from switching for the third controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected; wherein the sixth transistor, when activated, provides an offset for a threshold voltage of the differential input amplifier for the second fixed time period to prevent the output terminals of the comparator from switching for the fourth controlled delay time when decisions that determine that the second input is now lower or greater than the first input to be detected.

The buck-boost DC-to-DC converter of claim 35, wherein the first, second, third, and fourth current sources are programmable to adjust the fixed time duration to eliminate undesirable change in the state of the output of the comparator when decisions determine in that the second input is now less than or greater than the first input, detected too quickly, the ability to program the first, second, third, and fourth current sources to adjust the hysteresis voltages of the threshold voltage of the input of the comparator.

The step down DC-to-DC converter of claim 35, wherein the capacitance value of the first and second capacitors is programmable to adjust the duration of the fixed time period.

The step-down DC-to-DC converter of claim 40, wherein the first and second capacitors comprise a plurality of switched capacitor circuits connected in series and / or in parallel are arranged to adjust the fixed time period.

The buck-boost DC-to-DC converter of claim 38, wherein the fifth, sixth, seventh, and eighth current sources are programmable to adjust the fixed time duration to eliminate undesirable change in the state of the output of the comparator when decisions determine in that the second input is now less than or greater than the first input, detected too fast, the ability to program the fifth, sixth, seventh, and eighth current sources allows adjustment of the hysteresis voltages of the threshold voltage of the input of the comparator.

The buck-boost DC-to-DC converter of claim 38, wherein the capacitance value of the third and fourth capacitors is programmable to adjust the duration of the first and second fixed time periods.

The step-down DC-to-DC converter according to claim 43, wherein the third and fourth capacitors comprise a plurality of switched capacitor circuits arranged in series and / or in parallel for adjusting the fixed time period.