DE202005011862U1 - Tertiary RS flip-flop for use in digital computer, has two NOR gates, and tertiary flip flop drive, including two output stages and p-binary AND gate having carry signal, in P.NP logical OR-OR dual gate - Google Patents

Tertiary RS flip-flop for use in digital computer, has two NOR gates, and tertiary flip flop drive, including two output stages and p-binary AND gate having carry signal, in P.NP logical OR-OR dual gate Download PDF

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Abstract

The flip-flop has two NOR gates (19), and a tertiary flip flop drive, (30) including two output stages and a p-binary AND gate having carry signal C, in a P.NP logical OR-OR dual gate. An input A of one of the NOR gates is controlled by a negative output QA of the drive, and an input B is controlled by a negative output Q of the other NOR gate. The output Q controls an input A of the latter NOR gate.

Description

Die Erfindung betrifft einen trinären RS Flip-Flop auf der Basis trinärer und quasi quartärer Logiken zur Anwendung in digitalen Computern und anderen digitalen Signalverarbeitungsanlagen.The Invention relates to a trinary RS flip-flop based on trinary and quasi-quaternary logics for use in digital computers and other digital signal processing equipment.

[Stand der Technik][State of the art]

In der EP 0 179 310 A2 ist eine trinäre Schnittstelle für eine binäre Logik vorgestellt.In the EP 0 179 310 A2 is a trinary interface for a binary logic presented.

Durch Verwendung eines trinären Logikübertragungskanals werden Daten von einer ersten binären Koinzidenzschaltung (11) zu einer zweiten binären Koinzidenzschaltung (12) übertragen. Binäre Logiksignale werden durch einen ersten Satz binärer Steuersignale einer trinären Übertragungslogik, bestehend aus einem trinären Sender und einem trinären Empfänger, zugeführt. Trinäre Treiber treiben den Übertragungskanal in drei getrennten Spannungshöhen, die von den zwei Niveaus in den binären Systemen abgeleitet sind.By using a trinary logic transfer channel, data is acquired from a first binary coincidence circuit ( 11 ) to a second binary coincidence circuit ( 12 ) transfer. Binary logic signals are supplied through a first set of binary control signals to a trinary transmission logic consisting of a trinary transmitter and a trinary receiver. Trinary drivers drive the transmission channel in three separate voltage levels derived from the two levels in the binary systems.

Die US 2004/ 0075466 A1 beschreibt ein trinäres Verfahren für einen digitalen Computer oder andere digitale Verarbeitungseinrichtungen, wobei die elektronische Vorrichtung oder das Computersystem ein Verfahren verwendet, das drei Zustände nutzt, die logisch als 1, 0 und –1 darstellbar sind.The US 2004/0075466 A1 describes a trinary method for a digital computer or other digital processing equipment, wherein the electronic device or the computer system a Used method that uses three states that logically as 1, 0 and -1 are representable.

Diesen Lösungen sind in bezug auf eine hohe Datendichte, einer schnellen Datenverarbeitung und der notwendigen Anzahl der Anschlüsse Grenzen gesetzt.this solutions are in terms of high data density, fast data processing and limits the necessary number of connections.

Schließlich beschreibt die US 2002/ 0158663 A1 trinäre Schaltungen mit unterschiedlichen positiven Pegeln.Finally describes US 2002/0158663 A1 trinary Circuits with different positive levels.

Diese Schaltungen haben den Nachteil, das bei Pegelschwankungen Informationsfehler auftreten.These Circuits have the disadvantage that with level fluctuations information error occur.

Insgesamt kann mit den bekannten Schaltungen kein trinärer RS Flip-Flop realisiert werden, der in kompletten trinären oder auch quartären Systemen einsetzbar ist.All in all can be realized with the known circuits no trinary RS flip-flop be in complete trinary or even quaternary Systems can be used.

[Aufgabe der Erfindung]OBJECT OF THE INVENTION

Aufgabe der Erfindung ist es, einen trinären RS Flip-Flop auf der Basis trinärer und quartärer Logiken zu schaffen, der in kompletten trinären oder auch quartären Systemen einsetzbar ist und mit dem höhere Übertragungsraten und -geschwindigkeiten sowie fehlerfreie Ergebnisse auch bei schwankenden Pegeln erreichbar sind.task The invention is a trinary RS Flip-flop based trinary and Quaternary To create logics in complete trinary or even quaternary systems is usable and with the higher transfer rates and speeds and error-free results even at fluctuating levels are reachable.

Die Aufgabe wird mit den Merkmalen des 1. Schutzanspruchs gelöst. Vorteilhafte Ausgestaltungen sind Gegenstand der Unteransprüche.The Task is solved with the features of the first protection claim. advantageous Embodiments are the subject of the dependent claims.

Einem trinären Schalt- und Rechensystem, das bekannterweise drei Potentialpegel, z. B. 0 (Masse), +5V, –5V, verwendet, wird ein weiterer Zustand, 0 (hochohmig) hinzugefügt, so dass nunmehr vier unterschiedliche elektrische Potentialpegel (Masse, +5V, –5V und hochohmiger Zustand) gebildet sind, die jeweils durch eine arithmetische und logische Zahl ersetzt werden (0, 1, 2, 3).a trinary Switching and computing system known to have three potential levels, z. 0 (ground), + 5V, -5V, used, another state, 0 (high impedance) is added, so that now four different electrical potential levels (ground, + 5V, -5V and high-impedance state) are formed, each by an arithmetic and logical number are replaced (0, 1, 2, 3).

Durch den hochohmigen oder auch offenen Zustand (3) sind quasi vier Zustände realisiert, so dass auch von quartären Logiken gesprochen werden kann.By the high-resistance or open state (3), virtually four states are realized, so that too of quaternary Logics can be spoken.

Außerdem sind durch die wechselweise Verschaltung von P-, N-, NP- und PN-Binärlogikarten zusammen mit den vier Signalzuständen verschiedene trinäre und quartäre Logiken darstellbar.Besides, they are by the alternate interconnection of P, N, NP and PN binary logic types together with the four signal states different trinary and quaternary Logic representable.

Ein N- polarer Eingang und ein P- polarer Ausgang wird derart verknüpft, dass der N- polare Eingang nur einen Zustand 2 (Signal 2) und der P- polare Ausgang nur den Zustand 1 (Signal 1) erkennt oder umgekehrt.One N-polar input and a P-polar output is linked such that the N-polar input only a state 2 (signal 2) and the P-polar Output recognizes only state 1 (signal 1) or vice versa.

Auf dieser Grundlage ist ein trinärer RS Flip-Flop realisiert, der in einfachster Weise aus binären, dualen und trinären Gliedern geschaltet ist.On this basis is a trinary one RS flip-flop realized in the simplest way from binary to dual and trinary Is switched limbs.

Dabei werden in den binären Gliedern, die die logischen Grundbauelemente bzw. -gatter bilden, zwei logische Zustände trinärer oder quartärer Eingangssignale in zwei logische Zustände an einem Ausgang Q gewandelt.there be in the binary Members that form the basic logic components, two logical states trinary or quaternary Input signals in two logic states at an output Q converted.

Demgegenüber bestehen die dualen Glieder aus einer Verschaltung von zwei binären Gliedern, so dass zwei Ausgänge Q1 und Q2 binärer Signale gebildet sind. Durch den Aufbau von Endstufen können die Ausgangssignale der binären und dualen Glieder trinär oder quartär gewandelt werden.In contrast, the dual elements consist of an interconnection of two binary elements, so that two outputs Q 1 and Q 2 of binary signals are formed. Through the construction of power amplifiers, the output signals of the binary and dual elements can be converted to trinary or quaternary.

[Beispiele][Examples]

An Hand von Zeichnungen werden der Aufbau und die Wirkungsweise der Erfindung näher erläutert.At Hand of drawings are the structure and operation of the Invention closer explained.

Es zeigen:It demonstrate:

1 einen trinären RS Flip Flop, 1 a trinary RS flip flop,

2 einen trinären Flip Flop Vortreiber, 2 a trinary flip flop pre-driver,

3 ein NP binäres ODER-Gatter, 3 an NP binary OR gate,

4 ein PN binäres ODER-Gatter, 4 a PN binary OR gate,

5 ein PN binäres UND-Gatter und ein N binäres UND-Gatter (für Signal 2), 5 a PN binary AND gate and a N binary AND gate (for signal 2),

6 ein P binäres ODER-Gatter und ein P binäres UND-Gatter, 6 a P binary OR gate and P binary AND gate,

7 ein P.NP logisches ODER-ODER Dualgatter, 7 a P.NP logical OR-OR dual gate,

8 ein ODER-ODER-Dualgatter mit zusätzlichem Eingang C, 8th an OR-OR dual gate with additional input C,

9 ein NAND- NAND- Dualgatter, 9 a NAND NAND dual gate,

10 eine Trinäre Endstufe, 10 a trinary power amplifier,

11 eine trinäre Endstufe mit High Pegel Treiber, 11 a trinary power amplifier with high level driver,

12 eine trinäre Endstufe mit High Pegel Treiber und Null Pegel Treiber, 12 a trinary power amplifier with high level driver and zero level driver,

13 ein trinäres NOR-Gatter. 13 a trinary NOR gate.

1 zeigt einen trinären RS Flip Flop 31, der aus Bauelementen zusammengesetzt ist, die in den nachfolgenden Zeichnungen dargestellt sind. Der Eingang A eines ersten NOR- Gatters 19 wird durch den negierten Ausgang QA eines Vortreibers 30 und der Eingang B wird durch den negierten Ausgang Q eines zweiten NOR- Gatters 19 angesteuert. Die Carry- Eingänge C, sowohl des ersten als auch des zweiten NOR- Gatters 19, werden durch den Ausgang eines P-logischen ODER- Gatters 5 gespeist. Der Ausgang Q des ersten NOR- Gatters 19 steuert den Eingang A des zweiten NOR- Gatters 19 an und der Eingang B des zweiten NOR- Gatters 19 wird vom Ausgang QB des Vortreibers 30 (dargestellt in 2) versorgt. Der erste Eingang des ODER- Gatters 5 bildet einen Reset-Eingang und der zweite Eingang wird vom Ausgang Q1 des Vortreibers 30 versorgt. Somit wird ein Signal 1 an den Setzeingängen S1 oder S2 zum Signal 1 am Ausgang Q und zum Signal 2 am Ausgang Q gesetzt. Ein Signal 2 an den Setzeingängen S1 und S2 wird zum Signal 2 am Ausgang Q und zum Signal 1 am Ausgang Q gesetzt. Ein Signal 0 an den Setzeingängen S1 und S2 wird zum Signal 0 am Ausgang Q und Q, wenn ein Carry- Signal 1 am Eingang C anliegt. 1 shows a trinary RS flip flop 31 which is composed of components which are illustrated in the following drawings. The input A of a first NOR gate 19 is due to the negated output Q A of a pre-driver 30 and the input B is through the negated output Q of a second NOR gate 19 driven. The carry inputs C, both of the first and second NOR gates 19 , are determined by the output of a P-logical OR gate 5 fed. The output Q of the first NOR gate 19 controls the input A of the second NOR gate 19 and the input B of the second NOR gate 19 is the output Q B of the pre-driver 30 (shown in 2 ) provided. The first input of the OR gate 5 forms a reset input and the second input is from the output Q 1 of the pre-driver 30 provided. Thus, a signal 1 is set at the set inputs S 1 or S 2 to the signal 1 at the output Q and the signal 2 at the output Q. A signal 2 At the set inputs S 1 and S 2 is set to the signal 2 at the output Q and the signal 1 at the output Q. A signal 0 at the set inputs S 1 and S 2 becomes the signal 0 at the output Q and Q when a carry signal 1 is applied to the input C.

Den in 1 verwendeten trinären Flip Flop Vortreiber 30 zeigt 2. Die Eingänge A und B einer ersten Endstufe 16 oder 17 (der Aufbau trinärer Endstufen ist in 10 bis 12 dargestellt) werden durch die Ausgänge Q1 und Q2 eines P.NP- logischen ODER-ODER- Dualgatters 9 (6) angesteuert. Ferner steuern parallel dazu die Ausgänge Q1 und Q2 des Dualgatters 9 die Eingänge A und B einer zweiten Endstufe 16 oder 17 und negiert die Eingänge eines P-logischen UND- Gatters 7 (5) an, an dem gleichzeitig ein Carry- Signal C anliegt, das parallel dazu negiert an den C- Eingängen der beiden Endstufen 16 oder 17 anliegt. Somit wird ein Signal 1 oder 2 an den Eingängen A oder B zu einem Signal 1 oder 2 am Ausgang Q ODER und am Ausgang Q NOR verknüpft. Ein Signal 0 wird an den Eingängen A und B zum Signal 1 am Ausgang Q1 UND verbunden, sobald ein Carry- Signal 1 am Eingang C angelegt ist.The in 1 used trinary flip flop pre-drivers 30 shows 2 , The inputs A and B of a first power amplifier 16 or 17 (The structure of trinary power amplifiers is in 10 to 12 are represented by the outputs Q 1 and Q 2 of a P.NP logical OR-OR dual gate 9 ( 6 ). Further, the outputs Q 1 and Q 2 of the dual gate control in parallel therewith 9 the inputs A and B of a second amplifier 16 or 17 and negates the inputs of a P-logical AND gate 7 ( 5 ), to which a carry signal C is present at the same time, which negates in parallel at the C inputs of the two output stages 16 or 17 is applied. Thus, a signal 1 or 2 at the inputs A or B is linked to a signal 1 or 2 at the output Q OR and at the output Q NOR. A signal 0 is connected at the inputs A and B to the signal 1 at the output Q 1 AND as soon as a carry signal 1 is applied to the input C.

In 3 bis 6 sind die zum Aufbau des trinären RS Flip Flop 31 notwendigen binären Grundgatter 1, 2, 4, 5, 7, 8 dargestellt.In 3 to 6 are the ones to build the trinary RS flip flop 31 necessary basic binary gate 1 . 2 . 4 . 5 . 7 . 8th shown.

So zeigt 3 ein NP binäres ODER-Gatter 1. Es besteht aus einem NPN-Verstärker V1 am Ausgang Q und einem NPN- Verstärker V2, mit einem oder mehreren Emitteranschlüssen, an den Eingängen A und B sowie einem Spannungsteiler R2, R3 zwischen dem Ausgang von V2 und dem Eingang von V1.So shows 3 an NP binary OR gate 1 , It consists of an NPN amplifier V 1 at the output Q and an NPN amplifier V 2 , with one or more emitter terminals, at the inputs A and B and a voltage divider R 2 , R 3 between the output of V 2 and the input of V 1 .

Somit wird ein Signal 2 an den Eingängen A oder B zum Signal 1 am Ausgang Q ODER verknüpft, denn ein N- polarer Eingang wandelt nur ein Signal 2 zu einem Signal 1 am P- polaren Ausgang. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten logischen Zustände (0, 1, 2, 3) werden demzufolge in die binären logischen Zustände 0 und 1 am Signalausgang Q gewandelt. A(2)∨B(2)=Q(1).Consequently becomes a signal 2 at the inputs A or B to the signal 1 at the output Q OR linked, because an N polar input only converts a signal 2 to a signal 1 at the P-polar output. The logical states applied at inputs A ∨ B in different combinations (0, 1, 2, 3) are consequently in the binary logic states 0 and 1 at the signal output Q converted. A (2) ∨B (2) = Q (1).

In 4 ist ein PN binäres ODER-Gatter 2 in analoger Schaltung zu 3 dargestellt, wobei am Ausgang Q ein PNP- Verstärker V1 und an den Eingängen A und B ein PNP- Verstärker V2, mit einem oder mehreren Emitteranschlüssen, und ein Spannungsteiler R2, R3 zwischen dem Ausgang von V2 und dem Eingang von V1 angeordnet ist.In 4 is a PN binary OR gate 2 in analog circuit too 3 shown, wherein at the output Q, a PNP amplifier V 1 and at the inputs A and B, a PNP amplifier V 2 , with one or more emitter terminals, and a voltage divider R 2 , R 3 between the output of V 2 and the input of V 1 is arranged.

Somit wird ein Signal 1 (P- polar) an den Eingängen A oder B zum Signal 2 (N-polar) am Ausgang Q ODER verknüpft. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten vier logischen Zustände (0, 1, 2, 3) werden in binäre logischen Zustände (0, 2) am Signalausgang Q gewandelt. A(1)∨B(1)=Q(2).Consequently becomes a signal 1 (P polar) at the inputs A or B to the signal 2 (N-polar) at the output Q OR linked. The four logical inputs applied in different combinations at the inputs A ∨ B conditions (0, 1, 2, 3) are in binary logical states (0, 2) at the signal output Q converted. A (1) ∨B (1) = Q (2).

5 zeigt ein PN- binäres UND-Gatter 4. N- polare Eingänge (Signal 2) eines N-binären UND-Gatters 8, das nur binäre Zustände an den Eingängen erfasst, wird jeweils durch den Ausgang eines PN binären ODER-Gatters 2 angesteuert. Dabei wird ein Signal 1 (P- polar) an den Eingängen A und B zum Signal 2 (N- polar) am Ausgang Q UND verknüpft. Die in unterschiedlicher Kombination an den Eingängen A ∨ B angelegten vier logischen Zustände (0, 1, 2, 3) werden in binäre logischen Zustände (0, 2) am Signalausgang Q gewandelt, wobei nur die Kombination A = logisch 1 und B = logisch 1 am Ausgang Q = logisch 2 ergibt. A∧B(1)=Q(2) 5 shows a PN binary AND gate 4 , N-polar inputs (signal 2) of an N-binary AND gate 8th , which detects only binary states at the inputs, is respectively through the output of a PN binary OR gate 2 driven. A signal 1 (P polar) is connected at the inputs A and B to the signal 2 (N polar) at the output Q AND. The four logic states (0, 1, 2, 3) applied in different combinations at the inputs A ∨ B are converted into binary logic states (0, 2) at the signal output Q, whereby only the combination A = logical 1 and B = logical 1 at the output Q = logical 2 results. A∧B (1) = Q (2)

Ein P- binäres logisches ODER-Gatters 5 ist aus 6 zu entnehmen. Es dient zum Aufbau eines P.NP- logischen ODER-ODER- Dual- Gatters 9 (7).A P-binary logical OR gate 5 is out 6 refer to. It is used to set up a P.NP logical OR-OR dual gate 9 ( 7 ).

Ferner wird für den trinären Flip Flop Vortreiber 30 ein P-binäres UND-Gatters 7 benötigt, welches ebenfalls in 6 dargestellt ist.Further, for the trinary flip flop, it is the predriver 30 a P-Binary AND gate 7 needed, which also in 6 is shown.

Ein ODER-ODER- Dualgatter 9 zeigt 7. Die Eingänge A und B werden parallel einem P- binären ODER- Gatter 5 und einem NP- binären ODER- Gatter 1 derart zugeführt, dass A und B gleichzeitig an dem Gatter 9 anliegen und sich so zwei Ausgänge ergeben, nämlich Q1 von Gatter 5 und Q2 von Gatter 1. Q1 und Q2 können jeweils zwei logische Zustände (0, 1) annehmen und sind ODER ver knüpft. Somit wird Signal 1 an den Eingängen A und B zum Signal 1 am Ausgang Q1 ODER verknüpft und Signal 2 an den Eingängen A und B wird ebenfalls zum Signal 1 am Ausgang Q2 ODER verknüpft. Es ergibt sich: A∨B(1)=Q1(1), A∨B(2)=Q2(1).An OR-OR dual gate 9 shows 7 , Inputs A and B become parallel to a P-binary OR gate 5 and an NP binary OR gate 1 supplied such that A and B at the same time on the gate 9 lie and thus result in two outputs, namely Q 1 of gate 5 and Q 2 of gate 1 , Q 1 and Q 2 can each assume two logical states (0, 1) and are OR-linked. Thus, signal 1 at inputs A and B is linked to signal 1 at output Q 1 OR, and signal 2 at inputs A and B is also coupled to signal 1 at output Q 2 OR. The result is: A∨B (1) = Q 1 (1), A∨B (2) = Q 2 (1).

8 zeigt ein ODER-ODER-Dualgatter 13 mit einem zusätzlichen Control-Eingang C. Die Eingänge A, B und C werden parallel einem P- binären ODER-Gatter 5 (Siehe 6) und einem PN- binären ODER- Gatter 2 derart zugeführt und verkoppelt, dass A, B und C gleichzeitig an dem Gatter 13 anliegen und sich zwei Ausgänge ergeben, nämlich Q1 von Gatter 5 und Q2 von Gatter 2. Somit wird Signal 1 an den Eingängen A und/oder B und/oder C zum Signal 1 am Ausgang Q1 ODER verknüpft und zum Signal 2 am Ausgang Q2 ODER verknüpft. Es ergibt sich: A∨B∨C(1)=Q1(1)∧Q2(2). 8th shows an OR-OR dual gate 13 with an additional control input C. The inputs A, B and C are parallel to a P-binary OR gate 5 (Please refer 6 ) and a PN binary OR gate 2 fed and coupled in such a way that A, B and C at the same time on the gate 13 abut and result in two outputs, namely Q 1 of gate 5 and Q 2 of gate 2 , Thus, signal 1 at inputs A and / or B and / or C is coupled to signal 1 at output Q 1 OR and linked to signal 2 at output Q 2 OR. The result is: A∨B∨C (1) = Q 1 (1) ∧Q 2 (2).

Die 9 beschreibt ein NAND- NAND Gatter 14, bei dem die Eingänge A, B und C parallel einem P- binären UND- Gatter 7 (Siehe 6) und einem PN- binären UND- Gatter 4 zugeführt und verkoppelt sind. Das Signal am Eingang A wird dem Gatter 7 direkt und dem Gatter 4 negiert zugeführt, das Signal am Eingang B wird dem Gatter 4 direkt und dem Gatter 7 negiert zugeführt und das Signal am Eingang C liegt an beiden Gattern 4 und 7 negiert an.The 9 describes a NAND NAND gate 14 in which the inputs A, B and C are parallel to a P-binary AND gate 7 (Please refer 6 ) and a PN binary AND gate 4 fed and coupled. The signal at input A becomes the gate 7 directly and the gate 4 supplied negated, the signal at the input B becomes the gate 4 directly and the gate 7 negated supplied and the signal at the input C is located at both gates 4 and 7 negates.

Somit wird Signal 1 an den Eingängen A, B oder C zum Signal 1 am Ausgang Q1 NAND und an den Eingängen A, B oder C zum Signal 2 am Ausgang Q2 NAND verknüpft. Es ergibt sich: (A∧B∧C=Q11)∧∨(A∧B∧C=Q22).Thus, signal becomes 1 at the inputs A, B or C to the signal 1 at the output Q 1 NAND and at the inputs A, B or C to the signal 2 at the output Q 2 NAND linked. The result is: (A∧B∧C = Q 1 1) ∧∨ (A∧B∧C = Q 2 2).

Die Figuren 10 bis 12 beschreiben den Aufbau trinärer Endstufen 15 bis 17, so dass auch an den Ausgängen Q (Q1, Q2) trinäre Signale entnehmbar sind.The figures 10 to 12 describe the structure of trinary power amplifiers 15 to 17 , so that even at the outputs Q (Q 1 , Q 2 ) trinary signals can be removed.

Die trinäre Endstufe 15 nach 10 besteht aus einem PNP- Verstärker V1 für ein Signal 1 und einem NPN- Verstärker V2 für ein Signal 2. Liegt an den Eingängen A oder B jeweils der Zustand 0 an, wird dieser am Ausgang Q zum Zustand 1 bzw. 2 invertiert. Dadurch wird auf einfachste Weise eine Endstufe 15 für trinäre Gatter realisiert. Ein Signal 0 am Eingang A erzeugt demzufolge ein Signal 1 am Ausgang Q und ein Signal 0 am Eingang B erzeugt ein Signal 2. Liegen die Zustände 1 und 2 an den Eingängen A und B an, wird Signal 3 am Ausgang Q erzeugt. Die Zustände 0∧0 an den Eingängen A∧B sind nicht erlaubt.The trinary amplifier 15 to 10 consists of a PNP amplifier V 1 for a signal 1 and an NPN amplifier V 2 for a signal 2. If the state 0 is present at the inputs A or B, this is inverted at the output Q to state 1 or 2. This is the simplest way an amplifier 15 realized for trinary gates. A signal 0 at the input A thus generates a signal 1 at the output Q and a signal 0 at the input B generates a signal 2. If the states 1 and 2 at the inputs A and B, signal 3 is generated at the output Q. The states 0∧0 at the inputs A∧B are not allowed.

In der trinären Endstufe 16 nach 11 werden die Eingänge A und B einer Endstufe 15 durch die Ausgänge Q1 und Q2 eines P.PN- logischen NAND- NAND Gatters 14 angesteuert. In der Endstufe 16 schaltet ein Signal 1 am Eingang A ein Signal 1 am Ausgang Q und ein Signal 1 am Eigang B ein Signal 2 am Ausgang Q. Ein Signal 1 am Carry- Eingang C erzeugt am Ausgang Q ein Signal 3, unabhängig davon was für ein Signal an den Eingängen A, B anliegt. Die Signale 1n1 oder 0∧0 an den Eingängen A und B erzeugen Signal 3 am Ausgang Q.In the trinary power amplifier 16 to 11 the inputs A and B become a power amp 15 through the outputs Q 1 and Q 2 of a P.PN logic NAND-NAND gate 14 driven. In the final stage 16 a signal 1 at input A turns on a signal 1 at output Q and a signal 1 at input B a signal 2 at output Q. A signal 1 at carry input C generates a signal 3 at output Q, regardless of what signal the inputs A, B is present. The signals 1n1 or 0∧0 at the inputs A and B generate signal 3 at the output Q.

In der trinären Endstufe 17 nach 12, die z. B. der Datenfernübertragung dient, wird der Ausgang Q von einer Endstufe 16 und durch die Ausgänge Q1 und Q2 eines P.PN- logischen ODER-ODER-Dualgatters 13 jeweils über Schutzdioden D1∧D2 angesteuert. Die Endstufe 17 unterscheidet sich von der Endstufe 16 lediglich dadurch, dass nur bei Signalzuständen 0 an allen drei Eingängen A∧B∧C an allen drei Ausgängen Q1, Q2, Q der Zustand 0 erreicht ist.In the trinary power amplifier 17 to 12 that z. B. the remote data transmission, the output Q is a power amplifier 16 and through the outputs Q 1 and Q 2 of a P.PN logical OR-OR dual gate 13 each controlled by protective diodes D 1 ∧D 2 . The final stage 17 is different from the power amplifier 16 only in that only with signal states 0 on all three inputs A∧B∧C on all three outputs Q1, Q2, Q the state 0 is reached.

Ein trinäres NOR-Gatter 19 ist in 13 dargestellt. Die Eingänge A und B werden von einer Endstufe 16 oder 17 durch die negierten Ausgänge Q1 und Q2 eines P.NP- logischen ODER-ODER- Dualgatters 9 angesteuert. Somit wird ein Signal 1 oder ein Signal 2 an den Eingängen A∨B zum Signal 1 oder Signal 2 am Ausgang Q NOR verknüpft.A trinary NOR gate 19 is in 13 shown. The inputs A and B are from a power amplifier 16 or 17 through the negated outputs Q 1 and Q 2 of a P.NP logical OR-OR dual gate 9 driven. Thus, a signal 1 or a signal 2 at the inputs A∨B to signal 1 or signal 2 at the output Q NOR is linked.

11
NP binäres ODER-Gatter (Signal 2 am Eingang, Signal 1 am Ausgang)NP binary OR gate (signal 2 at the input, signal 1 at the output)
22
PN binäres ODER-Gatter (Signal 1 am Eingang, Signal 2 am Ausgang)PN binary OR gate (signal 1 at the input, signal 2 at the output)
44
PN binäres UND-Gatter (Signal 1 am Eingang, Signal 2 am Ausgang)PN binary AND gate (signal 1 at the input, signal 2 at the output)
55
P binäres ODER-Gatter (für Signal 1)P binary OR gate (for Signal 1)
77
P binäres UND-Gatter (für Signal 1, Eingänge sind auf Signal 1 abgestimmt)P binary AND gates (for Signal 1, inputs are tuned to signal 1)
88th
N binäres UND-Gatter (für Signal 2)N binary AND gates (for Signal 2)
99
ODER-ODER GatterOR OR gate
1313
ODER-ODER Gatter, Nullpegel EndstufentreiberOR OR Gate, zero level power amplifier
1414
NAND-NAND Gatter, Highpegel EndstufentreiberNAND NAND Gate, high-level power amplifier
1515
Endstufefinal stage
1616
Endstufe mit Highpegeltreiberfinal stage with high level driver
1717
Endstufe mit High- und Nullpegeltreiberfinal stage with high and zero level driver
1919
trinäres NOR Gattertrinary NOR gate
3030
Flip Flop Vortreiberflip Flop pre-driver
3131
RS Flip FlopRS Flip flop

Claims (5)

Trinärer RS Flip Flop (31) auf Basis trinärer und quartärer Logik, dadurch gekennzeichnet, dass einem trinären Flip Flop Vortreiber (30) zwei NOR- Gatter (19) und ein P- binäres ODER- Gatter (5) nachgeschaltet sind und der trinären Flip Flop Vortreiber (30) aus einem P.NP-logischen ODER-ODER- Dualgatter (9), zwei Endstufen (16) oder (17) und einem P-binären UND-Gatter (7) mit Carry- Signal C besteht, wobei a. vier unterschiedliche elektrische Potentialpegeln (Masse 0, +5V, –5V, hochohmiger Zustand 0), die jeweils eine logische Zahl 0, 1, 2, 3 bilden, anlegbar sind und b. der Eingang A des ersten NOR- Gatters (19) durch den negierten Ausgang QA des Vortreibers (30) und der Eingang B durch den negierten Ausgang Q des zweiten NOR- Gatters (19) angesteuert ist, die Carry- Eingänge C, sowohl des ersten als auch des zweiten NOR- Gatters (19), durch den Ausgang des P-logischen ODER-Gatters (5) gespeist sind, wobei der Ausgang Q des ersten NOR-Gatters (19) den Eingang A des zweiten NOR- Gatters (19) steuert und der Eingang B des zweiten NOR- Gatters (19) vom Ausgang QB des Vortreibers (30) versorgt ist, und der erste Eingang des ODER- Gatters (5) einen Reset- Eingang bildet und der zweite Eingang vom Ausgang Q1 des Vortreibers (30) versorgt istTrinary RS Flip Flop ( 31 ) Trinary based and quaternary logic, characterized in that a trinary flip flop predriver ( 30 ) two NOR gates ( 19 ) and a P-binary OR gate ( 5 ) and the trinary flip flop pre-driver ( 30 ) from a P.NP logical OR-OR dual gate ( 9 ), two output stages ( 16 ) or ( 17 ) and a P-binary AND gate ( 7 ) with carry signal C, where a. four different electrical potential levels (ground 0, + 5V, -5V, high-resistance state 0), each of which forms a logical number 0, 1, 2, 3, can be applied, and b. the input A of the first NOR gate ( 19 ) through the negated output Q A of the predriver ( 30 ) and the input B through the negated output Q of the second NOR gate ( 19 ), the carry inputs C, both of the first and the second NOR gate ( 19 ), through the output of the P-logic OR gate ( 5 ), the output Q of the first NOR gate ( 19 ) the input A of the second NOR gate ( 19 ) and the input B of the second NOR gate ( 19 ) from the output Q B of the pre-driver ( 30 ) and the first input of the OR gate ( 5 ) forms a reset input and the second input from the output Q 1 of the pre-driver ( 30 ) is supplied Trinärer RS Flip Flop (31) nach Anspruch 1, dadurch gekennzeichnet, dass das P.NP- logische ODER-ODER- Dualgatters (9) aus einem P-binären ODER- Gatter (5) und einem NP- binären ODER- Gatter (1) parallel verschaltet ist.Trinary RS Flip Flop ( 31 ) according to claim 1, characterized in that the P.NP logical OR-OR dual gate ( 9 ) from a P-binary OR gate ( 5 ) and an NP binary OR gate ( 1 ) is connected in parallel. Trinärer RS Flip Flop (31) nach Anspruch 1 und 2, dadurch gekennzeichnet, dass das trinäre NOR-Gatter (19) aus einem P.NP- logischen ODER-ODER- Dualgatter (9) und einer Endstufe (16) oder (17) aufge baut ist, wobei die Eingänge der Endstufe (16) oder (17) durch die negierten Ausgänge Q1 und Q2 des ODER-ODER- Dualgatters (9) angesteuert sind.Trinary RS Flip Flop ( 31 ) according to claims 1 and 2, characterized in that the trinary NOR gate ( 19 ) from a P.NP logical OR-OR dual gate ( 9 ) and an amplifier ( 16 ) or ( 17 ), the inputs of the final stage ( 16 ) or ( 17 ) through the negated outputs Q 1 and Q 2 of the OR-OR dual gate ( 9 ) are driven. Trinärer RS Flip Flop (31) nach Anspruch 1, dadurch gekennzeichnet, dass die trinäre Endstufe (16) eine Endstufe mit High Pegel Treiber ist, die aus einem NAND-NAND- Dualgatter (14), das aus einem P- binären UND- Gatter (7), einem PN-binären UND- Gatter (4), das aus der Verknüpfung von zwei PN binären ODER- Gattern (2) mit einem N binären UND- Gatter (8) besteht, zusammengesetzt ist, und einer Endstufe (15), die aus einem PNP- Verstärker V1 für ein Signal 1 und einem NPN- Verstärker V2 für ein Signal 2 besteht, aufgebaut ist.Trinary RS Flip Flop ( 31 ) according to claim 1, characterized in that the trinary end stage ( 16 ) is a power amplifier with high-level driver consisting of a NAND-NAND dual gate ( 14 ), which consists of a P-binary AND gate ( 7 ), a PN binary AND gate ( 4 ), which consists of linking two PN binary OR gates ( 2 ) with an N binary AND gate ( 8th ), is composed, and a power amplifier ( 15 ), which consists of a PNP amplifier V 1 for a signal 1 and an NPN amplifier V 2 for a signal 2 is constructed. Trinärer RS Flip Flop (31) nach Anspruch 1 und 3, dadurch gekennzeichnet, dass die trinäre Endstufe (17) eine Endstufe mit High Pegel Treiber und Null Pegel Treiber ist, bei der parallel zu der Endstufe (16) ein P.PN- logisches ODER-ODER- Dualgatter (13) geschaltet ist, das aus einem PN- binären ODER- Gatter (2) und einem P- binären ODER-Gatter (5), die beide einen zusätzlichen Control-(Carry) Eingang C besitzen, parallel verschaltet ist und zwischen den Ausgängen Q1∧Q2 des ODER-ODER- Dualgatters (13) und dem Ausgang Q der Endstufe (16) jeweils Schutzdioden D1∧D2 angeordnet sind.Trinary RS Flip Flop ( 31 ) according to claims 1 and 3, characterized in that the trimeric final stage ( 17 ) is a power amplifier with high level driver and zero level driver, in parallel to the power amplifier ( 16 ) a P.PN logical OR-OR dual gate ( 13 ), which consists of a PN binary OR gate ( 2 ) and a P-binary OR gate ( 5 ), both of which have an additional control (carry) input C, is connected in parallel and between the outputs Q 1 ∧Q 2 of the OR-OR dual-gate ( 13 ) and the output Q of the power amplifier ( 16 ) protection diodes D 1 ∧D 2 are arranged.
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