DE2013556B2

DE2013556B2 - Adaptive equaliser for multiple PAM data signals - has inputs of differential amplifiers connected across decision circuit and feeding multi multipliers

Info

Publication number: DE2013556B2
Application number: DE19702013556
Authority: DE
Inventors: Karl-Heinz Dipl.-Ing. 8000 München Möhrmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1970-03-20
Filing date: 1970-03-20
Publication date: 1976-07-08
Also published as: DE2013556A1

Abstract

The adaptive equaliser, for multiple PAM date signals, has a decision circuit (5) connected by its input to hte output of an adder and by both its input and output to the two inputs of a differential amplifier (7). The output of the differential amplifier is coupled to a delay line whose own output is connected to the first inputs of several multipliers. The decision circuit output is coupled via a sign detector to a shift register. The register stage tappings are connected to the second inputs of the multipliers. Each multiplier feeds an integrator.

Description

Die Erfindung betrifft einen adaptiven Entzerrer zur Entzerrung mehrstufiger PAM-Datensignale, bestehend aus einem Verzweigungsnetzwerk, das Verzögerungsglieder, Summierer und gesteuerte Einstellglieder enthält und an dessen Ausgang eine Entscheidungsschaltung nachgeschaltet ist deren Eingang und Ausgang den Eingängen eines Differenzverstärkers zugeführt sind.The invention relates to an adaptive equalizer for equalizing multi-level PAM data signals, consisting of from a branching network, the delay elements, Contains summers and controlled setting elements and at the output of which a decision circuit is connected downstream of the input and Output are fed to the inputs of a differential amplifier.

Bei der Übertragung von digitalen Daten in Form von Mehrstufen-Puls-Amplituden-Modulation (Mehrstufen-PAM) über bandbegrenzte Kanäle treten bekanntlich lineare Verzerrungen auf, welche zu einer gewissen Fehlerrate des empfangenen Signals führen. Es ist deshalb erforderlich, dem verzerrenden Kanal ein entzerrendes Filter nachzuschalten, um die linearen Verzerrungen des Signals zu beseitigen, d.h. das empfangene Signal in eine Form zu bringen, die dem gesendeten Signal möglichst ähnlich ist Als Antwort auf einen gesendeten Rechteckimpuls tritt am Ausgang des verzerrenden Kanals eine verzerrte Impulsantwort auf. Die übertragenen Daten am Kanalausgang bestehen aus einer linearen Überlagerung zeitlich aufeinanderfolgender verzerrter Impulsantworten. Bei Mehrstufen-PAM ist jeder gesendete Rechteckimpuls mit einem bestimmten positiven oder negativen Amplitudenwert multipliziert Dieser Amplitudenwert stellt die zu übertragende Information dar.When transmitting digital data in the form of multi-level pulse-amplitude modulation (multi-level PAM) As is known, linear distortions occur over band-limited channels, which leads to a certain Lead error rate of the received signal. It is therefore necessary to use the distorting channel add an equalizing filter to eliminate the linear distortion of the signal, i.e. the To bring the received signal into a form that is as similar as possible to the transmitted signal. In response to a sent square pulse occurs at the output of the distorting channel a distorted impulse response. The transmitted data at the channel output consist of a linear overlay of chronologically consecutive data distorted impulse responses. With multi-stage PAM, each square pulse that is sent has a specific one positive or negative amplitude value multiplied This amplitude value represents the one to be transmitted Information.

Um ein entzerrtes Ausgangssignal des Übertragungskanals zu erzielen, genügt es, die Impulsantwort des Kanals zu entzerren. Da eine Übertragung über verschiedenartige Kanäle mit verschiedenartigen Verzerrungseigenschaften möglich sein soll und da sich unter Umständen auch die Eigenschaften eines Übertragungskanals während der Übertragung ändern, ist es erforderlich, daß das nachgeschaltete Entzerrerfilter sich automatisch den jeweiligen Eigenschaften des Kanals anpaßt. Solche automatischen Entzerrer nennt man bekanntlich adaptive Entzerrer. Es sind bereits eine Reihe unterschiedlicher Schaltungsarten solcher Entzerrer bekanntgeworden, die aber den Nachteil haben, daß sie einen verhältnismäßig großen schaltungstechnischen Aufwand insbesondere dann erfordern, wenn es darauf ankommt, das verzerrte Signal möglichst ideal und möglichst schnell zu entzerren. Für die automatische Funktion einer solchen Entzerrerschaltung ist es wesentlich, daß die Steuerung der einzelnen Einstellglieder mit einem möglichst geringen schaltungstechnischen Aufwand erfolgen kann, um dadurch eine möglichst hohe Betriebssicherheit des gesamten Entzerrers zu erhalten.In order to achieve an equalized output signal of the transmission channel, it is sufficient to use the impulse response of the To equalize the channel. This is a transmission over different types of channels with different types of distortion properties should be possible and there may also be the properties of a transmission channel change during transmission, it is necessary that the downstream equalization filter automatically adapts to the respective properties of the channel. Such automatic equalizer is called is known to be adaptive equalizers. There are already a number of different types of circuitry for such equalizers become known, but they have the disadvantage that they have a relatively large circuitry Require effort, especially when it comes down to it, the distorted signal as ideally as possible and rectify it as quickly as possible. For the automatic function of such an equalization circuit it is It is essential that the control of the individual setting elements with as little circuitry as possible Effort can be made in order to achieve the highest possible operational reliability of the entire equalizer to obtain.

In diesem Zusammenhang ist durch den Aufsatz »Techniques for Adaptive Equalization of Digital Communication Systems«, in der Zeitschrift »Bell System Technical Journal«, Band 45, Februar 1966, Seiten 255 bis 286, bereits ein adaptiver Entzerrer bekanntgeworden, bei welchem die automatische Einstellung der Einstellglieder aufgrund einer reinen Vorzeichenkorrelation erfolgt. Dieser Entzerrer weist ein relativ schlechtes Konvergenzverhalten auf, da nur ein Teil der tatsächlich vorhandenen Information, nämlich die Vorzeichen, zur Ableitung der Einstellgrößen ausgenutzt wird und da diese Vorzeicheninforma-In this context, the essay »Techniques for Adaptive Equalization of Digital Communication Systems ”, in Bell System Technical Journal, Volume 45, February 1966, Pages 255 to 286, an adaptive equalizer has already become known in which the automatic The setting members are set based on a pure sign correlation. This equalizer has shows a relatively poor convergence behavior, since only part of the information actually available, namely the sign is used to derive the setting variables and since this sign information

tion unter Benutzung von Schätzwerten fur das richtige entzerrte Signal abgeleitet wird Es sind aber auch Verfahren bekanntgeworden, welche den in der übertragenen Information enthaltenen mittleren quadratischen Fehler minimieren und ginen sehr großen Konvergenzbereich aufweisen. Ein derartiges Verfahren ist beispielsweise in der Veröffentlichung »An Automatic Equalizer for General-Purpose Communication Channels«, in »Bell System Technical Journal«, Band 46, November 1967, Seiten 2179 bis 2208, beschrieben. Dieses Verfahren weist hingegen den Nachteil auf, daß analoge Größen miteinander multipliziert werden müssen, um die automatische Einstellung des Entzerrers zu gewährleisten, was einen verhältnismäßig großen schaltungstechnischen Aufwand erfordert In einem weiteren bekannten Entzerrer sind die vorgenannten Schwierigkeiten dadurch zumindest teilweise beseitigt, daß zur automatischen Einstellung der im Entzerrer enthaltenen Einstellglieder analoge Größen nur noch mit Vorzeichen multipliziert werden. Ein derartiger Entzerrer ist beispielsweise durch die Literaturstelle »1969 WESCON Technical Papers«, Session 11, Paper 2, bekanntgeworden. Dieses Verfahren weist allerdings den Nachteil auf, daß der Entzerrer eine solche Struktur haben muß, daß alle Einstellglieder ₂$ seinem ausgangsseitigen Summierer unmittelbar vorgeschaltet sein müssen, da nur dann eine unmittelbare Ermittlung der zur automatischen Einstellung des Entzerrers erforderlichen Größen möglich ist Eine automatische Einstellung von Entzerrern, die aus allgemeineren, beispielsweise aus kanonischen Verzwei gungsnetzwerken bestehen, welche nur eine minimale Anzahl von Verzögerungsgliedem enthalten, ist deshalb mit diesem Verfahren nicht möglich.tion is derived using estimated values for the correct equalized signal. However, methods have also become known which minimize the mean square error contained in the transmitted information and have a very large convergence range. Such a method is described, for example, in the publication "An Automatic Equalizer for General-Purpose Communication Channels" in "Bell System Technical Journal", Volume 46, November 1967, pages 2179 to 2208. This method, however, has the disadvantage that analog values have to be multiplied with one another in order to ensure the automatic setting of the equalizer, which requires a relatively large amount of circuitry of the adjusting elements contained in the equalizer, analog values are only multiplied by a sign. Such an equalizer has become known, for example, from the literature reference "1969 WESCON Technical Papers", Session 11, Paper 2. However, this method has the disadvantage that the equalizer must have such a structure that all setting elements ₂ $ must be connected directly upstream of its output-side summing unit, since only then is it possible to directly determine the values required for automatic setting of the equalizer Equalizers that consist of more general, for example canonical branch networks, which contain only a minimal number of delay elements, is therefore not possible with this method.

Der Erfindung liegt die Aufgabe zugrunde. Schaltungsanordnungen für adaptive Entzerrer anzugeben, die bei einem möglichst geringen Aufwand an Schaltelementen eine möglichst hohe Qualität der erreichbaren Entzerrung zu erzielen gestatten und welche die automatische Einstellung von Entzerrern beliebiger Struktur ermöglichen.The invention is based on the object. Circuit arrangements specify for adaptive equalizers that achieve the highest possible quality of the with the lowest possible cost of switching elements to achieve achievable equalization and which allow the automatic setting of equalizers allow any structure.

Zur Lösung dieser Aufgabe bestehen zwei Möglichkeiten. There are two options for solving this problem.

Bei einem adaptiven Entzerrer zur Entzerrung mehrstufiger ΡΛΜ-Datensignale, bestehend aus einem Verzweigungsnetzwerk, das Verzögerungsglieder, Summierer und gesteuerte Einstellglieder enthält, und an dessen Ausgang eine Entscheidungsschaltung nachgeschaltet ist, deren Eingang und Ausgang den Eingängen eines Differenzverstärkers zugeführt sind, besteht die erste Lösungsmöglichkeit erfindungsgemäß darin, daß dem Ausgang des Differenzverstärkers eine Verzögerungsleitung nachgeschaltet ist, deren Ausgang mit den ersten Eingängen mehrerer Multiplizierer verbunden ist, daß der Ausgang der Entscheidungsschaltung über einen Vorzeichenbewerter mit einem digitalen Schieberegister verbunden ist, das Abgriffe in Abständen entsprechend einer Verzögerungszeit Γ aufweist, daß diese Abgriffe mit den zweiten Eingängen der Multiplizierer verbunden sind, daß jedem Multiplizierer &, ein Integrierer nachgeschaltet ist, und daß der Ausgang eines jeden Integrierers mit einem ihm zugeordneten Einstellglied des Verzweigungsnetzwerkes verbunden ist.In the case of an adaptive equalizer for equalizing multi-level ΡΛΜ data signals, consisting of one Branch network containing delay elements, summers and controlled adjustment elements, and on the output of which is followed by a decision circuit, the input and output of which are the inputs a differential amplifier are supplied, the first possible solution according to the invention is that the output of the differential amplifier is followed by a delay line, the output of which is connected to the first inputs of several multipliers is connected that the output of the decision circuit over a sign evaluator is connected to a digital shift register that taps at intervals corresponding to a delay time Γ that these taps with the second inputs of the Multipliers are connected to each multiplier &, an integrator is connected downstream, and that the output of each integrator with one assigned to it Setting member of the branch network is connected.

Die zweite Lösungsmöglichkeit der genannten ^₅ Aufgabe besteht erfindungsgemäß darin, daß dem Ausgang des Differenzverstärkers ein Vorzeichenbewerter nachgeschaltet ist, dessen Ausgang mit dem Eingang eines digitalen Schieberegisters verbunden ist, daß der Ausgang der Entscheidungsschaltung mit einer Verzögerungsleitung verbunden ist, die Abgriffe in Abständen entsprechend einer Verzögerungszeit T aufweist, daß diese Abgriffe mit den ersten Eingängen mehrerer Multiplizierer verbunden sind, daß der Ausgang des Schieberegister mit den zweiten Eingängen der Multiplizierer verbunden ist, daß jedem Multiplizierer ein Integrierer nachgeschaltet ist, und daß der Ausgang eines jeden Integrierers mit einem ihm zugeordneten Einsteuglied des Verzweigungsnetzwerkes verbunden istThe second possible solution of the above ^ ₅ object is according to the invention is that the output of the differential amplifier a sign reviewer is connected downstream whose output is connected to the input of a digital shift register, the output of the decision circuit is connected to a delay line taps at intervals corresponding to a Delay time T has that these taps are connected to the first inputs of a plurality of multipliers, that the output of the shift register is connected to the second inputs of the multipliers, that an integrator is connected downstream of each multiplier, and that the output of each integrator with an insertion element assigned to it of the branching network is connected

Nachstehend wird die Erfindung anhand von Ausfuhrungsbeispielen noch näher erläutert Es zeigt in der ZeichnungThe invention is explained in more detail below with the aid of exemplary embodiments the drawing

Fig. la ein Beispiel für eine verzerrte Rechteckimpulsantwort am Eingang des Entzerrers,Fig. La an example of a distorted rectangular impulse response at the input of the equalizer,

Fig. Ib ein Beispiel für eine verzerrte Iinpulsantwort am Entzerrerausgang,Fig. Ib shows an example of a distorted pulse response at the equalizer output,

F i g. Ic ein Beispiel für eine entzerrte Impulsantwort am Entzerrerausgang,F i g. Ic an example of an equalized impulse response at the equalizer output,

Fig.2 den vollständigen Aufbau eines bekannten Entzerrers ohne die Einrichtung für die automatische Einstellung,Fig.2 shows the complete structure of a known Equalizer without the facility for automatic adjustment,

Fig.3 eine erste Schaltung zur automatischen Einstellung des in Fig.2 dargestellten Entzerrers gemäß der Erfindung,3 shows a first circuit for automatically setting the equalizer shown in FIG according to the invention,

Fig.4 eine zweite Möglichkeit zur automatischen Einstellung des in Fig.2 dargestellten Entzerrers gemäß der Erfindung,Fig. 4 a second possibility for automatic Adjustment of the equalizer according to the invention shown in Figure 2,

Fig.5 ein Beispiel für die Durchführung der Multiplikation bei Verwendung von digitalen Schieberegistern als Verzögerungsleitung bei Übertragung von PAM mit mehr als zwei Stufen.5 shows an example of the implementation of the multiplication when using digital shift registers as a delay line when transmitting PAM with more than two stages.

Fig. la zeigt ein Beispiel für eine verzerrte Impulsantwort, wie sie am Ausgang eines bandbegrenzten Übertragungskanals auftreten kann. Diese Impulsantwort ist mit 1 bezeichnet Im folgenden soll synchrone Datenübertragung vorausgesetzt werden. Das bedeutet, daß die Folgefrequenz der einzelnen nacheinander gesendeten Zeichen bekannt ist und daß die ankommende verzerrte Impulsantwort bzw. das durch die lineare Überlagerung vieler zeitlich nacheinander gesendeter Impulsantworten entstandene verzerrte Signal nur zu einzelnen bestimmten Zeitpunkten abgetastet wird. In F i g. 1 sind verschiedene solche Zeitpunkte angegeben, nämlich i-3 bis f+3. Der Abstand zweier aufeinanderfolgender betrachteter Zeitpunkte entspricht dem Abstand zweier aufeinanderfolgender gesendeter Zeichen. Dieser Abstand entspreche einer Zeitdauer T. Im folgenden sollen die auf der Empfangsseite ankommenden Signale nur zu diesen Abtastzeitpunkten betrachtet werden. Es können beispielsweise die Werte der ankommenden Signale zu diesen Abtastzeitpunkten in einem sogenannten Abtast-Halte-Kreis gespeichert werden bis zum jeweils nächsten Abtastzeitpunkt, so daß sich am Ausgang des Abtast-Halte-Kreises die in Fig. la dargestellte treppenförmige Kurve 2 ergibt, welche genau dieselbe Information enthält wie die kontinuierlich verlaufende Impulsantwort 1. Die treppenförmige Impulsantwort gemäß Kurve 2 enthält Vorschwinger, welche beispielsweise mit f-2 und /_i bezeichnet sind und Nachschwinger, weiche mit f\ und h bezeichnet sind. Bei der Übertragung mehrerer, aufeinanderfolgender Impulse können sich die von verschiedenen Impulsen herrührenden Überschwinger derart ungünstig überlagern, daß beispielsweise zum Zeitpunkt ίο anstatt des Sollwertes,Fig. La shows an example of a distorted impulse response as it can occur at the output of a band-limited transmission channel. This impulse response is denoted by 1. In the following, synchronous data transmission is assumed. This means that the repetition frequency of the individual characters sent one after the other is known and that the incoming distorted impulse response or the distorted signal resulting from the linear superposition of many impulse responses sent one after the other is only sampled at individual, specific times. In Fig. 1 various such times are given, namely i-3 to f + 3. The distance between two consecutive observed points in time corresponds to the distance between two consecutive transmitted characters. This distance corresponds to a time period T. In the following, the signals arriving at the receiving end will only be considered at these sampling times. For example, the values of the incoming signals at these sampling times can be stored in a so-called sample-and-hold circle up to the next sampling time, so that the step-shaped curve 2 shown in FIG contains exactly the same information as the continuously running impulse response 1. The step-shaped impulse response according to curve 2 contains pre-vibrations, which are designated for example by f-2 and / _i, and post-vibrations, which are designated by f \ and h . When transmitting several consecutive pulses, the overshoots resulting from different pulses can superimpose so unfavorably that, for example, at time ίο instead of the setpoint,

der mit go bezeichnet sei, ein anderer Amplitudenwert f₀ erkannt wird. Dadurch wird die übertragene Informa tion also verfälscht, und es ist notwendig, zur Beseitigung dieser linearen Verzerrungen dem Übertra gungskanal ein Entzerrerfilter nachzuschalten. which is denoted by go , another amplitude value f _{0 is} recognized. As a result , the transmitted information is thus falsified, and it is necessary to connect an equalization filter after the transmission channel to eliminate this linear distortion.

Fig. Ib zeigt die Impulsantwort h(t) am Ausgang eines solchen noch nicht richtig abgeglichenen Entzerrers. Diese Impulsantwort ist mit 1' bezeichnet und wird ebenfalls zu verschiedenen diskreten Zeitpunkten abgetastet, welche jeweils im Abstand raufeinanderfol- gen. Durch Anwendung eines Abtast-Halte-Kreises ergibt sich wieder eine in Fig. Ib mit 2' bezeichnete Treppenkurve, welche ebenfalls Vorschwinger und Nachschwinger aufweist. Als Beispiel sind, ähnlich wie in Fig. la, auch in Fig. Ib nur die dem Hauptwert h_a unmittelbar benachbarten Vor- bzw. Nachschwinger mit Λ-2, Λ_ ι bzw. Ai, Λ2 kenntlich gemacht Im folgenden soll vorausgesetzt werden, daß die Impulsantwort h(t) am Entzerrerausgang so abgetastet wird, daß der Abtastzeitpunkt to auf den Hauptwert, d. h. also auf die Stelle größter Amplitude der Impulsantwort, fällt, da hier von vornherein der größte Signal-Stör-Abstand auftritt Der Zeitpunkt fe ist ein geeignet gewählter Bezugszeitpunkt.Fig. Ib shows the impulse response h (t) at the output of such an as yet not correctly adjusted equalizer. This impulse response is denoted by 1 'and is also sampled at different discrete points in time, each of which follows one another at a distance . Using a sample-and-hold circle results in a stepped curve denoted by 2' in FIG Having post-oscillation. As an example, similarly as in Fig. La, also in Fig. Ib only the main h _a value immediately adjacent pre- and post-echoes with Λ2, Λ_ ι or Ai, Λ2 identified made in the following will be assumed that the impulse response h (t) at the equalizer output is sampled in such a way that the sampling time to falls on the main value, ie on the point of greatest amplitude of the impulse response, since the largest signal-to-noise ratio occurs here from the start selected reference point in time.

Die Fig. Ic zeigt eine ideale Impulsantwort g(l), die mit 2" bezeichnet ist und die beispielsweise am Ausgang eines richtig eingestellten Entzerrers auftreten könnte. Diese Impulsantwort weist die Sollamplitude go auf. Sie enthält keine Vor- und Nachschwinger mehr, und eine lineare Überlagerung solcher Impulsantworten wird sich gegenseitig nicht mehr störend beeinflussen.Fig. Ic shows an ideal impulse response g (l), which is designated by 2 "and which could occur, for example, at the output of a correctly set equalizer. This impulse response has the target amplitude go linear superposition of such impulse responses will no longer influence each other in a mutually disruptive manner.

In der F i g. 2 ist ein Beispiel für einen zur Entzerrung von mehrstufigen PAM-Datensignalen brauchbarer Entzerrer dargestellt, der die Vorrichtung zu seiner automatischen Einstellung zunächst noch nicht enthält. Dieser Entzerrer besteht aus einer Kettenschaltung von Verzögerungsgliedern 30 bis 34. Jedes Verzögerungsglied weist eine Verzögerungszeit Tauf, die wiederum der Verzögerung zwischen zwei aufeinanderfolgenden gesendeten Zeichen entspricht. Am Eingang 40 des Entzerrers, an den Abgriffen 41 bis 44 sowie am Ausgang 45 der durch die Verzögerungsglieder 30 bis 34 gebildeten Verzögerungsleitung liegen der genannten Reihenfolge nach die Signale x*₊a, ** + 2, **+i, **■ **-i und χ*-2, wobei k eine laufende Zählvariable darstellt. Die x_k sind die Abtastwerte des am Ausgang des Übertragungskanals auftretenden verzerrten Signals zu den Zeiten ίο + kT. Jeder der Anschlüsse 40 bis 45 ist mit einem der variablen Einstellglieder 50 b.i 55 verbunden. Ein solches Einst ellglied, beispielsweise 51, kann das Signal, beispielsweise Xi₁₊₂, am zugeordneten Abgriff, hier beispielsweise 41, mit einem Faktor, hier beispielsweise c_₂, multiplizieren, welcher positiv oder negativ sein kann. Analog gilt dies auch für die übrigen Snstellglieder. Die Einstellglieder 50 bis 55 werden über die Steuerleiiungen 60 bis 65 von der später noch zu erläuternden Vorrichtung für die automatische Einstellung des Entzerrers eingestellt Die Ausgänge der Einstellglieder 50 bis 55 sind über die Leitungen 70 bis 75 mit dem ausgangsseitigen Siummierer 3 verbunden. Der Ausgang 4 des Summierers 3 stellt gleichzeitig den Ausgang des Entzerrers dar. Am Ausgang 4 erscheint die Summe der mit den Faktoren c, bewerteten Teilspannungen x*+3 bis xt-i, j ist eine ganzzahlige Zählvariable und läuft in dem in F i g. 2 dargestellten Beispiel von — 3 bis +2. Der Ausgang 4 ist ferner mit dem Eingang einer Entscheidungsschaltung 5 verbunden. Diese Entscheidungsschaltung erzeugt Schätzwer te äk für die richtigen übertragenen Signale a*. Be Übertragung von nur zweistufiger PAM entscheide diese Schaltung beispielsweise, daß jedem Signal an Punkt 4, welches größer als null Volt ist, eil Ausgangssignal am Punkt 6 mit der Amplitude +1 VoI zugeordnet werde, daß dagegen jedem Signal am Punk 4, das kleiner als null Volt ist, am Punkt 6 ein Signal mii der Amplitude — 1 Volt zugeordnet wird. Am Punkt t erscheinen also nur noch Signale mit zwei möglicher Amplitudenstufen und wenn die Verzerrungen des Signals am Entzerrerausgang nicht zu groß sind, dann wird am Punkt 6 die richtige, entzerrte Signalfolge erscheinen. Durch die Verzerrungen werden diese Entscheidungen natürlich gelegentlich verfälscht. DieseIn FIG. 2 shows an example of an equalizer which can be used for equalizing multi-level PAM data signals and which initially does not yet contain the device for its automatic adjustment. This equalizer consists of a chain circuit of delay elements 30 to 34. Each delay element has a delay time Tauf, which in turn corresponds to the delay between two successive characters sent. At the input 40 of the equalizer, at the taps 41 to 44 and at the output 45 of the delay line formed by the delay elements 30 to 34 are the signals x * ₊ a, ** + 2, ** + i, ** ■ in the order mentioned ** - i and χ * -2, where k is a running counter variable. The x _k are the sampled values of the distorted signal occurring at the output of the transmission channel at the times ίο + kT. Each of the connections 40 to 45 is connected to one of the variable adjustment members 50 to 55. Such an adjustment element, for example 51, can multiply the signal, for example Xi _{1 + 2} , at the assigned tap, here for example 41, by a factor, here for example c_ ₂ , which can be positive or negative. This also applies analogously to the other actuators. The setting elements 50 to 55 are set via the control lines 60 to 65 by the device to be explained later for the automatic setting of the equalizer. The output 4 of the adder 3 also represents the output of the equalizer. At the output 4 appears the sum of the partial voltages x * + 3 to xt-i, weighted by the factors c , j is an integer counting variable and runs in the figure shown in FIG . 2 from - 3 to +2. The output 4 is also connected to the input of a decision circuit 5. This decision circuit generates estimates te k for the correct transmitted signals a *. When transmitting only two-stage PAM , this circuit decides, for example, that every signal at point 4, which is greater than zero volts, is assigned to an output signal at point 6 with the amplitude +1 VoI, whereas every signal at point 4 that is less than is zero volts, at point 6 a signal with the amplitude - 1 volt is assigned. At point t only signals with two possible amplitude levels appear and if the distortion of the signal at the equalizer output is not too great, then the correct, equalized signal sequence will appear at point 6. These decisions are of course occasionally falsified by the distortions. These

Überlegung läßt sich analog auch auf PAM mit mehr als zwei Stufen erweitern. Am Ausgang der Entscheidungsschaltung können dann mehr als zwei verschiedene Amplitudenstufen auftreten. Die Signale am Eingang der Entscheidungsschaltung seien mit yk bezeichnet, die Signale am Ausgang der Entscheidungsschaltung mit äu\ k ist wiederum eine Zählvariable. Die Werte äk stellen Schätzwerte für die richtigen idealen Signale zu den Zeitpunkten t <= u> +kT dar. Der Eingang 4 und der Ausgang 6 der Entscheidungsschaltung sind mit den Eingängen 8' und 8" eines Differenzverstärkers 7 verbunden und ergeben am Ausgang 8 des Differenzverstärkers 7 Schätzwerte für die Fehler, die hier e_k genannt werden und die durch die Differenz zwischen den mehr oder weniger verzerrten Signalen yk am Entzerrerausgang 4 und den zugeordneten Schätzwerten äk für die idealen Signale am Ausgang 6 gegeben sind. Das in F i g. 2 dargestellte Entzerrerfilter, das unter dem Namen Transversalfilter bekannt geworden ist, stellt nur ein Beispiel für mögliche Entzerrerstrukturen dar. Es können auch andere geeignete Entzerrerstrukturen verwendet werden, beispielsweise sogenannte orthogonale Filiernetzwerke, die bei Erregung mit einem Diracimpuls an ihren Ausgängen orthogonale Impulsantworten liefern, oder sogenannte kanonische Verzweigungsnetzwerke, wie sie beispielsweise in der Veröffentlichung »Zur allgemeinen Theorie der Verzweigungsnetzwerke«, in der Zeitschrift »AEÜ«. 1968, Heft 8, Seiten 361 bis 367. beschrieben worden sind.
Die in F i g. 3 gezeigte Schaltung ist geeignet, die Steuerung zur automatischen Einstellung des in F i g. 2 gezeigten Entzerrers vorzunehmen. Es ist deshalb davon auszugehen, daß zur Realisierung eines adaptiven Entzerrers der Schaltung nach F i g. 2 die Schaltung nach Fig.3 zuzuordnen ist, weshalb zusammengehö- Consideration can also be extended to PAM with more than two levels. More than two different amplitude levels can then occur at the output of the decision circuit. The signals at the input of the decision circuit are denoted by yk, the signals at the output of the decision circuit with äu \ k is again a counting variable. The values äk represent estimated values for the correct ideal signals at the times t <= u> + kT. The input 4 and the output 6 of the decision circuit are connected to the inputs 8 'and 8 "of a differential amplifier 7 and result in the output 8 of the Differential amplifier 7 estimated values for the errors, which are called e _k here and which are given by the difference between the more or less distorted signals yk at the equalizer output 4 and the assigned estimated values äk for the ideal signals at the output 6. The FIG. 2, which has become known under the name of transversal filter, is only one example of possible equalizer structures. Other suitable equalizer structures can also be used, for example so-called orthogonal filtering networks which, when excited with a Dirac pulse, provide orthogonal impulse responses at their outputs, or so-called canonical branch networks, as they are, for example, in de r Publication "On the general theory of branching networks" in the journal "AEÜ". 1968, No. 8, pages 361 to 367. Have been described.
The in F i g. 3 is suitable for controlling the automatic setting of the circuit shown in FIG. 2 to make the equalizer. It can therefore be assumed that in order to implement an adaptive equalizer of the circuit according to FIG. 2 the circuit according to Fig . 3 is to be assigned , which is why it belongs together

J₀ rende Verbindungsleitungen in Fig. 3 mit den gleichen Bezugsziffern wie m F i g. 2 bezeichnet sind.J ₀ Rende connecting lines in Fig. 3 with the same reference numerals as m F i g. 2 are designated.

Im Ausführungsbeispiel der F i g. 3 ist dem Ausgang 8 des Differenzverstärkers 7 eine Verzögerungsleitung 29 nachgeschaltet die derart ausgebildet ist daß die sie durchiau.'enden Signale eine Verzögerung um die Zeit N - Γ erfahren, wobei N mindestens gleich der Anzahl der Vorschwinger ist die entzerrt werden sollen. Der Ausgang 36 der Verzögerungsleitung 29 ist mit den ersten Eingängen 38 mehrerer Multiplizierer verbun den. deren Aufbau später noch erläutert wird. In F i g. 3 ist eine vorteilhafte Ausgestaltung der Schaltung insofern dargestellt als dem Ausgang 36 der Verzögerungsleitung 29 zusätzlich ein Umkehrverstärker 28 mit der Verstärkung -1 nachgeschaltet ist Der Ausgang dieses Umkehrverstärkers führt ebenfalls auf die mit 38' bezeichneten ersten Eingänge der Multiplizierer. In F i g. 3 ist ferner ein Vorzeichenbewerter 80 zu erkennen, der unmittelbar an den Ausgang 6 der In the embodiment of FIG. 3, the output 8 of the differential amplifier 7 is followed by a delay line 29 which is designed in such a way that the signals passing through it experience a delay by the time N - Γ, where N is at least equal to the number of pre-oscillators that are to be equalized. The output 36 of the delay line 29 is connected to the first inputs 38 of a plurality of multipliers . the structure of which will be explained later. In Fig. 3 shows an advantageous embodiment of the circuit insofar as the output 36 of the delay line 29 is also followed by an inverting amplifier 28 with gain -1. The output of this inverting amplifier also leads to the first inputs of the multipliers labeled 38 '. In Fig. 3 a sign evaluator 80 can also be seen, which is directly connected to the output 6 of the

'7'7

Entscheidungsschaltung 5 angeschaltet ist. Dem Vorzeichenbewerter 80 ist ein digitales Schieberegister nachgeschaltet, dessen einzelne Glieder mit den Bezugsziffern 10 bis 13 versehen sind. Die einzelnen Glieder bewirken dabei jeweils eine Verzögerungszeit 71 Die gestrichelte Linie 94' soll andeuten, daß noch weitere Glieder des digitalen Schieberegisters vorhanden sein können. An dem digitalen Schieberegister sind in Abständen entsprechend der Verzögerungszeit T jeweils die Abgriffe 90 bis 94 vorgesehen, die über die ι ο Leitungen 95 bis 99 mit den zweiten Eingängen der Multiplizierer verbunden sind. Im Ausführungsbeispiel sind nur die Leitungen 98 und 99 eingezeichnet, jedoch sind auch die Leitungen 95 bis 97 mit Einrichtungen verbunden, die ebenso ausgebildet sind wie die an die Leitungen 98 und 99 angeschlossenen Einrichtungen. Die vom Ausgang 36 der Verzögerungsleitung 29 kommenden Leitungen 38 sind über die Widerstände 21 mit dem Widerstandswert 2R jeweils mit dem invertierenden Eingang der Differenzverstärker 26 verbunden, der in der Figur durch ein Minuszeichen kenntlich gemacht ist. Der mit dem Pluszeichen kenntlich gemachte nicht invertierende Eingang der Differenzverstärker 26 liegt auf Bezugspotential. Die vom Umkehrverstärker 28 kommenden Leitungen 38' sind über die Widerstände 20 mit dem Widerstandswert R auf die Schalter 980 bzw. 990 geführt, deren anderer Anschluß ebenfalls auf die invertierenden Eingänge der Differenzverstärker führt. Zusätzlich ist der invertierende Eingang der Differenzverstärker über eine Kapazität 24 unmittelbar mit dem Ausgang 63 bzw. 64 der Differenzverstärker verbunden. Auf die Schalter 980 und 990, die als elektronische Schalter ausgebildet sind und bekanntlich beispielsweise unter Zuhilfenahme von Feldeffekttransistoren realisiert werden können, wirken nun die von den Abgriffen des digitalen Schieberegisters kommenden Steuergrößen ein, die den Schaltern über die Leitungen 98 und 99 zugeführt werden. Den Ausgängen 63 und 64 der Differenzverstärker 26 schließen sich, wie dies durch die Ausgänge 60, 61, 62 und 65 gestrichelt angedeutet ist weitere solche Ausgänge an, die unmittelbar auf die Einstellglieder 50 bis 55 (vgl F i g. 2) einwirken, wie dies durch die Pfeile 60 bis 65 kenntlich gemacht ist Es kann nun angenommen werden, daß beispielsweise der Ausgang 63 den _4S Hauptwert über das Einstellglied 53 auf den vorgeschriebenen V/ert regelt, der Ausgang 64 mit Hilfe des Einstellgliedes 54 den ersten Nachschwinger auf näherungsweise Null regelt und ebenso die Ausgänge 62 und 65 die übrigen Vor- bzw. Nachschwinger näherungsweise auf den Wert Null regeln. Allgemein ausgedrückt bedeutet dies, daß jeweils die Einstellgüe- der Cj, Cy+i, Cy-I, Cy₊2 usw. auf die jeweiligen Sollwerte aber die einzelnen Multiplizier- und Integrierglieder eingestellt werdea Die gestrichelt umrahmte Schaltungsemheit 100 enthält somit alle erforderlichen Multiplizierer and Integrierer. Decision circuit 5 is turned on. The sign evaluator 80 is followed by a digital shift register, the individual elements of which are provided with the reference numbers 10 to 13. The individual elements each cause a delay time 71. The dashed line 94 'is intended to indicate that further elements of the digital shift register can be present. The taps 90 to 94 are provided on the digital shift register at intervals corresponding to the delay time T and are connected to the second inputs of the multipliers via the ι ο lines 95 to 99. In the exemplary embodiment, only lines 98 and 99 are shown, but lines 95 to 97 are also connected to devices that are designed in the same way as the devices connected to lines 98 and 99 . The lines 38 coming from the output 36 of the delay line 29 are each connected via the resistors 21 with the resistance value 2R to the inverting input of the differential amplifier 26, which is indicated in the figure by a minus sign. The non-inverting input of the differential amplifier 26 identified by the plus sign is at reference potential. The lines 38 'coming from the inverting amplifier 28 are led via the resistors 20 with the resistance value R to the switches 980 and 990 , the other connection of which also leads to the inverting inputs of the differential amplifiers. In addition, the inverting input of the differential amplifier is connected directly to the output 63 or 64 of the differential amplifier via a capacitance 24. The switches 980 and 990, which are designed as electronic switches and, as is well known, can be implemented, for example, with the aid of field effect transistors, are now acted on by the control variables coming from the taps of the digital shift register, which are fed to the switches via lines 98 and 99. The outputs 63 and 64 of the differential amplifiers 26 are connected, as indicated by the dotted lines at the outputs 60, 61, 62 and 65, with further outputs that act directly on the setting elements 50 to 55 (see FIG. 2), such as This is indicated by the arrows 60 to 65. It can now be assumed that, for example, the output 63 _{regulates the 4S} main value via the setting element 53 to the prescribed V / ert, the output 64 with the aid of the setting element 54 regulates the first post-oscillation to approximately zero regulates and also the outputs 62 and 65 regulate the remaining pre- and post-oscillations approximately to the value zero. In general terms, this means that the setting values Cj, Cy + i, Cy-I, Cy ₊ 2 etc. are set to the respective setpoints but the individual multipliers and integrators Integrator.

Die Funktionsweise der Schaltung nach Fig.3 in Verbindung mit der Schaltung nach Fig.2 läßt sich folgendermaßen erklären.The mode of operation of the circuit according to Fig. 3 in Connection with the circuit according to Fig.2 can be explain as follows.

Die Impulsantwort 1 des zu entzerrenden Obertragungskanals allein ist in Fig. la dargestellt und heiSt ifrjt Die einzelnen Amplitudenwerte sind, bezogen auf denHauptwert _A _ _fl _ ^The impulse response 1 of the transmission channel to be equalized is shown in FIG. 1 a and is called ifrjt. The individual amplitude values are related to the main value _A _ _fl _ ^

/ff = ib + 77 - /i. t[t = to + JT) = f, bezeichnet Wenn z. B. zu einem bestimmten Zeitpunkt t = to der Hauptwert fo der Impulsantwort am Abgriff 43 der Verzögerungsleitung 30 bis 34 des Transversalfilters steht, so erscheinen die einzelnen Amplitudenwerte an den entsprechenden Abgriffen, wenn nur diese eine Impulsantwort in das Transversalfilter eingelaufen ist. Dann steht am Ausgang 4 des Transversalfilters der Hauptwert A₀ der in Fig. Ib dargestellten Impulsantwort h(t) von Kanal und Entzerrer. Der zeitliche Verlauf von Affjhabe z. B. die Form 2, wie in F i g. la dargestellt. Die Datenübertragung sei synchron, d. h, T ist der Abstand zweier aufeinanderfolgender gesendeter Zeichen; ferner seien die Signale durch einen Abtast-Halte-Kreis vorgeformt und j ist eine ganzzahlige Zählvariable. / ff = ib + 77 - / i. t [t = to + JT) = f, denotes. B. at a certain point in time t = to the main value fo of the impulse response is at tap 43 of the delay line 30 to 34 of the transversal filter, the individual amplitude values appear at the corresponding taps if only this one impulse response has entered the transversal filter. _{The main value A 0 of} the impulse response h (t) of the channel and equalizer shown in FIG. 1b is then at the output 4 of the transversal filter. The temporal course of Affjhabe z. B. Form 2, as shown in FIG. la shown. The data transmission is said to be synchronous, i.e. h, T is the distance between two consecutive characters sent; furthermore, let the signals be pre-shaped by a sample-and-hold circle and j is an integer counting variable.

Im allgemeinen werden nicht einzelne Impulse übertragen, sondern eine große Anzahl zeitlich aufeinanderfolgender, mit Faktoren a_n bewertete Impulse, wobei die a„ entsprechend der Mehrstufen-PAM die Information beinhalten. Die Impulsantworten überlagern sich entsprechend, so daß das Gesamtsignal x(t)zm Bezugsabgriff des Transversalfilters sich zusammensetzt ausIn general, it is not individual pulses that are transmitted, but rather a large number of consecutive pulses weighted by factors a _n , the a “ containing the information in accordance with the multi-stage PAM. The impulse responses are correspondingly superimposed, so that the total signal x (t) zm the reference tap of the transversal filter is composed of

x(f) = O₀ ■ fit) + a, ■ fit - T) + O₂ ■ f(t - 2T) + ■ ■ x (f) = O ₀ ■ fit) + a, ■ fit - T) + O ₂ ■ f (t - 2T) + ■ ■

η ist eine ganzzahlige Zählvariable. η is an integer counting variable.

Wir betrachten die Signale x(t) nur zu der Abtastzeitpunkten t = ίο + jT(j = - «>...+ 00):We consider the signals x (t) only at the sampling time t = ίο + jT (j = - «> ... + 00):

.Vj = X(I₀ +JT) = £ a„-f[i₀ + jT- ni) .Vj = X (I ₀ + JT) = £ a "-f [i ₀ + jT- ni)

Analog setzt sich das Ausgangssignal y(t) des Entzerrers aus der Summe aufeinanderfolgender, mil Faktoren a_n bewerteter Impulsantworten h(t) zusammen: Similarly, the output signal y (t) of the equalizer is composed of the sum of successive impulse responses h (t) weighted by factors a _n :

yU) = O₀-hit)+ αϊ ■ h(t- T)+ ··· + U^₁ · hit + T)+ ■ ■ = Σ a_mh(t-mT) (3) yU) = O ₀ -hit) + αϊ ■ h (t- T) + ··· + U ^ ₁ · hit + T) + ■ ■ = Σ a _m h (t-mT) (3)

m = -r m = -r

oder y_s = y(h +JT) =or y _s = y (h + JT) =

hj._m ; hj. _m ;

m ist eine ganzzahfige Zählvariable. m is an integer counting variable.

Ferner ist, wenn für ein Filter entsprechend Fig.: eine Verzögerungsleitung mit einer Länge entspre chend einer Verzögerungszeit 2NT angenommen wir< und der Bezugsabgriff q> in der Mitte liegt:Furthermore, if for a filter according to Fig .: a delay line with a length corresponding to a delay time 2NT is assumed <and the reference tap q> is in the middle:

= Σ c, · χ(ί - IT) = Σ c, χ (ί - IT)

oderor

wobei 2N + 1 die Anzahl der Abgriffe der Verzöge rungsleitung und / eine ganzzahlige Zahlvanable sind where 2N + 1 is the number of taps on the delay line and / is an integer number vanable

609 528'2O609 528'2O

erti = ία· fit) erti = ία fit)

"in"in

Wenn nur ein Impuls übertragen wird, ist _oder If only one pulse is transmitted, is _or

y-i =<%·/;-/ ₅ 5c, - /f-i-sgn .IA₇. (17)yi = <% /; - / ₅ 5c, - / fi-so-called IA ₇ . (17)

_,7_ ₀ _, 7_ ₀

die Amplitude der idealsi, Impulsanlwort sei auf den 3| l*,|Let the amplitude of the idealsi, impulse response be on the 3 | l *, |

W«n+1 normiert D.nn wird mit Oleichung(4) "^ * 58» .l»j (19)W «n + 1 normalized D.nn with equation (4)" ^ * 58 ».l» j (19)

yj Σ a. ■ .*,-. _{+ β},, ₍₉₎ ²⁰ Der^./, _{wird daher im} yj Σ a. ■ . *, -. _{+ β} ,, ₍₉₎ ²⁰ The ^. /, _{is therefore im}

mit Gleichung(10).with equation (10).

_x ' ⁸"^ = Σ ^jWa_m-sgn4,. (20) _x ' ⁸ "^ = Σ ^j Wa _m -sgn4 ,. (20)

ist.gilt,da_ßdieMaxi_ma,eVer_Zerr_Un_g ist.gilt as _ß dieMaxi _ma, _Z eVer err _U n _g

^D = l_ui%\h₃\ am Entzerrerausgang, unter der Voraussetzung A_n - ν ^D = l _ui % \ h ₃ \ at the equalizer output, assuming A _n - ν

g J(I₀I) (22)g J (I ₀ I) (22)

Ferner ist für D₀K1 und A₀ = l die Funktion D eine ^{45 U}"^{d SOmit} Furthermore, for D ₀ K 1 and A ₀ = 1, the function D is a ^{45 U} " ^{d SOmit}

MitGleichimg(7)istWith equation (7) is

^J= Σ C₁-Zj., ^ J = Σ C ₁ -Zj., _(13)(13)

3-3-

I 2# ■ fj-ij - 1 Rir j = 0 (15) Weg'I 2 # ■ fj-ij - 1 Rir j = 0 (15) way '

= T ^ffir ZufanstexL (25)= T ^ffi r ZufanstexL (25)

gengene

(26)(26)

ergibt sich ein Schätzwert h_} für .*>,· zuresults in an estimated value h _} for. *>, · zu

e_k-e _k -

_k-_N· _k - _N

_k__N- _k _ _N - sgnso-called

(27)(27)

Hierbei ist e* ein Schätzwert für et: e*=y*— & . ä* ist ein Schätzwert für a* und wird aus dem Ausgangssignal yk des Entzerrers mit Hilfe der Entscheidungsschaltung 5 gebildet.Here e * is an estimated value for et: e * = y * - &. ä * is an estimated value for a * and is formed from the output signal yk of the equalizer with the aid of the decision circuit 5.

Die durch Gleichung (27) beschriebene Größe kann zur adaptiven Entzerrereinstellung verwendet werden, und es ergibt sich insofern ein wesentlicher Vorteil für die Realisierung der Schaltung, als die Multiplikation mit sgn äk-j-N sehr einfach wird. Allerdings muß e* analog um NT verzögert werden, wenn auch N Vorschwinger entzerrt werden sollen.The variable described by equation (27) can be used for adaptive equalizer setting, and there is a significant advantage for the implementation of the circuit in that the multiplication by sgn äk-jN is very simple. However, e * must be delayed analogously by NT if N pre-oscillators are also to be equalized.

Gleichung (19) zeigt, daß Ah₁ bei nicht zu großen Verzerrungen im wesentlichen nur durch c, beeinflußt wird, d. h., die mittels Gleichung (27) gewonnene Größe kann daher zur Einstellung von c, benutzt werden. Bei gleichzeitiger Einstellung aller c„ wird die maximale Verzerrung nach Gleichung (12) minimiertEquation (19) shows that, if the distortions are not too great, Ah _{1 is} essentially only influenced by c i, that is, the variable obtained by means of equation (27) can therefore be used to adjust c i. If all c ″ are set at the same time, the maximum distortion according to equation (12) is minimized

Die Verzögerung von e* erfolgt in der Schaltung nach Fig.3 mit Hilfe der Verzögerungsleitung 29. Das Vorzeichen sgn äk des Idealsignals ä_k wird mit Hilfe des Vorzeichenbewerters 80 gebildet, und mit Hilfe der Verzögerungsleitung 10 bis 13 werden die in Gleichung (27) benötigten Größen sgn äk-j-s gebildet. Im Ausführungsbeispiel nach F i g. 3 wird die Multiplikation gemäß Gleichung (27) auf einfache Weise mit Hilfe der elektronischen Schalter 980 bzw. 990 bewirkt. Der Multiplizierer und der Integrierer sind hier jeweils in einer Einheit zusammengefaßt Der mit Hilfe der Kapazität 24 gegengekoppelte Operationsverstärker 26 wirkt als Integrator, denn alle über die Widerstände 20 bzw. 21 fließenden Ströme werden auf dieser Kapazität aufsummiert und ergeben eine entsprechende Ausgangsspannung des Verstärkers. Wenn am Punkt 36 in F i g. 3 die Spannung + U anliegt und die Schalter 980 bzw. 990 geöffnet sind, so fließt auf die Kapazität ein Strom der Größe U/2R. Wegen des Umkehrverstärkers 28 liegt an den Leitungen 38' die Spannung - U. Wenn die Schalter 980 bzw. 990 geschlossen sind, so fließt über die Widerstände 20 jeweils ein Strom — UIR, so daß als Summenstrom auf die Kapazität 24 ein Strom - UHR fließt d. h, bei leitendem Schalter kehrt der Strom, welcher innerhalb einer festen Zeiteinheit auf die Integrationskapazität 24 fließt, genau die Richtung um. Hierdurch wird eine Multiplikation mit dem entsprechenden Vorzeichen von äk-j-N bewirkt Die anhand von F i g. 3 beschriebene Schaltung hat den Vorteil, daS mit zunehmendem Abgleich des Entzerrers die Fehleramplituden Sk-N gegen Null gehen, so daß in Gleichung (27) jedes einzelne Summenglied für sich gegen Null geht, was einen besonders genauen Endabgleich des Entzerrers gewährleistet The delay of e * takes place in the circuit according to FIG. 3 with the aid of the delay line 29. The sign sgn äk of the ideal signal ä _k is formed with the aid of the sign evaluator 80, and with the aid of the delay line 10 to 13 the values in equation (27) required sizes sgn äk-js . In the embodiment according to FIG. 3, the multiplication according to equation (27) is effected in a simple manner with the aid of the electronic switches 980 and 990, respectively. The multiplier and the integrator are each combined in one unit. The operational amplifier 26, which is fed back with the aid of the capacitance 24, acts as an integrator, because all the currents flowing through the resistors 20 and 21 are summed up on this capacitance and result in a corresponding output voltage of the amplifier. If at point 36 in FIG. 3 the voltage + U is applied and the switches 980 and 990 are open, a current of the size U / 2R flows on the capacitance. Because of the inverting amplifier 28, the voltage - U is applied to the lines 38 '. When the switches 980 and 990 are closed, a current - UIR flows through the resistors 20 , so that a current - UHR flows as the total current to the capacitance 24 d. That is, when the switch is on, the current which flows to the integration capacitance 24 within a fixed time unit reverses exactly the direction. This results in a multiplication with the corresponding sign of äk-jN based on F i g. 3 has the advantage that as the equalizer is calibrated, the error amplitudes Sk-N tends to zero, so that in equation (27) each individual summation element tends to zero, which ensures a particularly precise final calibration of the equalizer

Im Ausführungsbeispiel nach der Fig.3 sind, wie bereits erläutert, in der Schaltungseinheit 100 die Multiplizierer und Integrierer zusammengefaßt Dies ermöglicht eine einfache und wirtschaftliche Realisierung. An sich ist es auch möglich, den Umkehrverstärker 28 wegzulassen und bekannte Verfahren für die Multiplikation und anschließende separate Integration anzuwenden.In the embodiment according to FIG. 3, how already explained, the multipliers and integrators are combined in the circuit unit 100 enables simple and economical implementation. In itself it is also possible to use the reversing amplifier 28 omit known methods for multiplication and subsequent separate integration apply.

In Fig.4 ist eine weitere Möglichkeit zum Aufbau einer Schaltung gezeigt mit deren Hilfe ein Entzerrer adaptiv eingestellt werden kann. Zur einfacheren Darstellung ist dabei davon auszugehen, daß anstelle der Schaltung nach F i g. 3 die Schaltung nach F i g. 4 mit dem in Fig.2 dargestellten adaptiven Entzerrer zusammenarbeitet FIG. 4 shows a further possibility for constructing a circuit with the aid of which an equalizer can be adjusted adaptively. To simplify the illustration, it should be assumed that instead of the circuit according to FIG. 3 shows the circuit according to FIG. 4 cooperates with the adaptive equalizer shown in FIG

Beim Ausführungsbeispiel nach Fig.4 wird dem Ausgang 8 des Differenzverstärkers 7 ein Vorzeichenbewerter 80' nachgeschaltet, dessen Ausgang mit dem Eingang eines digitalen Schieberegisters 29' verbunden ist. Das digitale Schieberegister 29' bewirkt ebenfallsIn the exemplary embodiment according to FIG. 4, the output 8 of the differential amplifier 7 is followed by a sign evaluator 80 ' , the output of which is connected to the input of a digital shift register 29' . The digital shift register 29 'also effects

ίο eine Verzögerung der ankommenden Signale um die Zeit NT, wobei N die Anzahl der zu entzerrenden Vorschwinger bedeutet Der Ausgang des digitalen Schieberegisters 29' ist mit 36' bezeichnet Der Ausgang 6 der Entscheidungsschaltung 5 ist mit einer Verzögerungsleitung verbunden, deren einzelne Abschnitte mit 10' bis 13' bezeichnet sind, und es sind an dieser Verzögerungsleitung entsprechend einer Verzögerungszeit Tdie Abgriffe 90' bis 93' vorgesehen, die über die Leitungen 135 bis 138 mit den ersten Eingängen mehrerer Multiplizierer verbunden sind. Der Ausgang des Schieberegisters 29' ist mit den zweiten Eingängen 36' der Multiplizierer verbunden, und es ist jedem Multiplizierer ein Integrierer nachgeschaltet. Die Ausgänge 60 bis 65 eines jeden Integrierers sind wiederum derart mit den ihnen jeweils zugeordneten Einstellgliedern 50 bis 55 des Verzweigungsnetzwerkes verbunden, daß eine adaptive Einstellung des Entzerrers erfolgt. Im Ausführungsbeispiel der F i g. 4 enthält die gestrichelt umrahmte Schaltung 100' an sich die gleichen Schaltungsbestandteile wie die gestrichelt umrahmte Schaltung 100 im Ausführungsbeispiel nach F i g. 3, weshalb in F i g. 3 wirkungsgleiche Elemente mit den gleichen Bezugsziffern bezeichnet sind, so daß eine nochmalige Erläuterung dieser Bauteile an dieser Stelle nicht nötig ist. Unterschiedlich zur Schaltung nach F i g. 3 ist lediglich die Verwendung des Umkehrverstärkers 28' insofern, als nämlich in der Schaltung nach F i g. 4 jedem der Abgriffe 90' bis 93' ein Umkehrverstärker zugeordnet sein muß. Auch in der Schaltung nach F i g. 4 sind die Vorgänge des Multiplizierens und Integrierens miteinander verbunden. Es können gegebenenfalls wiederum für jeden einzelnen Vorgang getrennte Bauelemente nach an sich bekannten Methoden vorgesehen sein.ίο a delay of the incoming signals by the time NT, where N means the number of pre-oscillators to be equalized The output of the digital shift register 29 ' is denoted by 36' The output 6 of the decision circuit 5 is connected to a delay line, the individual sections of which are denoted by 10 ' to 13 ', and taps 90' to 93 'are provided on this delay line, corresponding to a delay time T, which are connected via lines 135 to 138 to the first inputs of a plurality of multipliers. The output of the shift register 29 ' is connected to the second inputs 36' of the multipliers, and each multiplier is followed by an integrator. The outputs 60 to 65 of each integrator are in turn connected to the setting elements 50 to 55 of the branching network assigned to them in such a way that the equalizer is set adaptively. In the embodiment of FIG. 4, the circuit 100 ′ framed by dashed lines contains the same circuit components as the circuit 100 framed by dashed lines in the exemplary embodiment according to FIG. 3, which is why in FIG. 3 elements with the same effect are designated with the same reference numerals, so that a repeated explanation of these components is not necessary at this point. Different from the circuit according to FIG. 3 is only the use of the inverting amplifier 28 ' insofar as that in the circuit according to FIG. 4 an inverting amplifier must be assigned to each of the taps 90 'to 93'. Also in the circuit according to FIG. 4 the processes of multiplying and integrating are linked to one another. If necessary, separate components can again be provided for each individual process according to methods known per se.

Die Funktion der Schaltung läßt sich folgendermaßen erklären:The function of the circuit can be explained as follows:

Es gilt die BeziehungThe relationship applies

= y₀ -O₀ =,= y ₀ -O ₀ =,

(28)(28)

oderor

·■ + a-.dh. · ■ + a-.dh.

+ ··· + O₀Ah₀ + ··· + O ₀ Ah ₀

(29)(29)

Durch Ändern der 2/V Einstellglieder c, können in wesentlichen nur die 2ΛΓ Oberschwinger ,dAa/bis Ah-1 verändert werden. Der Hauptwert der Impulsantwor bzw. Ah₀ wird mittels C₀ geregelt Es genügt daher, du GleichungBy changing the 2 / V setting elements c, essentially only the 2ΛΓ harmonics, dAa / to Ah-1 can be changed. The main value of the impulse response or Ah ₀ is controlled by means of C ₀ It is therefore sufficient to use the equation

a__sAh„ + —+ O₀Ah₀ +- + O_nMi-,, = B₀ (30) a_ _s Ah "+ - + O ₀ Ah ₀ + - + O _n Mi- ,, = B ₀ (30)

zu betrachten.consider.

5βΛ5βΛ

Ferner gilt mitFurthermore applies with

nach Gleichung (9)according to equation (9)

3kl _3cl _

dahthere

■sgne_k ■ sgne _k

und mitand with

de_k de _k

(31)(31)

(32)(32)

(33)(33)

ΣάΣά

2020th

(34)(34)

Hierbei ist wieder & ein Schätzwert für e* und £* ein Schätzwert für a*.Here again & is an estimated value for e * and £ * a Estimated value for a *.

Gleichung (34) beschreibt eine Komponente des Gradienten des mittleren Fehlerbetrags, allerdings nicht in Abhängigkeit vom einzustellenden Koeffizienten Cj, sondern vom Fehler Ah₁ in der Impulsantwort h(t). Dieser Gradient kann benutzt werden, um die GrößeEquation (34) describes a component of the gradient of the mean error amount, however not as a function of the coefficient Cj to be set, but rather on the error Ah ₁ in the impulse response h (t). This gradient can be used to change the size

(35)(35)

3535

und damit alle Fehler in der Impulsantwort zu minimieren. I e*l stellt den linearen Mittelwert von e* dar. Der Wert Cj wird so eingestellt, daß die in Gleichung (34) beschriebene Größe gegen Null gehtand thus to minimize all errors in the impulse response. I e * l represents the linear mean value of e *. The value Cj is set so that the variable described in equation (34) approaches zero

Wie ein Vergleich der Gleichungen (27) und (34) zeigt, wird das Kriterium für die automatische Einstellung des adaptiven Entzerrers in beiden Fällen aus einer Summierung von Produkten einer analogen Größe mit einer Vorzeichengröße abgeleitet. Es sind in den beiden Fällen lediglich die analoge Größe und die Größe von der das Vorzeichen gebildet wird, vertauschtAs a comparison of equations (27) and (34) shows, becomes the criterion for the automatic setting of the adaptive equalizer in both cases from one Summing derived from products of an analog quantity with a signed quantity. It's in the two Only the analog size and the size from which the sign is formed are swapped

Während das in F i g. 3 dargestellte Ausführungsheispiel einen besonders genauen Endabgleich des Entzerrers ermöglicht läßt sich das in F i g. 4 dargestellte Ausführungsbeispiel besonders günstig instrumentieren. Die Verzögerungsleitung 29' kann hier nämlich ebenfalls rein digital realisiert werden, da die Vorzeicheninformation sgn 6k nur zwei verschiedene Werte annehmen kann. Da auch die Schätzwerte äk für die richtigen idealen PAM-Signale a* nur endlich viele verschiedene diskrete Werte annehmen können, ist es möglich, auch die Verzögerungsleitung 10' bis 13' in digitaler Form auszuführen, nämlich durch mehrere parallel digitale Schieberegister zu ersetzen. Beispielsweise können acht verschiedene Amplitudenstufen mit Hilfe dreier paralleler Schieberegister verzögert werden, da sich acht verschiedene Amplitudenstufen durch drei Binärziffern darstellen lassen. Es ist dann, bevor die Multiplikation erfolgt, an jedem Abgriff 90' bis 93' der Verzögerungsleitung eine geeignete Decodierung erforderlich. Diese kann beispielsweise mit Hilfe von Digital-Analog-Wandlern erfolgen.While that shown in FIG. The exemplary embodiment shown in FIG. 3 enables a particularly precise final adjustment of the equalizer. 4 particularly favorably instrumented the embodiment shown. The delay line 29 'can here also be implemented purely digitally, since the sign information so 6k can only assume two different values. Since the estimated values äk for the correct ideal PAM signals a * can only assume a finite number of different discrete values, it is also possible to implement the delay line 10 'to 13' in digital form, namely to replace it with several parallel digital shift registers. For example, eight different amplitude levels can be delayed with the aid of three parallel shift registers, since eight different amplitude levels can be represented by three binary digits. Before the multiplication takes place, a suitable decoding is then required at each tap 90 'to 93' of the delay line. This can be done, for example, with the aid of digital-to-analog converters.

Ein Böispiel für die Decodierung eines vierstufigen PAM-Signak ist in Fig.5 dargestellt die einen Ausschnitt aus einer in digitaler Form realisierten Verzögerungsleitung zeigt Die Verzögerungsleitung besteht aus zwei parallelen Schieberegistern, von denen das eine die Verzögerungsglieder 11" und 12" enthält und das andere die Verzögerungsglieder 11'" und 12'". Die binär codierte Information über die Amplitude des Signals äk kann parallel an den Abgriffen 137' und 137" des Schieberegisters abgenommen werden. Ober die Leitungen 212 und 213 werden zwei konstante Hilfsspannungen U und 2i/ an den Digital-Analog-Wandler gelegt Diese Hilfsspannungen sind für alle Digital-Analog-Wandler in der Schaltung gleichzeitig verwendbar. Sie werden einerseits den Widerständen 203 bzw. 204 direkt und andererseits den WiderständenAn example of the decoding of a four-stage PAM signal is shown in FIG. 5, which shows a section of a delay line implemented in digital form. The delay line consists of two parallel shift registers, one of which contains the delay elements 11 "and 12" and the other the delay elements 11 '"and 12'". The binary-coded information about the amplitude of the signal äk can be picked up in parallel at the taps 137 'and 137 "of the shift register. Two constant auxiliary voltages U and 2i / are applied to the digital-to-analog converter via the lines 212 and 213 Can be used for all digital-to-analog converters in the circuit at the same time They become the resistors 203 and 204 directly on the one hand and the resistors on the other

201 bzw. 202 über Umkehrverstärker 210 bzw. 211 zugeführt Die Widerstände 203 bzw. 204 liegen in Serie mit Schaltern 936 und 937, welche durch die Signale auf den Leitungen 137' bzw. 137" betätigt werden. Wenn auf der Leitung 137' eine Null erscheint, sollen die Schalter 936 bzw. 9I«7 nicht leiten; wenn dagegen eine Eins erscheint, sollen die Schalter 936 bzw. 937 leiten. Die Schalter 936 und 937 sowie die Widerstände 201 und201 and 202 fed via reversing amplifiers 210 and 211, respectively. Resistors 203 and 204 are in series with switches 936 and 937, which are operated by the signals on lines 137 'and 137 ", respectively. If If a zero appears on the line 137 ', the switches 936 or 9I «7 should not conduct; if on the other hand a If one appears, switches 936 and 937 should lead. The switches 936 and 937 and the resistors 201 and

202 sind mit dem invertierenden Eingang 221 eines Operationsverstärkers 222 verbunden, dessen nichtinvertierender Eingang auf Bezugspotential liegt Der Ausgang 223 des Verstärkers 222 ist über den Widerstand 220 auf den invertierenden Eingang 221 rückgekoppelt202 are connected to the inverting input 221 of an operational amplifier 222, its non-inverting The input is at reference potential. The output 223 of the amplifier 222 is via the Resistor 220 fed back to the inverting input 221

Es läßt sich zeigen, daß je nach der Art der an den Punkten 137' und 137" ankommenden Signale, d. h. also je nach der Stellung der Schalter 936 bzw. 937, am Ausgang 223 des Digital-Analog-Wandlers eine Spannung entsteht welche vier verschiedene mögliche Werte annehmen kann. Damit ist also eine Decodierung der parallel über das Schieberegister laufenden Information möglich, und am Punkt 223 steht wieder die analoge Größe äk j zur Verfügung. Diese Größe kann in bereits erläuterter Weise auf den jeweils zugeordneten Multiplizierer und Integrierer gegeben werden. In F i g. 5 ist der gesamte Digital-Analog-Wandler in dem gestrichelt umrahmten Schaltungsabschnitt 300 enthalten. It can be shown that, depending on the type of signals arriving at points 137 'and 137 ", ie depending on the position of switches 936 or 937, four different voltages arise at output 223 of the digital-to-analog converter This means that the information running in parallel via the shift register can be decoded , and the analog variable äk j is again available at point 223. This variable can be given to the respectively assigned multiplier and integrator in the manner already explained. In FIG. 5, the entire digital-to-analog converter is contained in the circuit section 300 framed by a dashed line.

Wie im Zusammenhang mit Fig.4 schon erwähnt, läßt sich die Verzögerungsleitung 10' bis 13' in Form mehrerer digitaler Schieberegister ausführen. Da die Idealsignale äk-, bereits parallel in digitaler Form an den entsprechenden Abgriffen 90' bis 93' des Schieberegisters angeliefert werden, kann auch die Multiplikation mit sgn €k-n in bekannter Weise mit rein digitalen Mitteln vorgenommen werden und ebenso die Integration beispielsweise mit Hilfe eines Zählers. Der in dem Ausführungsbeispiel gemäß F i g. 4 dargestellte Einstellmechanismus für den adaptiven Entzerrer läßt sich also völlig in rein digitaler Form realisieren.As already mentioned in connection with FIG. 4, the delay line 10 'to 13' can be implemented in the form of a plurality of digital shift registers. Since the ideal signals äk-, are already delivered in parallel in digital form to the corresponding taps 90 'to 93' of the shift register, the multiplication with so-called € kn can also be carried out in a known manner using purely digital means, as can the integration, for example with the aid of a Counter. In the exemplary embodiment according to FIG. The adjustment mechanism for the adaptive equalizer shown in FIG. 4 can therefore be implemented entirely in purely digital form.

Die vorstehend beschriebenen Möglichkeiten zur automatischen Einstellung eines Entzerrers für synchrone Datenübertragung weisen gegenüber bekannten Verfahren den Vorteil auf, daß zur Gewinnung des Einstellkriteriums nur Multiplikationen von analogen Größen mit Vorzeichengrößen erforderlich sind. Diese Multiplikationen lassen sich verhältnismäßig einfach und genau durchführen. Ferner läßt sich in der beschriebenen Weise jedes geeignete Verzweigungsnetzwerk, also etwa auch ein kanonisches Verzweigungsnetzwerk mit einer rekursiven Struktur und einer minimalen Anzahl von Verzögerungsgliedern, adaptivThe possibilities described above for the automatic setting of an equalizer for synchronous Compared to known methods, data transmission has the advantage that to obtain the Setting criterion, only multiplications of analog quantities with signed quantities are required. These Multiplications can be carried out relatively easily and precisely. Furthermore, in the described manner any suitable branching network, thus also about a canonical branching network with a recursive structure and a minimum number of delay elements, adaptive

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einstellen. Die genannten Kriterien liefern einen schnelleren und genaueren Endabgleich des Entzerrers als bei Anwendung einer reinen Multiplikation von Vorzeichen zur Gewinnung des Abgleichkriteriums unter der Voraussetzung gleicher, konstanter Integrationszeiten für die Integratoren, da die für die Steuerung der Einstellglieder 50 bis 55 gebildeten Größen jeweils abhängig von der Größe des Fehlers sind. Bei starken Verzerrungen nimmt nämlich der in Gleichung (34) beschriebene Mittelwert des Differentialquotienten einen großen Wert an. Wenn dann durch den automatischen Einstellvorgang die Verzerrungen geringer werden, wird auch dieser Mittelwert kleiner, so daßto adjust. The criteria mentioned provide a faster and more precise final calibration of the equalizer than when using a pure multiplication of signs to obtain the matching criterion assuming the same, constant integration times for the integrators, as those for the control the sizes formed by the setting members 50 to 55 are each dependent on the size of the error. With strong ones The mean value of the differential quotient described in equation (34) takes namely distortion of great value. If then the distortion is less due to the automatic adjustment process become, this mean value also becomes smaller, so that

sich ein schneller Grobabgleich und ein um so genauerer Feiuabgleich ergibt Entsprechendes gilt auch für das in Gleichung (23) bzw. Gleichung (27) abgeleitete EinsteU-kriterium, da 4ie Verzerrungen um so kleiner sind, je kleiner die Amplituden der unerwünschten Überschwinger Ahj sind. Die Verwendung dieses Einstellkntenums hat zudem noch den Vorteil daß mit verbessertem Abgleich der Fehler selbst gegen NuU geht, so daß in Gleichung (27) jedes Summenglied einzeln gegen Null geht, was einen genauen Endabgleich des Entzerrers ermöglicht, ohne daß große Anforderungen an die Genauigkeit der Instrumentierung des Einstellmechanismus gestellt werden müssen.a quicker coarse adjustment and a more precise adjustment result. The same applies to the adjustment criterion derived in equation (23) or equation (27), since the distortions are smaller, the smaller the amplitudes of the unwanted overshoots Ahj are. The use of this setting also has the advantage that, with improved adjustment, the error itself tends towards NuU, so that in equation (27) each summation element individually tends to zero, which enables an exact final adjustment of the equalizer without placing great demands on the accuracy of the Instrumentation of the adjustment mechanism must be provided.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

609 528/200609 528/200

Claims

Patent claims:

** 1. Adaptive equalizer for equalization of multi-level PAM data signals, consisting of a branching network S, the delay elements, summers and contains controlled setting members, and at the output of which a decision circuit is connected downstream is, the input and output of which are fed to the inputs of a differential amplifier are, characterized in that the output (8) of the differential amplifier (7) a Delay line (29) is connected downstream, the output (36) of which with the first inputs (38) connect several multipliers is that the Output (6) of the decision circuit (5) via a sign evaluator (80) with a digital one Shift register (OK to 13) is connected to the taps (90 to 94) at intervals corresponding to one Delay time Γ has that these taps (90 to 94) with the second inputs (95 to 99) of the Multipliers are connected, that each multiplier is followed by an integrator, and that the Output of each integrator (60 to 65) with an adjustment element (50 to 55) assigned to it Branch network is connected (F i g. 2,3).

2. Adaptive equalizer according to claim 1, characterized in that the output (36) of the delay line (29) on the one hand directly and on the other hand via an inverting amplifier (28) with the first Inputs (38,38 ') of the multiplier is connected

3. Adaptive equalizer for equalizing multi-level PAM data signals, consisting of a branching network which contains delay elements, summers and controlled setting elements and at the output of which a decision circuit is connected downstream, the input and output of which is fed to the inputs of a differential amplifier, characterized in that the output (8 ) the differential amplifier (7) is followed by a sign evaluator (80 '), the output of which is connected to the input of a digital shift register (29') so that the output (6) of the decision circuit (5) is connected to a delay line (10 'to 13') is connected, the taps (90 'to 93') at intervals corresponding to a delay time T , that these taps (90 'to 93') are connected to the first inputs (135 to 138) of several multipliers, that the output of the shift register (29 ') is connected to the second inputs (36') of the multiplier, so that each multiplier has an integrator is connected downstream, and that the output of each integrator (60 to 65) is connected to an adjustment element (50 to 55) of the branching network assigned to it (FIG. 1.4). _S5

4. Adaptive equalizer according to claim 3, characterized in that each of the taps (135 to 138) of the second shift register (10 'to 13') on the one hand directly (138) and on the other hand via an inverting amplifier (28 ') are connected to the first inputs of the multipliers (Fig. 1,4).

5. Adaptive equalizer according to claim 3 or 4, characterized in that the delay line (10 'to 13') from several digital shift registers (H ", 11 '", 12 ", 12'") in connection with There is digital-to-analog converters (300).

6. Adaptive equalizer according to claim 3, characterized in that the delay line consists of several digital shift registers and that the multiplication and integration in pure digital circuits are carried out (F i g. 2,3).