DE2001662C3

DE2001662C3 - Digital phase and frequency control

Info

Publication number: DE2001662C3
Application number: DE19702001662
Authority: DE
Inventors: Robert Fred Longmont; Crumb Dana Freeman Lyons; CoI. Heidecker (V.StA.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1969-01-15
Filing date: 1970-01-15
Publication date: 1977-11-17

Description

Die vorliegende Erfindung betrifft eine digitale Phasen- und Frequenz-Regeleinrichtung zur Synchronisierung von Datenempfängern mit deren Eingangs-Daten veränderlicher Wiederholungsfrequenz, vorzugsweise zur Synchronisierung der Taktimpulse von Verarbeitungsanlagen für Magnetaufzeichnungs-Daten mit den von Magnetbändern mit schwankender Geschwindigkeit abgefühlten Datenimpulsen.The present invention relates to a digital phase and frequency control device for synchronization of data receivers with their input data of variable repetition frequency, preferably for synchronizing the clock pulses of processing systems for magnetic recording data with the data pulses sensed by magnetic tapes at varying speeds.

Bekannt sind analog arbeitende Einrichtungen zur Regelung der Taktfrequenz in Datenverarbeitungsanlagen der genannten Art. Die analoge Arbeitsweise hat den Nachteil einer langen Regelzeit von z. B. etwa 20 Daienimpuls-Perioden bei einer Abweichung von 20% der Datenimpulsfrequenz von der Taktfrequenz. Außerdem sind die Einrichtungen zur Erzeugung der analogen Fehlersignale schmalbandig und verhältnismäßig unstabil und erfordern meist mehrere Handeinstellungen.Analog devices for regulating the clock frequency in data processing systems are known of the type mentioned. The analog mode of operation has the disadvantage of a long control time of z. B. about 20 Daienimpuls-periods with a deviation of 20% of the data impulse frequency from the clock frequency. Besides that the devices for generating the analog error signals are narrow-band and relatively unstable and usually require several manual adjustments.

Für Datenverarbeitungsanlagen der eingangs genannten Art wurde auch bereits z. B. durch das US-Patent 31 42 802, eine digital arbeitende Regeleinrichtung für die Taktfrequenz und die Taktphase vorgeschlagen, bei der die Taktperiode durch einen von Oszillatorimpulsen gespeisten Binärzähler (in Verbindung mit einem Schalterkreis) vorbestimmt wird, jede durch einen binären Datenimpuls 1 begrenzte Datenimpuls-Periode wird mit der Taktperiode des Binärzählers verglichen mittels eines umsteuerbaren Zählers, der die positive oder negative Perioden-Differenz digital als Phasenfehler ermittelt. Dieser digitale Phasenfehler wird durch einen Digital/Analog-Wandler in eine Analogspannung verwandelt. Diese wird dann zur Frequenzregelung des den Binärzähler speisenden Oszillators und somit zur zeitlichen Änderung der vom Binärzähler abgezählten Taktpe-iode, d. h. zur Synchronisierung von Takt- und Datenimpuls-Frequenz benutzt. Darüber hinaus wird jeder auftretende binäre Datenimpuls 1 zur sofortigen Phasen-Synchronisierung der Taktimpulse herangezogen, indem er zugleich als Löschimpuls für den Binärzähler benutzt wird und somit bei seinem Beginn den gleichzeitigen Anfang einer neuen Taktperiode erzwingt.For data processing systems of the type mentioned above, z. B. by the US Pat. No. 3,142,802, a digitally operating control device for the clock frequency and the clock phase proposed, in which the clock period is determined by a binary counter fed by oscillator pulses (in conjunction with a switch circuit), each data pulse period limited by a binary data pulse 1 is compared with the clock period of the binary counter by means of a reversible counter that the positive or negative period difference digitally determined as a phase error. This digital phase error is converted into an analog voltage by a digital / analog converter. This then becomes the Frequency control of the oscillator feeding the binary counter and thus for changing the time from Binary counter counted clock pulse, d. H. used to synchronize clock and data pulse frequency. In addition, every occurring binary data pulse 1 is used for the immediate phase synchronization of the Clock pulses are used by simultaneously using it as a clear pulse for the binary counter and thus at its beginning forces the simultaneous start of a new clock period.

Der erfindungsgemäßen Regeleinrichtung liegt ebenfalls die Aufgabe zugrunde, die Nachteile der analogen Regeleinrichtungen durch eine digital arbeitende Regeleinrichtung zu vermeiden, insbesondere die Regelzeit auf möglichst nur eine Datenimpulsperiode herabzusetzen.The control device according to the invention is also based on the task of addressing the disadvantages of the analog To avoid control devices by a digitally operating control device, in particular the Reduce control time to only one data pulse period if possible.

Diese Aufgabe wird bei einer digitalen Phasen- und Frequenz-Regeleinrichtung zur Synchronisierung der Taktimpulse von Datenempfängern mit deren Eingangs-Datenimpulscn veränderlicher Wiederholungsfrequenz, bei der: die Taktperiode durch einen von Impulsen eines Oszillators gespeisten Zählervorbestimmt wird, jede durch einen Datenimpuls begrenzte Datenimpuis-Periode mit der Taktpericde des Zählers verglichen und entsprechend dem Differenzvorzeichen ein Phasenfehler summiert wird mittels eines Phasenvergleichers, der digitale Phasenfehler mittels eines Ausweriers in eine Frequenzkorrektur-Analogspan-This task is used in a digital phase and frequency control device to synchronize the Clock pulses from data receivers with their input data pulses variable repetition frequency at which: the clock period is predetermined by a counter fed by pulses from an oscillator is, each data pulse period limited by a data pulse with the clock period of the counter compared and a phase error is summed up according to the sign of the difference by means of a phase comparator, the digital phase error by means of an evaluation into a frequency correction analog span

iung umgewandelt wird, durch welche die Oszillatorfre- :juenz und somit auch die Taktfrequenz des von ihr gespeisten Zählers geregelt, d.h. leiztere mit der Datenimpulsfrequenz frequenzsyne'ironisiert wird und gleichzeitig der Anfangspunkt der Taktperiode mit dem Daicnimpuls zwangsweise phasensynchronisiert wird mittels Zählerlöschung durch den Dalenimpuls dadurch gelöst, daß der vom Oszillator gespeiste Zähler (Bezugszähler) ein Binärzähler mit einer um einen Nennwert (von z. B. 57) veränderbaren Zählperiodenlänge ist, der von einem größten Zählwert (von z. B. 63) auf einen veränderbaren Anfangs-Zählwert (z. B. zwischen 0 und 14) rückstellbar ist und der bei einem, vorzugsweise mittleren Zählwert (von z. B. 32) oder mehreren Zählwerten einen Taktimpuls erzeugt, der ,5 Phasenvergleicher aus der Lage des bei einem Datenimpuls erreichten Zählwertes des Bezugszählers zum minieren Zählwert (z. B. 32) das Vorzeichen der Zählwert-Differenz, d. h. des Phasenfehlers, bestimmt und die zugeordnete von zwei UN D-Schaltungen für die _Μ Übertragung des digitalen Phasenfehlers in den Fehlerzähler eines Parallel/Seric-Umsetzers oder direkt in den Auswerter wirksam macht, der Auswerter die positiven und negativen binären Phasenfehler entweder (z.B. mittels UND-Kreisen) getrennt in Serienform in einen Plus- bzw. Minus-Phasenfehler-Zähler oder gemeinsam in Parallelform in einen einzigen Volladdierer mit Fehlerregister überträgt, dort summiert und bei verschiedenen, mittels Grenzwertvergleichern vorbestimmten Phasenfehier-Summenwerten getrennten _w Phasen- und Frequenz-Korrekturimpulse mit doppellen Vorzeichen erzeugt, ein dem Auswerter nachgeschalteter Frequcnz-lniegrierer, vorzugsweise in Form eines binären Vorwärts-Rückwäris-Zählers, die Frequenz-Korrekturimpulse beiderlei Vorzeichens summiert und daß der Summenwerl beim Erreichen des größten Zählwertes (z. B. 63) des Bezugszählers in letzteren übertragen wird und dessen Anfangs-Zählwert bestimmt, wodurch seine Zählperiodenlänge korrigiert und die Taktimpulse mit den Datenimpulsen frequenz- ^₀ synchronisiert werden, die vom Auswerter erzeugten Phasen-Korrekturimpulse beiderlei Vorzeichens direkt dem Bezugszähler zugeführt sverden und durch entsprechende Verlängerung oder Verkürzung seiner Zählperiodenlänge die Phase der Taktimpulse derjeni- ^₅ gen der Datenimpulse angleichen.by which the oscillator frequency and thus also the clock frequency of the counter fed by it is regulated, i.e. it is less frequency-synchronized with the data pulse frequency and at the same time the starting point of the clock period is forcibly phase-synchronized with the daicn impulse by means of counter deletion by the dalen impulse solved that the counter (reference counter) fed by the oscillator is a binary counter with a counting period length that can be changed by a nominal value (of e.g. 57), which goes from a largest count (of e.g. 63) to a changeable initial count ( e.g. between 0 and 14) and which generates a clock pulse for one, preferably middle count (of e.g. 32) or several counts, the phase comparator from the position of the count of the reference counter reached with a data pulse minimize count value (e.g. 32) determines the sign of the count value difference, ie the phase error, and the associated vo n two UN makes D circuits for _Μ transmission of the digital phase error in the error counter of a parallel / Seric converter or directly to the evaluator effective, the evaluator the positive and negative binary phase error either (eg by means of AND circuits) isolated in serial form in a plus or minus phase error counters or transmits together in parallel form into a single full adder with error register, generates separate there summed and at different predetermined by Grenzwertvergleichern Phasenfehier sum values _w phase and frequency correction pulses with doppellen sign, a the evaluator Downstream frequency integrator, preferably in the form of a binary up / down counter, which adds up the frequency correction pulses with both signs and that the sum value when the largest count value is reached (e.g. B. 63) of the reference counter is transferred to the latter and its initial count is determined, whereby its counting period is corrected and the clock pulses _{are synchronized with the data pulses frequency ^ 0} , the phase correction pulses generated by the evaluator of both signs are fed directly to the reference counter and through corresponding lengthening or shortening its Zählperiodenlänge the phase of the clock pulses derjeni- ^ ₅ align gen of the data pulses.

Nachstehend werden zwei Ausführungsbeispiele der erfindungsgemäßen Regeleinrichtung anhand von Zeichnungen genauer beschrieben. Von letzteren istTwo exemplary embodiments of the control device according to the invention are described below with reference to FIG Drawings described in more detail. From the latter is

Fig. 1 Prinzip-Blockschallbild eines Ausführungsbeispiels der digitalen Phasen- und Frequenz-Regeleinrichtung, bei dem die Frequenz- und Phasenkorrektur auf den Bezugszähler 12 wirkt,Fig. 1 Principle block diagram of an embodiment the digital phase and frequency control device, in which the frequency and phase correction on the reference counter 12 acts,

Fi g. 2 Prinzip-Blockschaltbild eines anderen Ausführungsbeispiels, bei dem die Frequenzkorrektur auf den Steueroszillalor 36 und die Phasenkorrektur auf den Bezugszähler 12 wirkt,Fi g. 2 Principle block diagram of another embodiment, in which the frequency correction on the control oscillator 36 and the phase correction on the Reference counter 12 acts,

Fig.3 ausführliches Blockschaltbild einer digitalen Phasen- und Frequenz-Regeleinrichtung, die nur Binärzählcr enthält,Fig.3 detailed block diagram of a digital Phase and frequency control device that only use binary counters contains,

Fig.4 ausführliches Blockschaltbild einer anderen Regeleinrichtung,die Binärzähler und Addierer enthält,Fig.4 detailed block diagram of another Control device containing binary counters and adders,

Fig. 5 Prinzip-Blockschaltbild des digitalen Ausweriers 24 nach F i g. !,5 shows the principle block diagram of the digital evaluator 24 according to FIG. !,

Fig.6 Blockschaltbild eines Auswerters in Formes eines binären Addierers undFig. 6 Block diagram of an evaluator in the form a binary adder and

Fig. 7 Blockschaltbild eines Auswerters in Form eines binären Zählers.7 is a block diagram of an evaluator in the form of a binary counter.

Fig. 1 zeigt ein Prinzip-Blockschaiibild .!er erfindungsgemäßen digitalen Phasen- und Frequenz-Regeleinrichtung. Sie hat die Aufgabe, Ausgangsimpulse zu erzeugen, die nur eine minimale durchschnittliche Phasendifferenz gegenüber Eingangsimpulsen aufweisen. Die Eingangssignale sowie die Ausgangssignalc sind somit ein Zug von Datenimpulsen. Wenn die Regclt-inrichtung beispielsweise zum Lesen von auf Magnetband aufgezeichneten Informationen benutzt wird, sind die Eingangssignale die Spitzen der vom Band gelesenen Datenimpulse.1 shows a principle block diagram. He according to the invention digital phase and frequency control device. Its job is to generate output impulses that have only a minimal average phase difference from input pulses. The input signals as well as the output signals are thus a train of data pulses. If the Regclt device, for example, to read on When the information recorded on magnetic tape is used, the input signals are the peaks of the information recorded from the tape read data pulses.

Die fünf Hauptbestandteile der Regeleinrichtung sind folgende: Ein Steueroszillator 10 schaltet über die Leitung 14 einen Bezugszähler 12 stetig fort. Der Bezugszähler 12 liefert bei einem vorbestimmten Zahlenwert einen Ausgangsimpuls auf die Leitung 16 und überträgt außerdem seinen momentanen Zahlenwert über Leitung 18 in einen Phasenvergleicher 20 jedesmal, wenn ein zu verarbeitender Datenimpuis auf der Eingangsleitung 22 erscheint. Das Phasenfehler-Ausgangssignal des Phasenvergleichers 20 wird über die Leitung 26 auf den Auswerter 24 gegeben. Der Auswerter 24 erzeugt Phasenkorrekturimpulse, die er über die Leitung 28 direkt dem Bezugszähler 12 zuführt. Der Auswerter 24 liefert außerdem über Leitung 30 Frequenzkorrekturimpulse an den Frequenz-Integrierkreis 32, der sie in ein Frequenz-Korrektursignal umwandelt. Dieses steuert über die Leitung 34 die Zählperiodenlänge des Bezugszählcrs 12 und somit die Frequenz seiner Ausgangsimpulse.The five main components of the control system are the following: A control oscillator 10 continuously advances a reference counter 12 via line 14. the Reference counter 12 supplies an output pulse on line 16 when a predetermined numerical value is reached and also transmits its current numerical value via line 18 to a phase comparator 20 every time a data pulse to be processed is on the input line 22 appears. The phase error output signal of the phase comparator 20 is via the Line 26 is given to the evaluator 24. The evaluator 24 generates phase correction pulses that he directly to the reference counter 12 via the line 28. The evaluator 24 also delivers via line 30 Frequency correction pulses to the frequency integrating circuit 32, which converts them into a frequency correction signal converts. This controls the counting period length of the reference counter 12 and thus the Frequency of its output pulses.

Der Steueroszillator 10 schwingt mit einer Frequenz, die ein Vielfaches der Frequenz der Eingangssignale ist. Das Verhältnis beider Frequenzen ist ein Maß für das digitale Auflösungsvermögen der Regeleinrichtung.The control oscillator 10 oscillates at a frequency which is a multiple of the frequency of the input signals. The ratio of both frequencies is a measure of that digital resolution of the control device.

Der Bezugszähler 12 ist der eigentliche, auf Phasen- und Frequenz-Synchronismus mit den Eingangs-Datenimpulsen schwankender Frequenz geregelte Zeitgeber der Regeleinrichtung. Sein Zählwert wird durch den Steueroszillator 10; 36 fortgeschaltet. Er hat eine vorbestimmte Nenn-Zählperiodeniänge von z. B. 25 Oszillatorimpulsen. Diese Nenn-Periodcnlänge kann jedoch innerhalb bestimmter Grenzen z. B. zwischen Impulszahlen von 18 bis 32 variiert werden. Der Bezugszähler 12 hat demnach eine veränderliche Zählperiodenlänge. Bei einem vorbestimmten Zählwert des Bezugszählers 12, der normalerweise in der Mitic der Nenn-Zählperiodenlänge festgelegt ist, erzeugt der Bezugszähler 12 einen Ausgangsimpuls auf der Leitung 16. Der Bezugszähler dient außerdem als Zeitgeber für die Messung des Phasenfehlers zwischen den Eingangsund den Ausgangsimpulsen. Sobald ein Eingangsimpuls auf der Leitung 22 erscheint, wird der momentane Zählwert des Bezugszählers mit dem vorbestimmten, den Ausgangsimpuls auf der Leitung 16 auslösenden Zählwert im Phasenvergleicher 20 verglichen. Das Ausgangssignal des letzteren auf Leitung 26 entsprich! der Differenz beider Zählwerte und somit dem Phasenfehler zwischen beiden Impulsen.The reference counter 12 is the actual phase and frequency synchronism with the input data pulses fluctuating frequency controlled timer of the control device. Its count is determined by the Control oscillator 10; 36 advanced. It has a predetermined nominal counting period length of e.g. B. 25 Oscillator pulses. This nominal period length can, however, within certain limits, for. B. between Pulse numbers can be varied from 18 to 32. The reference counter 12 accordingly has a variable one Counting period length. At a predetermined count of the reference counter 12, which is normally in the Mitic the nominal counting period length is set, the Reference counter 12 has an output pulse on line 16. The reference counter also serves as a timer for the measurement of the phase error between the input and output pulses. As soon as an input pulse appears on the line 22, the current count of the reference counter with the predetermined, the count value triggering the output pulse on the line 16 is compared in the phase comparator 20. The Output signal of the latter on line 26 corresponds! the difference between the two counts and thus the Phase error between the two pulses.

Der Zählwert-Vergleich durch den Phasenvergleicher 20 kann auf verschiedene bekannte Arten erfolgen; am einfachsten wird der Phasenfehler jedoch im Zeitpunkt eines Eingangssignals direkt vom Bezugszählcr 12 abgelesen. Zu diesem Zweck wird dem Bezugszähler eine mittlere Zahl für einen Phasenfehlerwert 0 alsThe count comparison by the phase comparator 20 can take place in various known ways; at the However, the simplest is the phase error at the time of an input signal directly from the reference counter 12 read. To this end, an average number for a phase error value of 0 is assigned to the reference counter

Bczugszahl zugeordnet, z. B. 16. Wenn der Eingangs puls erscheint und die Zahl im Bezugszähler kleiner als 16 ist, ist der Phasenfehler die Größe der Zahlendifferenz und wird mit einem negativen VorzeichenReference number assigned, e.g. B. 16. When the entrance pulse appears and the number in the reference counter is less than 16, the phase error is the size of the number difference and is given a negative sign

angegeben. Wenn die Zahl zum Zeitpunkt des Eingangsimpulses größer als 16 ist, ist der Fehler wieder die Größe der Zahlendiffcrenz, wird jetzt jedoch mit einem positiven Vorzeichen angegeben. Aul jeden Fall wird die Größe des festgestellten Phasenfchlcrs mit dem zugehörigen Vor/eichen über die Leitung 26 auf den Sammler des Auswerters 24 übertragen.specified. If the number is greater than 16 at the time of the input pulse, the error is again the size of the number difference, however, is now with indicated with a positive sign. In any case, the size of the phase area determined with the The associated calibration / calibration is transmitted to the collector of the evaluator 24 via the line 26.

Die Aufgabe des Auswerters 24 ist die Bewertung der in seinem Sammler vorzeichenrichtig aufaddierten Phasenfehler und die entsprechende Erzeugung der gewünschten richtigen Phasen- und Frequenz-Korrektursignale. Diese Bewertung besteht in der Bestimmung, wie oft und zu welchen Zeitpunkten die aufaddierten Phasenfehler zur Einleitung der Korrekturen benutzt werden. Beispielsweise kann eine erforderliche Phasenkorrektur von vier Zähleinheiten des Bezugszählers 12 entweder auf einmal, d. h. in einer einzigen Datensignal- bzw. Zählperiode, durchgeführt werden oder über vier Perioden verteilt mit je einer Korrektur von nur einer Zähleinheit. Bei normaler Arbeitsweise werden die Phasenkorrekturen relativ schnell durchgeführt, während die Frequenzkorrekturen erst nach einer Anzahl von Phasenkorrekturen ausgeführt werden. Jedoch muß diese allgemeine Arbeitsweise in bestimmten Fällen geändert werden, z. B. sollten während der Synchronisierung die Frequenzkorrekturen sehr schnell erfolgen.The task of the evaluator 24 is to evaluate the values that have been added up with the correct sign in his collector Phase errors and the corresponding generation of the desired correct phase and frequency correction signals. This evaluation consists in determining how often and at what times the totaled Phase errors are used to initiate the corrections. For example, a required phase correction four counts of the reference counter 12 either at once, i.e. H. in a single data signal or counting period, or spread over four periods, each with a correction of only one Counting unit. During normal operation, the phase corrections are carried out relatively quickly the frequency corrections are only carried out after a number of phase corrections. However, must this general working method may be changed in certain cases, e.g. B. Should be during synchronization the frequency corrections are made very quickly.

Der Auswerter 24 addiert daher in seinem Sammler die von Phasenvergleicher 20 ermittelten Phasenfehler vorzeichenrichtig auf, was entweder mittels Binärzähler oder binären Addierern erfolgen kann. Die Resultatwerte können entweder durch UND-Entschlüßlerkreise oder durch Grenzwert-Entschlüßlerkreise überwacht werden. Durch Veränderung derjenigen Resultatwerte, bei denen dann die Phasen- und Frequenz-Korrekturimpulse erz.eugt werden, ist die Bewertung der Phasenfehler durch den Auswerter 24 variierbar. Dadurch wird die Reaktion des Ausgangsimpulses des Bezugszählers 12 auf den Daten-Eingangsimpuls gesteuert, da ja die Zeit zur Durchführung der Phasen- und Frequenzkorrekturen geändert wird. Durch Steuerung derjenigen Phasenfehler-Summenwerte, welche die Phasen- und Frequenz-Korrekturimpulse auslösen, können die Korrekturen der Ausgangsimpulse zu Funktionen des augenblicklich ermittelten Phasenfehlers oder der Phasenfehlersumme oder irgendeiner äußeren Steuerung gemacht werden.The evaluator 24 therefore adds the phase errors determined by the phase comparator 20 in its collector with the correct sign, which can be done either by means of binary counters or binary adders. The result values can either through AND decoder circles or monitored by limit value decoder groups. By changing those result values At which the phase and frequency correction pulses are generated, is the evaluation of the phase errors can be varied by the evaluator 24. Thereby the reaction of the output pulse of the reference counter 12 controlled on the data input pulse, since the time to carry out the phase and frequency corrections will be changed. By controlling those phase error sum values which the phase and Triggering frequency correction pulses, the corrections of the output pulses can become functions of the instantaneously determined phase error or the phase error sum or some external control be made.

Der Frequenzintegrierkreis 32 integriert alle Frequenzkorrekturimpulse auf der Leitung 30 und liefert über die Ausgangsleitung 34 eine Frequenz-Bezugsspannung in der Form einer mehrstelligen binären Zahl, die zum Regeln der Ausgangssignal-Frequenz durch Veränderung der Zählperiodenlänge des Bezugszählers 12 benutzt wird. Der Frequenzintegrierer 32 kann in einer von zwei Arten oder einer Kombination derselben gebaut sein. Am zweckmäßigsten ist ein Vorwärts-Rückwärls-Binärzähler, jedoch kann der Integrierer auch als Addierer gebaut sein.The frequency integrating circuit 32 integrates all frequency correction pulses on line 30 and provides a frequency reference voltage via output line 34 in the form of a multi-digit binary number that is used to regulate the output signal frequency Change of the counting period length of the reference counter 12 is used. The frequency integrator 32 can in one of two types or a combination thereof. A forward-backward binary counter is most useful, however, the integrator can also be built as an adder.

Nur der Steueroszillator 10 unc der Bezugszähler 12 arbeiten kontinuierlich. Alle anderen Bauteile arbeiten erst nach Auftreten eines Eingangsimpulses. Daher erfordert der Bezugszähler die schnellste digitale Schaltung, während die anderen Funktionen im allgemeinen von langsameren Schaltungen übernommen werden können.Only the control oscillator 10 and the reference counter 12 operate continuously. All other components work only after an input pulse has occurred. Therefore, the reference meter requires the fastest digital Circuit, while the other functions are generally taken over by slower circuits can be.

Phasen- und Frequenzkorrekturen werden folgendermaßen durchgeführt. Der Phasenvergleicher 20 vergleicht den im Zeitpunkt eines Eingangsimpulses auf der Leitung 22 vorhandenen Zahlenwert des Bezugszählers 12 mit dem vorbestimmten Zählwert, der zur Auslösung eines Aiisgangs-Taktimpulses festgesetzt wurde. Die Zahlcridiffcrenz ist der Phasenfehler, der mit dem zugehörigen Vorzeichen über die Leitung 26 in den Auswerter 24 übertragen wird. Der Auswerter 24 sammelt und bewertet den Phasenfehler und liefert dementsprechend über Leitung 28 Phasenkorrekturimpulse und über Leitung 30 Frequenzkorrekturimpulse zur Verkleinerung der Phasen- und FrequenzdifferenzPhase and frequency corrections are made as follows. The phase comparator 20 compares the numerical value of the reference counter present at the time of an input pulse on line 22 12 with the predetermined count value that was set to trigger an output clock pulse. the Number difference is the phase error associated with the associated sign is transmitted via the line 26 to the evaluator 24. The evaluator 24 collects and evaluates the phase error and accordingly delivers phase correction pulses via line 28 and frequency correction pulses via line 30 to reduce the phase and frequency difference

ίο zwischen dem Eingangs- und Ausgangsimpuls. Der Frequenzintegrierer 32 integriert die Frequenz-Korrekturimpulse und steuert mit seinem Frequenzbezugssignal über die Leitung 34 die Zählperiodenlänge des Bezugszählers 12 und somit zugleich die Frequenz derίο between the input and output pulse. the Frequency integrator 32 integrates the frequency correction pulses and controls with its frequency reference signal the counting period length of the reference counter 12 and thus at the same time the frequency of the

ij Ausgangs-Taktimpulse. Die Phasenkorrekturimpulse veranlassen den Bezugszähler, seine augenblickliche Zählperiodenlänge um eine entsprechende Anzahl von Zählschritten zu verkürzen oder zu verlängern und dadurch der augenblicklichen Datenimpulsperiode an-ij output clock pulses. The phase correction pulses cause the reference counter to be its instantaneous Shorten or lengthen the length of the counting period by a corresponding number of counting steps and thereby the current data pulse period

» zupassen." to fit.

Bei der Phasen- und Frequenzregelung kann die Anfangssynchronisation auf folgende Weise schon in der Zeit von nur einer Datenimpulsperiode erfolgen. Der Bezugszähler 12 wird auf seinen vorbestimmtenWith phase and frequency control, the initial synchronization can already be carried out in the following way the time of only one data pulse period. The reference counter 12 is at its predetermined

*3 mittleren Zählwert, z. B. 16, zurückgestellt, bei dem ein Ausgangs-Taktimpuls erzeugt wird. Der Frequenzintegrierer 32 wird auf seinen Mittelwert zurückgestellt, der die Nennfrequenz darstellt, und der Sammler des Auswerters 24 wird auf Null zurückgestellt. Wenn der erste Eingangsdatenimpuls ankommt, beginnt der Bezugszähler 12 mit einer Geschwindigkeit zu zählen, die vom Steueroszillator 10 bestimmt wird, bis der zweite Eingangsdatenimpuls erscheint. Zu diesem Zeitpunkt wird der Phasenfehler aus dem Bezugszähler ausgelesen und im Frequenzintegrierer 32 addiert und dadurch der Frequenz-Bezugswert auf der Leitung 34 geändert, wodurch die Zählperiodenlänge des Bezugszählers 12 geändert und somit die Ausgangsimpulsfrequenz mit der Eingangsimpulsfrequenz synchronisiert wird. Der Bezugszähler 12 wird auf seinen Mittelwert zurückgestellt und läuft jetzt in Phase mit dem Eingangsinipuls und ungefähr auf derselben Frequenz Die schnelle Synchronisierung der Regeleinrichtung wird also kurz gesagt dadurch erreicht, daß der zwischen den beiden ersten Dateneingangsimpulsen festgestellte Phasenfehler zur Frequenzkorrektur benutzt und diese sofort eingeleitet wird.* 3 middle count, e.g. B. 16, postponed in which a Output clock pulse is generated. The frequency integrator 32 is reset to its mean value, the represents the nominal frequency, and the collector of the evaluator 24 is reset to zero. If the the first input data pulse arrives, the reference counter 12 begins to count at a rate which is determined by the control oscillator 10 until the second input data pulse appears. To this Time the phase error is read out from the reference counter and added in the frequency integrator 32 and as a result, the frequency reference value on the line 34 is changed, whereby the counting period length of the reference counter 12 is changed and thus the output pulse frequency is synchronized with the input pulse frequency. The reference counter 12 is set to its mean value is reset and is now running in phase with the input pulse and at approximately the same frequency In short, the rapid synchronization of the control device is achieved in that the phase errors detected between the first two data input pulses are used for frequency correction and this is initiated immediately.

Im Normalbetrieb der Regeleinrichtung wird füi jeden Eingangsimpuls nur ein Ausgangsimpuls erzeugt Dieses Ausgangssignal wird eingeleitet, wenn die Zah im Bezugszähler 12 den vorbestimmten Zählwer erreicht, der normalerweise in der Mitte der Zählpcri odenlänge des Bezugszählers liegt. Es können jedoch auch bei verschiedenen Zählwerten des Bezugszählcr nacheinander mehrere Ausgangs-Taktimpulse erzeug und über eine ODER-Schalfng auf der gemeinsamei Ausgangsleitung 16 zusammengeführt werden. Dii Regelschaltung kann also in jeder Periode auch mehren Taktimpulse mit gleicher Frequenz aber verschiedene Phasenlage liefern.During normal operation of the control device, only one output pulse is generated for each input pulse This output signal is initiated when the number in the reference counter 12 has reached the predetermined counter reached, which is normally in the middle of the counter length of the reference counter. It can, however Generate several output clock pulses one after the other even with different count values of the reference counter and via an OR circuit on the common egg Output line 16 are merged. The control circuit can also increase in each period Deliver clock pulses with the same frequency but different phase positions.

Fig. 2 zeigt ein weiteres Ausführungsbeispiel de erfindungsEcmäßen Regeleinrichtung, da der Anord nung nach Fig. 1 weitgehend entspricht mit de Ausnahme, daß hier der Steueroszillator 36 eine durc Spannungssteuerung um einige Prozent nach oben odc unten veränderbare Frequenz hat. Die Regelspannun für die Oszillatorfrequenz wird gewonnen aus dem vor Frequenzintegrierer 32 über Leitung 38 gelieferteFig. 2 shows a further embodiment de control device according to the invention, since the arrangement according to FIG. 1 largely corresponds to de Exception that here the control oscillator 36 is a voltage control by a few percent up odc below has changeable frequency. The control voltage for the oscillator frequency is obtained from the before Frequency integrator 32 supplied via line 38

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digitalen Frequenzbezugssignal, das durch einen üblichen Digilal/Analog-Umsctzer in die analoge Steuerspannung verwandelt wird. Das Frequenzbezugssignal des Frequenzintegrierers 32 steuert also jetzt die Frequenz des Oszillators 36 und dadurch die Frequenz der Ausgangsimpulse des von ihm gespeisten Bezugszählers 12, statt wie in Fig. 1 direkt dessen Zählperiodenlänge. Bei diesem Ausführungsbeispiel braucht daher der Bezugszähler 12 keine variable Zählperiodenlänge zu haben. Im übrigen stimmt die Arbeitsweise beider Ausführungsbeispiele überein.digital frequency reference signal that is converted into the analog control voltage by a standard Digilal / analog converter is transformed. The frequency reference signal of the frequency integrator 32 now controls the Frequency of the oscillator 36 and thereby the frequency of the output pulses of the reference counter 12 fed by it, instead of its counting period length directly as in FIG. 1. In this embodiment, therefore, the reference counter 12 does not need a variable counting period length to have. Otherwise, the mode of operation of the two exemplary embodiments is the same.

Der Steueroszillator mit veränderlicher Frequenz bietet Vorteile in Systemen, in denen verschiedene Regeleinrichtungen mit ungefähr derselben Frequenz parallel arbeiten. In diesem Fall kann derselbe Oszillator alle parallelen Regeleinrichtungen sowie gegebenenfalls weitere Schaltungsteile speisen. Der Hauptoszillator, der mit mehr als einer Regeleinrichtung zusammen arbeitende Steueroszillator mit veränderlicher Frequenz erfordert jedoch ungefähr gleiche Datenimpulsfrequenzen. Diese Forderung gilt jedoch für Regeleinrichtungen mit einem Steucroszillator konstanter Frequenz nicht.The variable frequency control oscillator has advantages in systems where various Control devices operate in parallel at approximately the same frequency. In this case, the same oscillator can feed all parallel control devices and possibly other circuit components. The main oscillator, the variable frequency control oscillator that works with more than one control device however, requires approximately equal data pulse rates. However, this requirement applies to control equipment with a control oscillator of constant frequency not.

Fig.3 zeigt ein ausführlicheres Blockschaltbild der Regeleinrichtung nach Fig. 1, und zwar eine nur mit Binärzählern arbeitende Ausführung. Sie arbeitet folgendermaßen. Der Stcueroszillator 50 schwingt mit einer konstanten Frequenz, die /(-mal so hoch ist wie die Eingangsimpulsfrequenz und schaltet den mit veränderlicher Zählperiodenlänge arbeitenden Bezugszähler 52 weiter. Dessen Zählperiodenlänge wurde in diesem Ausführungsbeispiel auf einen Nenn-Zählwert 57 und der einen Taktimpuls auslösende mittlere Zählwert auf 32 festgelegt. Wenn daher ein Eingangsimpuls in dem Zeitpunkt eintritt, in dem der Bezugszähler 52 auf 32 steht, so beträgt der Phasenfehler Null. Der Bezugszähler 52 besteht aus sechs Binärstufen, zählt also bis 63 und wird auf einen Wert zwischen 0 und 14 zurückgestellt, was durch das Ausgangssignal des Frequenzintegrierers 54 bestimmt wird. Der Bezugszähler 52 liefert einen Ausgangstaktimpuls über seine Ausgangsleitung 56, wenn er den mittleren Z.ählwert 32 erreicheFIG. 3 shows a more detailed block diagram of FIG Control device according to FIG. 1, namely an embodiment that works only with binary counters. she works as follows. The control oscillator 50 resonates a constant frequency that is / (- times as high as that Input pulse frequency and switches the reference counter 52, which operates with a variable counting period length further. In this exemplary embodiment, its counting period length was set to a nominal counting value of 57 and the average count value that triggers a clock pulse is set to 32. Therefore, if there is an input pulse in the When the point in time at which the reference counter 52 is at 32, the phase error is zero. The reference counter 52 consists of six binary levels, so counts to 63 and is reset to a value between 0 and 14, which is determined by the output of the frequency integrator 54. The reference counter 52 provides one Output clock pulse via its output line 56 when it reaches the middle count value 32

Die Eingangs-Datenimpulse erscheinen auf der Leitung 58. Der Phasenfehler zwischen jedem Eingangsund Ausgangsimpuls wird durch den Phasenvergleicher 59 festgestellt, wenn ein Eingangsimpuls erscheint. Zu diesem Zweck ist ein Inverter 60 mit der mittleren Zählstufe 32 des Bezugszählers 52 so verbunden, daß bei Zählwerten kleiner als der Mittelwert 32 ein positives Signal an je einem Eingang der UND-Kreise 62 und des UND-Kreises 64 erscheint, dagegen bei Zählwcrten größer als der Mittelwert 32 ein positives Signal an je einem Eingang der UND-Krcise 66 und 68 auftritt. Bei jedem der fünf UND-Kreise 66 ist ein weiterer Eingang mit der »EIN«-Seite einer der fünf niedrigsten Binärstellen des Bczugszählers 52 verbunden. In ähnlicher Weise ist bei jedem der fünf UND-Kreise 62 ein weiterer Eingang mit der »AUS-Seite« einer der fünf niedrigsten Binärstellen des Bezugszählers 52 verbunden. Der dritte Eingang jedes der UND-Kreise 62 und 66 ist der Eingangsimpuls. Wenn nun der Eingangsimpuls bei einem über dem Mittelwert 32 liegenden Zählwert auftritt, werden die Eingangsbedingungen der entsprechenden UND-Kreise 66 erfüllt. Wenn der Eingangsimpuls dagegen bei einem Zählwert 6s unterhalb des Mittelwertes 32 erscheint, sind die Eingangsbedingungen der betreffenden UND-Kreise 62 erfüllt. Die diesen UND-Kreisen entnommenen Zahlen stellen den Phasenfehler zwischen dem Eingangs- und Ausgangsiinpuls dar, da das Ausgangssignal immer bei dem mittleren Zählwert 32 erzeugt wird. Da diese Phasenfehlerinformmation jedoch parallele Form hat, aber die dem Phasenvergleicher 59 nachgeschalteten Auswerter 70 und 72 Binärzähler enthalten, die nur binäre Serieninformationen annehmen, muß dieser Parallelwert in Serienform umgesetzt werden. Diese Umsetzung erfolgt im Fehlerzähler 74. Der ermittelte positive oder negative Phasenfehler wird über die ODER-Kreise 76 in den Fehlerzähler 74 übertragen und bestimmt die Eingangsbedingungen des UND-Kreises 78. Wenn der absolute Wert des Phasenfehlers z. B. 3 beträgt, so sind diese erfüllt, wenn der Fehlerzähler 74 den Zählwert 3 erreicht. Wenn nämlich der Eingangsimpuls auf der Leitung 58 erscheint, schaltet er den Verriegelungskreis 80 auf »EIN«. Dadurch leitet der UND-Kreis82die vom Steueroszillator über Leitung 84 empfangenen Impulse zum Fehlerzähler 74 weiter, der von ihnen fortgeschaltet wird. Wenn der Fehlerzähler dabei einen dem festgestellten Phasenfehler entsprechenden Zählwert erreicht, so sind die Eingangsbedingungen der UND-Schaltung 78 erfüllt, über die nun der Verriegelungskreis 80 ausgeschaltet und somit der UND-Kreis 82 für den weiteren Durchlaß von Oszillatorimpulsen zum Fchlerzähler 74 wieder gesperrt. Die dem Phasenfehler entsprechende Anzahl von Fortschaltimpulsen für den Fehlerzähler 74 wurden aber gleichzeitig auch über die Leitung 86 und einen jeweils wirksamen der UND-Kreise 64 und 68 einem der Auswerter 70 und 72 als umgesetzte Serienimpulse zugeführt.The input data pulses appear on line 58. The phase error between each input and The output pulse is determined by the phase comparator 59 when an input pulse appears. to for this purpose, an inverter 60 is connected to the middle counting stage 32 of the reference counter 52 so that at Count values less than the mean value 32 a positive signal at one input each of the AND circuits 62 and the AND circle 64 appears, on the other hand, with count values greater than the mean value 32, a positive signal appears at each an input of the AND crises 66 and 68 occurs. Each of the five AND circuits 66 has a further input one of the five lowest binary digits of reference counter 52 is connected to the "ON" side. In Similarly, each of the five AND circles 62 has a further input with the "OFF side" of one of the five lowest binary digits of the reference counter 52 are connected. The third input of each of the AND circles 62 and 66 is the input pulse. If the input pulse is above the mean value 32 occurs, the input conditions the corresponding AND circles 66 met. If, on the other hand, the input pulse is at a count value of 6s appears below the mean value 32, the input conditions of the relevant AND circuits 62 are Fulfills. The numbers taken from these AND circles represent the phase error between the input and Output pulse, since the output signal is always generated at the mean count value 32. This one Phase error information, however, has a parallel form, but that which is connected downstream of the phase comparator 59 Evaluators 70 and 72 contain binary counters that only accept binary series information, this must Parallel value can be implemented in series form. This conversion takes place in the error counter 74. The determined positive or negative phase error is transmitted via the OR circuits 76 in the error counter 74 and determines the input conditions of the AND circuit 78. If the absolute value of the phase error z. B. 3 is, these are met when the error counter 74 reaches the count value 3. If namely the input pulse appears on the line 58, he switches the locking circuit 80 to "ON". This leads the AND circuit 82 from the control oscillator via line 84 received pulses to the error counter 74, which is incremented by them. When the error counter reaches a count value corresponding to the ascertained phase error, the input conditions are the AND circuit 78 met, via which the locking circuit 80 is now switched off and thus the AND circuit 82 for the further passage of Oscillator pulses to the Fchler counter 74 blocked again. The number corresponding to the phase error of incremental pulses for the error counter 74 were at the same time via the line 86 and a one of the evaluators 70 and 72 of the AND circuits 64 and 68 act as converted series pulses fed.

Der festgestellte Phasenfehler wird im entsprechenden positiven oder negativen binären Phasenzähler des Auswerlers 70 oder 72 gesammelt. Diese beiden Phasenzähler übernehmen zusammen mit den entsprechenden Dekodierkreisen 88 und 90 die Auswertung des Phasenfehlers. Eine positive Phasenkorrektur erfolgt jedesmal, wenn die UN D-Dekodierkreise 88 ein Ausgangssignal liefern. Die Eingänge der UND-Kreise 88 sind mit dem positiven Phasenzähler 70 so verbunden, daß ein Ausgangssignal bei einem vorbestimmten Zählwert ties positiven Phasenzählers geliefert wird, z. B. bei den drei Zahlen 2,4 und 6. Die Anzah der UND-Dekodierkreise 88 kann jedoch entsprechenc den gewünschten Regelbedingungen geändert werden Die negativen UND-Dekodierkreise 90 arbeiten ahn Hch. Die Ausgangssignale der Dekodierkreise 88 und 9( werden in den ODER-Kreisen 92 bzw. 94 zusammenge führt. Die Ausgänge dieser ODER-Kreise werden direk auf den Bezugszähler 52 gegeben und veranlasser diesen, seine momentane Zählperiodenlänge um einet bestimmten Wert zu verlängern oder zu verkürzen.The detected phase error is shown in the corresponding positive or negative binary phase counter of the Ejector 70 or 72 collected. These two phase counters take over together with the corresponding ones Decoding circuits 88 and 90 evaluate the phase error. A positive phase correction takes place every time the UN D decoding circuits 88 provide an output. The inputs of the AND circuits 88 are connected to the positive phase counter 70 so that an output signal at a predetermined Count of the positive phase counter is supplied, e.g. B. with the three numbers 2,4 and 6. The number however, the AND decoding circuit 88 can be changed according to the desired control conditions The negative AND decoding circuits 90 operate accordingly. The output signals of decoding circuits 88 and 9 ( are brought together in the OR circles 92 and 94, respectively. The outputs of these OR circuits are direct given to the reference counter 52 and cause it to change its current counting period length by one to lengthen or shorten a certain value.

Die Frequenz-Korrekturimpulse werden von dei UND-Kreisen % und 98 abgeleitet, die auch ihr« entsprechenden Phasenzähler bei einem vorbestimmtei Zahlenwcrt, z. B. 8, dekodieren. Ein Alisgangssigna! voi diesen UND-Kreisen stellt die entsprechenden Phasen zähler zurück. Außerdem wird ihr Ausgangssignal au den Frequcnzintegrator 54 gegeben, der aus einer Vorwärts- Rückwärts-Zählcr besteht.The frequency correction pulses are derived from the AND circles% and 98, which also have their corresponding phase counter at a predetermined number, e.g. B. 8, decode. An Alisgangssigna! of these AND circles resets the corresponding phase counter. In addition, its output signal is given to the frequency integrator 54, which consists of an up / down counter.

Der Frequenzintegrierer 54 summiert die Frequenz Korrekturimpulse und bstimmt, bei welchem Wert de Bezugszähler 52 mit dem Zählen beginnt. Somit legt e die Zählperiodenlänge es Bezugszählers und damit di Frequenz, von dessen Ausgangstaktimpulcn auf Leitun 56 fest. Der vom Frequenzintegrierer 54 ermittelt Anfangswert wird dann zum Bezugszähler 52 übertnThe frequency integrator 54 sums the frequency correction pulses and determines at which value de Reference counter 52 starts counting. Thus, e sets the counting period length of the reference counter and thus di Frequency of its output clock pulses on line 56 fixed. The determined by the frequency integrator 54 The initial value is then transferred to the reference counter 52

ίοίο

gen, wenn letzlerer den durch die UND-Kreise 100 festgelegten Zählwert 63 erreicht hat.gen, if the latter has reached the count value 63 determined by AND circles 100.

In Fig.4 ist ein genaueres Blockschaltbild der Regeleinrichtung nach Fig. 1 in einer Ausführung dargestellt, die sowohl mit Binärzahlern als auch Addierern arbeitet. Die Arbeitsweise dieser Regeleinrichtung unterscheidet sich von der in Fig. 3 gezeigten dadurch, daß die Auswertung der Phasenfehler durch einen Auswerter in Form eines binären Addierers statt eines Binarzählers erfolgt. Bezugszähler 52, Frequenzin- iu tegrierer 54, der die UND-Kreise 62 und 66 umfassende l'hasenvergleicher und der Inverter 60 arbeiten ebenso wie vorstehend beschrieben. Da der Auswerter jetzt in der Form eines binären Addierers den Phasenfehler aus dem Phasenvergleicher direkt in paralleler Form '5 aufnehmen kann, entfällt die Phasenl'ehler-Umsetzung aus der Parallel- in die Serienform mittels eines Fehlerzählers. Der ermittelte Phasenfehler wird vielmehr aus den UND-Kreisen 62 oder 66 des Phasenvergleichers über die ODER-Kreise (04 direkt in den Volladdierer 102 des Auswerters übertragen. Der in F i g. 4 dargestellte Addierer 102 besieht tatsächlich aus fünf parallelen Volladdiercrn, da er die fünf niedrigsten Binärslcllen des ßezugszählers 52 auswerten muß. Die Siellen/.ahl ändert sich jedoch mit dem vorbestimmten 2s mittleren Zählwert des Bezugszählers. Das Fehlerregistn-KMi enthält fünf parallele Verriegelungskreise, die in Verbindung mit den Addierern 102 die festgestellten Phasenfehler in paralleler Form summieren. Der Grenzwert-Entschlüßler 108 üblicher Bauart wird auf einen vorbestimmten Wert eingestellt. Wenn die aufsummierten Phasenfehler diesen vorbestimmten Wert erreichen, liefert dieser Grenzwert-Enischiuliler einen Phasenkorrekiur-Ausgangsimpuls. Wenn der vorbestimmte Wert in positiver Richtung überschritten wird, so wird ein positiver Phasenkorrekturimpuls auf die Leitung UO gegeben, ist der Fehler dagegen in negativer Richtung größer, so wird ein negativer Phasenkorrekturimpuls auf die Leitung 112 gegeben. Der positive Phasenkorrekturimpuls auf der Leitung 4» 110 schaltet das Register 114 ein, das eine vorbestimmte negative Konstante gespeichert hat. Diese negative Konstante wird dann über die ODER-Kreise 104 zum Inhalt des Volladdierers 102 addiert. In ähnlicher Weise schaltet ein negativer Phasenkorrekturimpuls auf der Leitung 112 das Register 116 ein, in welchem eine vorbestimmte positive Konstante gespeichert ist, die über die ODER-Kreise 104 zum Inhalt des Volladdierers 102 addiert wird. Die Leitungen 110 und 112 sind ferner direkt mit dem Bc/.ugszähler 52 so verbunden, daß durch einen Phasenkorrekturinipuls die augenblickliche Z.ählperiodcnlänge des Bezugszählers entsprechend dem Korrcktiirvorzeichen um Eins verlängert oder verkürzt wird.In Figure 4 is a more detailed block diagram of the Control device according to Fig. 1 shown in an embodiment that both with binary counters and Adders works. The mode of operation of this control device differs from that shown in FIG in that the phase error is evaluated by an evaluator in the form of a binary adder of a binary counter. Reference counter 52, frequency input iu integrator 54, the phase comparator comprising AND circuits 62 and 66 and the inverter 60 work in the same way as described above. Since the evaluator now detects the phase error in the form of a binary adder the phase comparator can record directly in parallel form, the phase error implementation is omitted from the parallel to the series form by means of an error counter. Rather, the determined phase error is from the AND circuits 62 or 66 of the phase comparator via the OR circles (04 transferred directly to the full adder 102 of the evaluator. The in F i g. The adder 102 shown in FIG. 4 is actually composed of five parallel full adders, since it has the five lowest Binary signals of the train counter 52 must evaluate. the Siell / .ahl changes with the predetermined 2s mean count of the reference counter. The error register KMi contains five parallel locking circuits which, in conjunction with the adders 102, the determined Sum phase errors in parallel. The limit value decoder 108 of conventional design is on set a predetermined value. If the accumulated phase errors this predetermined Reach value, this limit value generator delivers a phase correction output pulse. If the predetermined value is exceeded in the positive direction, a positive phase correction pulse is applied the line UO is given, but if the error is greater in the negative direction, then a negative one Phase correction pulse given on line 112. The positive phase correction pulse on line 4 » 110 turns on the register 114, which is a predetermined has stored negative constant. This negative constant is then via the OR circles 104 to Contents of the full adder 102 are added. Similarly, a negative phase correction pulse switches on the Line 112, the register 116, in which a predetermined positive constant is stored, the is added to the content of the full adder 102 via the OR circuits 104. Lines 110 and 112 are also connected directly to the Bc / .ugs counter 52 so that the instantaneous The length of the counting period of the reference counter is extended by one in accordance with the correction sign or is shortened.

Die Phasenkorrekturimpulse werden außerdem dem Zwischen-Frequenzintegrierer 118 zugeführt, der die Phasenkorrekturimpulse bis zu einem vorbestimmten Zahlenwcrl summiert und dann einen Frequenz-Korreklurirnpuls erzeugt, der dann in den Frequenzinlegriercr 54 geleite; wird. Der Zwischen-Frequenzintegrierer '* 118 kann z. B. aus zwei parallelen Binärzählern für die Integration der positiven bzw. negativen Phasenkorreklurimpulse bestehen, und mittels üblicher UND-Kreise können beide Arten von Korrekturimpulscn erzeugt werden, sobald der entsprechende Binärzähler einen ⁶S vorbestimmten /.ahlenwert erreicht hat. Der Frequenz integriere!' 54 legi dann in der oben beschriebenen Weise fest, bei welchem Wert der Bezugszählcr 52 mit dem Zählen beginnt, und eine Änderung der Zählperiodenliinge des Bezugs/ählers führt zu einer proportionalen Änderung der Aiisgangsimpulsfrequenz.The phase correction pulses are also fed to the intermediate frequency integrator 118, which sums the phase correction pulses up to a predetermined number and then generates a frequency correction pulse which is then fed into the frequency integrator 54; will. The intermediate frequency integrator '* 118 can e.g. Example of two parallel binary counters for the integration of positive and negative Phasenkorreklurimpulse exist and by means of conventional AND-circuits both types can be generated by Korrekturimpulscn, has soon as the corresponding binary predetermined one ⁶ S /.ahlenwert achieved. Integrate the frequency! ' 54 then determine in the manner described above at which value the reference counter 52 starts counting, and a change in the counting period length of the reference counter leads to a proportional change in the output pulse frequency.

Die Ordnung der Phasenregelung wird bestimmt durch die Anzahl der Pole in der Laplace-Transiormation der Empfindlichkeit der Regeleinrichtung. Diese Pole wiederum werden bestimmt durch die Anzahl der Integratoren in der Regeleinrichtung, in den in Fig.2 und 4 gezeigten Regeleinrichtungen erfolgt die Integration den Bezugszählern 52 und im Frequenzintegrator 54 und diese stellen somit Regeleinrichtungen zweiler Ordnung dar. Durch Einsparung des Frequenzintegrierers erhält man eine Regeleinrichtung erster Ordnung In einer solchen Regelanordnung werden nur Phasenkorrekturen am Ausgangssignal vorgenommen. Somil enthält die vorliegende Erfindung eine digitale Nachbildung einer analogen Phasenregeleinrichtung erstei Ordnung sowie eine Phasenregcleinrichtung zweiter Ordnung. In ähnlicher Weise kann eine Regeleinrichtung dritter Ordnung gebildet werden, wenn die Summicrwirkung des Auswerters verstärkt wird.The order of the phase control is determined by the number of poles in the Laplace transmission of the sensitivity of the control device. These poles in turn are determined by the number of integrators in the control device, in the examples shown in FIGS. 2 and 4 control devices, the integration is the reference counters 52 and the frequency integrator 54, and thus these provide control devices zweiler order. By saving the Frequenzintegrierers obtain a First-order control system In such a control system, only phase corrections are made to the output signal. Thus, the present invention contains a digital replica of an analog phase control device of the first order and a phase control device of the second order. In a similar way, a third-order control device can be formed if the summing effect of the evaluator is increased.

F i g. 5 zeigt das Prinzip- Blockschaltbild des digitaler Auswerters 24 nach Fig. I. Der Auswerter ermöglich! die Auswertung des Phasenfehlcrs in der erfindungsge mäßen Phasen- und Frequenz-Regeleinrichtung. Der irr Phasenvergleicher der Regeleinrichtung ermittelte Phasenfehler wird über die Eingangsleitung 209 einen Summierer 210 in Form von Binärziffernimpulser parallel oder in Serie zugeführt. Der Ausgang de; Auswerters auf Leitung 214 ist der bewertete Phasen fehler und wird dazu benutzt, entweder Phase odei Frequenz oder beide einer Regeleinrichtung zi korrigieren.F i g. 5 shows the principle block diagram of the digital evaluator 24 according to FIG. I. The evaluator makes possible! the evaluation of the phase error in the erfindungsge appropriate phase and frequency control device. The irr phase comparator of the control device determined Phase error is via the input line 209 a summer 210 in the form of binary digit pulses fed in parallel or in series. The exit de; Evaluator on line 214 is the evaluated phase error and is used to either phase or frequency or both of a control device zi correct.

Der Summierer 210 kann entweder aus binärer Zählern oder Addierern bestehen. Der im Summicrei 210 gespeicherte Gesamtfehler wird im Teiler 212 durch eine Konstante K₁ dividiert. Der ganzzahlige Teil de; Quotienten erscheint als Korrektur auf der Leitung 214 Jede auftretende Korrektur wird in einer Multiplika tionseinheit 216 mit einem konstanten Faktor K multipliziert und vom Inhalt des Summierers 2K subtrahiert. Somit ist für K₂= Ki der Wert irr Summierer nach einer Korrektur der Rest de; Quotienten. Dieser Rest wird im Summierer 21( belassen und somit zum nächsten Phasenfehler addiert der auf der Leitung 209 hereinkommt.Summer 210 can consist of either binary counters or adders. The total error stored in the summicrei 210 is divided in the divider 212 by a constant K ₁ . The integer part de; The quotient appears as a correction on the line 214. Each correction that occurs is multiplied by a constant factor K in a multiplication unit 216 and subtracted from the content of the adder 2K. Thus, for K ₂ = Ki, the value irr adder after a correction is the remainder de; Quotient. This remainder is left in summer 21 (and thus added to the next phase error that comes in on line 209.

Eine binäre Addiererschallung zur Realisierung de; Auswerters nach F i g. 5 ist in F i g. 6 gezeigt. Diese Ar des Auswerters empfängt den ermittelten Phasenfehlei als parallele Binärziffernsignale auf den Leitungen 22' und erzeugt einen Korrekturimpuls auf der Leitung 226 Der Phasenfehler wird über die ODER-Kreise 228 au das Summicrerregisler 210 gegeben, welches au: Volladdierern 230 und Verriegelungskreisen 232 be steht, jeder Phasenfehler wird in den Summiererregi stern addicri. ledesmal wenn der Registerinhalt dei Wer! λ 1 erreicht, erzeugt ein Grcnzwert-Vcrgleichei 234 bekiir.iiter An einen Korrekturimpuls auf dei Leitung 226. Dieser Korrektiirimpuls schaltet auüerden ein Register 236 ein, das den Wert K₂ gespeichert hält Dadurch erzeugt das Register 236 auf den l.eitungei 238 der Konstanten K₂ entsprechende, negativ« parallele Binärziffernsignale. Die Leitungen 238 sine über die ODER-Kreise 228 mit den Eingängen de: Summiererregisters 210 verbunden. Somit wird dei Wen Ai.. vom Inhalt des Summiererregisters 2!( jedesmal subtrahiert, wenn ein Korrekturimpuls auf dei Leitung 226 erscheint.A binary adder sound system for realizing de; Evaluator according to FIG. 5 is in FIG. 6 shown. This Ar of the evaluator receives the determined phase error as parallel binary digit signals on the lines 22 'and generates a correction pulse on the line 226 The phase error is sent via the OR circuits 228 to the summing register 210, which consists of: full adders 230 and locking circuits 232, every phase error is addicri star in the summing register. only when the contents of the register are Who! When λ 1 is reached, a limit value comparison at 234 generates a correction pulse on line 226. This correction pulse also switches on a register 236 which keeps the value K ₂ stored. This generates register 236 on line 238 of the constants K ₂ corresponding, negative «parallel binary digit signals. The lines 238 are connected to the inputs of the summing register 210 via the OR circuits 228. Thus the Wen Ai .. is subtracted from the contents of the summing register 2! (Every time a correction pulse appears on the line 226.

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F i g. 6 zeigt nur die Leitungen, die tür positive Phasenfehlerkorrekturen erforderlich sind. Für negative Phasenfehlerkorrekturen wird ein zum Register 236 paralleles weiteres Kj-Register benutzt. Dieses Register irbeitet ähnivli, jedoc'n wird es durch einen negativen s Phasen-Korrekuirinipuls auf der Leitung 226 zur Addition des positiven Wertes K2 zum Inhalt des Summiererregisiers veranlagt. Somit empfangt dieser Auswerter nach Art eines Addierers positive und negative parallele Eingangsdaten und erzeugt positive und negative Korrekturimpulse am Ausgang 22b.F i g. 6 shows only the lines required for positive phase error corrections. A further Kj register parallel to register 236 is used for negative phase error corrections. This register works in a similar way, but it is arranged by a negative phase correction pulse on line 226 to add the positive value K2 to the content of the summing register. This evaluator thus receives positive and negative parallel input data in the manner of an adder and generates positive and negative correction pulses at output 22b.

Kin Auswerter in Form eines binären Zahlers ist in l^: i g. 7 gezeigt und umfallt den mehr-(z. B. vierstelligen Binärzähler 238 mit mehreren bistabilen Kippkreisen (Flip-Flops) 240, die durch auf Leitung 242 in Serie /ugeführtc Phasenfehler-Binärziffernimpulse fortgeschaltet werden. Der Zähler 238 hat die Funktion des Summierers 210 in F i g. 5.Kin evaluator in the form of a binary counter is in l ^: i g. 7 and overturns the multi-(e.g. four-digit binary counter 238 with several bistable circuits (flip-flops) 240, which are incremented by phase error binary digit pulses carried in series on line 242. The counter 238 has the function of the summer 210 in Fig. 5.

Die Phascnkorrekturimpulse werden von einem Grenz.wert-Vergleieher 244 mit mehreren Ausgangsleitunge.11 246 abgenommen, der den Inhalt des Binarzählers 238 in bestimmten Intervallen auswertet. Der Vergleicher 244 enthalt mehrere UND Kreise, die zu je einer Ausgangsleitung 246 gehören. Die Hingänge der UND-Kreise sind mit den Flip-Flops. 240 so verbunden, dal3 Korrekturimpulse auf verschiedenen Ausgangsleilungen 246 bei verschiedenen Zühlwcrten des Zählers 238 erscheinen. Die Leitungen 246 können über eine Oder-Schaltung so verbunden werden, daß alle Phasen-Korrekiurinipulse auf einer einzigen Alisgangsleitung erscheinen.The phase correction pulses are provided by a limit value comparator 244 with several output lines. 11 246 removed, which evaluates the content of the binary counter 238 at certain intervals. the Comparator 244 contains several AND circles that each an output line 246 belong. The slopes of the AND circles are with the flip-flops. 240 so connected dal3 correction impulses on different output lines 246 appear at different increments of the counter 238. The lines 246 can have a OR circuit are connected in such a way that all phase correction pulses appear on a single foreign line.

Durch einen UND-Kreis 248 wird ein Frequen/.-Korreküirimpals erzeugt, sobald seine Eingangsbedingungen erfüllt sind. Diese Bedingungen können z. B. bei einer Binarzahl 12 im Zähler 238 erfüllt sein. d. h. wenn die binären Phasenlehler-Ziffernimpulse den Binärzähler auf die Zahl 12 fortgeschaltet haben, und dann erscheint ein Frequenz-Korrekturimpuls auf der Ausgangsleitung 250. Dieser Impuls löscht außerdem den Binärzähler 238. da der über die Rückstellung 252 auch dem Rückstellanschluß A? eines jeden Flip-Flops zugeführt wird.A Frequen /.- Korreküirimpals generated as soon as its input conditions are met. These conditions can e.g. B. at a binary number 12 in the counter 238 must be fulfilled. d. H. if the binary phase error digit pulses have incremented the binary counter to the number 12, and then a frequency correction pulse appears on output line 250. This pulse also clears the Binary counter 238. since the reset terminal A? of every flip-flop is fed.

Dieser Auswerter nach Art eines Binärzählers zählt entweder positive oder negative Phascnfehletvahlen, jedoch nicht beide. Daher muß ein weiterer Binärz.ähler 4s für die Phasenfehler-Eingangssignal mit entgegengesetztem Vorzeichen vorgesehen werden. Dieser zweite Zähler arbeitet jedoch genauso wie der oben beschriebene, spricht aber nur auf Phasenfehlersignale mit dem entgegengesetzten Vorzeichen wie der erste an. s-< This evaluator in the manner of a binary counter counts either positive or negative phase errors, but not both. A further binary counter 4s must therefore be provided for the phase error input signal with the opposite sign. However, this second counter operates in the same way as the one described above, but only responds to phase error signals with the opposite sign as the first. s- <

Der Auswerter mit einem Binärzähler kann du-Auswertung nur in einer Richtung vornehmen (wenn nicht ein Vorwärts- Rüekwärts-Zähler verwendet ui'tl). im Gegensatz zu dem mit Addierer ausgeführten Auswerter nach F i g. 6, der in beiden Richtungen zählen ss kann. Der Zähler-Auswci ter nimmt den Phasenfehler nur in Form von Serieniinpulseii an. wogegen .!er Addierer-Auswerter Phasenfehler nur in Form par.ille ler Binärziffern annimmt. Die Vcivvendung ties einen oder anderen Auswerters hängt daher von der jeweiligen Situation ab.The evaluator with a binary counter can do you evaluation only in one direction (if a forward / backward counter is not used ui'tl). in contrast to the evaluator carried out with an adder according to FIG. 6, who count in both directions ss can. The counter-evaluator accepts the phase error only in the form of serial pulses. against.! he Adder-evaluator phase error only in the form of par.ille ler accepts binary digits. The use ties one or other evaluator therefore depends on the respective situation.

Aus der obigen Beschreibung geht hervor, dal.! die Werte der Konstanten K\ und K; bestimmen. /11 welchem Zeitpunkt und wie oft ein Phasenkorrektunmpuls abgegeben wird. Für eine größere Konstante K; t>\ müssen mehr Phasenfelilerzahlen summiert sein, bevor ein Phasenkorreklurimpiils ausgelost wird und wenn K.· größer als Α.Ί ist, müssen noch mehl' Phasenfehlerzahlrn summiert sein. Wenn andererseits Ki i-.iein und K!-K\ ist, werden die Phasenfehler-Korrekturimpulse fast ebenso schnell erzeugt, wie die Phasenfehlersignale vom Summierer aufgenommen werden. Diese Festlegung, wie stark ein gesammeltes Fehlersignal betont wird, um ein Korrektursignal einzuleiten, wird Bewertung genannt. From the above description it appears that.! the values of the constants K \ and K; determine. / 11 at what point in time and how often a phase correction pulse is given. For a larger constant K; t> \ more phase error numbers have to be summed up before a phase correction impulse is triggered and if K. On the other hand, if Ki i-.iein and K! -K \ , the phase error correction pulses are generated almost as quickly as the phase error signals are picked up by the summer. This definition of how strongly a collected error signal is emphasized in order to initiate a correction signal is called an evaluation.

Soi'.m steuern die Werte Ki und K2 die Bewertung der Fehlersignale durch den Auswerter und folglich auch die Empfindlichkeit der ganzen Regeleinrichtung. Demnach ist es wichtig, diese Werte K\ und Kj automatisch verändern zu können. Diesem Zweck dienen die Anschlußpunkte 2t8 und 220 in F i g. 5, über die durch entsprechende zugeführte Digitaiwerte die Konstanten K\ und K₂ so verändert werden können, daß die Phasenkorrektur eine Funktion des augenblicklich /ugeführten Phasenfehlers, der summierten Phasenfehler oder auch eines von außen zugeführten Wertes ist.Soi'.m the values Ki and K2 control the evaluation of the error signals by the evaluator and consequently also the sensitivity of the entire control device. It is therefore important to be able to change these values K \ and Kj automatically. The connection points 2t8 and 220 in FIG. 1 serve this purpose. 5, via which the constants K 1 and K _{2 can} be changed by means of corresponding supplied digital values in such a way that the phase correction is a function of the current phase error, the summed phase error or an externally supplied value.

Bei dem Auswerter mit binärem ParallelAddierer nach F⁷ i g. b wird der Wert von ΚΊ durch den Grenzwert-Vergleieher 234 und der Wert für K> durch die im Register 236 gespeicherte Zahl bestimmt. Durch Veränderung des Grenzwertes des Vergleichers 234 und des im Register 236 gespeicherten Wertes mittels zusätzlicher digitaler Schaltungen üblicher An können die Werte von K\ und /C? hier ebenfalls abgewandelt werden.In the case of the evaluator with binary parallel adder according to F ⁷ i g. b the value of ΚΊ is determined by the limit comparator 234 and the value for K> by the number stored in register 236. By changing the limit value of the comparator 234 and the value stored in the register 236 by means of additional digital circuits of the usual type, the values of K \ and / C? can also be modified here.

In dem in Fi g. 7 gezeigten liinär/ähler Auswerter wird K\ bestimmt durch die Art, in der die Flip- flops 240 mit den L'ND-Kreisen im Grenzwertvergleicher 244 verbunden sind, um einen Korrekturiinpuls bei vorbestimmten Zählwerten des Zählers 238 auszulösen. Der Wert für /Cj wird durch die Art der Verbindung der Flip-Flops 240 mit den Hingängen des DND-Kreises 248 bestimmt. Der Vergleicher 244 kann z. B. so geschallet sein, daß er einen KorrekUinmpuls erzeugt, wenn der Binäiv.ähler die Zahl 5 erreicht. Somit können K\ und K: mittels üblicher Umschalter verändert werden, welche tlie Verbindungen zwischen den Flip-Flops 240 einerseits und dem Vergleicher 244 sowie dem UND-Kreis 248 andererseits steuern.In the in Fi g. Liinär / ähler shown evaluator 7 is K \ determined by the way in which the flip-flops 240 with the L'ND circles in the threshold comparator 244 are connected to trigger an Korrekturiinpuls at predetermined count values of the counter 238th The value for / Cj is determined by the manner in which flip-flops 240 are connected to the slopes of DND circuit 248. The comparator 244 can e.g. B. be sounded in such a way that it generates a correction pulse when the binary counter reaches the number 5. Thus, K \ and K: are changed by means of conventional switches, 248 which control tlie connections between the flip-flop 240 on the one hand and to the comparator 244 and the AND circuit on the other.

Von besonderer Bedeutimg ist die Tatsache, daß die Steuerung der Werte K\ und K; eine sehr kurze Regelzi it bei der Synchronisierung mit neuen Eingangsdaten ermöglicht. Bei bekannten analogen Regeleinrichtungen, wie sie bei magnetischen Aufzeichnungssystemen verwendet werden, wird die Anfangssynchronisierung im allgemeinen dadurch erreicht, daß der Taktgeber bei einem Datenübergang gestartet wird und dann die Regeleinrichtung die Taktfrequenz reguliert Diese Regelung ist mc.glich, da die Frequenzabweichung /wischen Eingangs- und T;iktimpulsen im allgemeiner unier 20"/i) der Nenn-Taktfrequenz liegt. Diese An dci Anlangs-Synchronisierunp stellt jedoch eine stärkt Beschränkung für die Bemessung des Analogfilters dar da dieses eine große Bat dbreile besitzen muß, jedocl für die laufende Synchronisierung mit den Datenimj Ί sen eine kleine Bandbreite erwünscht ist. Um größei Freiheit bei der Fillerkonstrukiion zu h.ibeti isi es üblicl ein Filier für die -infangssynchronisierung und en zweites Filter für die laufende Synchronisicrun: vorzusehen und elektronisch auf das gewünschte Filie umzuschalten Der ei forderliche Schalter ist jedoc' notwendigerweise '.ehr kompliziert, da er für eine einwandli eicn Betrieb beim Umschalten ihn normal· Übergänge erzeugen darf Die Umschaltung de Auswerlers mi einer digitalen Phasen und Frequenz IU: geleinrichtung ist gleichwertig der l-ilterumschaltimg iOf particular importance is the fact that the control of the values K \ and K; enables a very short period of control when synchronizing with new input data. In known analog control devices, such as those used in magnetic recording systems, the initial synchronization is generally achieved in that the clock generator is started on a data transition and then the control device regulates the clock frequency. and T; ictimpulsen is generally less than 20 "/ i) the nominal clock frequency. However, this Anlangs-Synchronisierunp represents a strong limitation for the dimensioning of the analog filter, since it must have a large battery, but for the ongoing synchronization with A small bandwidth is desired for the data input. In order to have greater freedom in the filler construction, it is usually necessary to have a filter for the initial synchronization and a second filter for the ongoing synchronization: to be provided and to switch electronically to the desired filter is however 'necessarily' .eh r complicated, since it is allowed to generate transitions when switching over for a perfect operation. Switching of the evaluator with a digital phase and frequency IU: gel device is equivalent to the filter switching i

analogen Systemen, h;it jedoch den Vorteil der größeren Einfachheit, da nur eine Änderung in den Schaltungseingängen und die Beseitigung der Empfindlichkeit gegen Störungen erforderlich ist.analog systems, however, have the advantage of greater simplicity, since there is only one change in the Circuit inputs and the elimination of sensitivity to interference is required.

Eine schnelle Anfangssynchronisierung in einer mit dem Auswerter arbeitenden digitalen Phasen- und Frequenz.-Regeleinrichtung läßt sich dadurch erreichen, daß man K₁ = ^=I setzt, d.h., indem man die Korrekturimpulse zur Funktion des augenblicklich ermittelten Phasenfehler macht. Ein Ausgangsimpuls der Regeleinrichtung wird gleichzeitig mit dem Eingang des ersten Datenimpulses erzeugt. Der Phasenfehler zwischen dem zweiten Ausgangsimpuls und dem zweiten Eingangsimpuls wird festgestellt und auf den Eingang des Auswerters gegeben. Da Ki = /C3 = 1 ist. erzeugt jeder Phasenfehler-Eingangsimpuls einen Korrektur-Ausgangsimpuls. Wenn der Phaserivergleicher 20nach Fig. 1,2 beispielsweise vier Phasenfehlerimpulse an den Auswerter liefert, so erzeugt dieser ebenfalls vier Korrekturimpulse. Wenn diese Impulse dann für eine Frequenzkorrektur benutzt werden, ist die Atisgangsfrequen/. gleich der Eingangsfrequenz, vorausgesetzt da» das Eingangssignal einen großen Geräuschbz-v Störabstand hai. Durch geeignete Wahl der Konstanten K₁ und K> kann die Zeit zwischen denA rapid initial synchronization in a digital phase and frequency control device working with the evaluator can be achieved _{by setting K 1} = ^ = I, that is, by making the correction pulses a function of the phase error currently determined. An output pulse of the control device is generated simultaneously with the input of the first data pulse. The phase error between the second output pulse and the second input pulse is determined and sent to the input of the evaluator. Since Ki = / C3 = 1. each phase error input pulse generates a correction output pulse. If the phase comparator 20 according to FIGS. 1, 2, for example, supplies four phase error pulses to the evaluator, the latter also generates four correction pulses. If these pulses are then used for a frequency correction, the output frequency is /. equal to the input frequency, provided that the input signal has a large signal-to-noise ratio. By suitable choice of the constants K ₁ and K> , the time between the

beiden ersten Eingangsimpulscn dazu benutzt werden, die Ausgangsfrequenz der Regeleinrichtung sofort richtig einzustellen. Somit erfolgt keine Summierung der Phasenfehlereingängc bevor ein Korrekturimpuls erzeugt wird. d. h. der Korrekturimpuls ist eine Funktionthe first two input pulses are used to set the output frequency of the control device correctly immediately. So there is no summation the phase error input before a correction pulse is generated. d. H. the correction pulse is a function

des augenblicklich ermittelten Phasenfehlers.the currently determined phase error.

Die Werte der Konstanten Ki und K₂ steuern also die Bewerbung der Phasenfehler durch den Auswerter und können mittels zusätzlicher digitaler Schaltungen über die Anschlußpunkte 218 und 220 (F ig. 5) automatischThe values of the constants Ki and K ₂ thus control the application of the phase errors by the evaluator and can be done automatically by means of additional digital circuits via the connection points 218 and 220 (FIG. 5)

is geregelt werden. Durch Veränderung dieser Konslan-" ten wird die Erzeugung von Korrekturimpulsen durch den Auswerter gesteuert und dadurch die Geschwindigkeit der Synchronisierung der Ausgangs-Taktimpulse mit den Einrangs-Datenimpulsen durch die erfindungs-is to be regulated. By changing this consular " th, the generation of correction pulses is controlled by the evaluator and thereby the speed the synchronization of the output clock pulses with the input data pulses by the invention

gemäße digitale Phasen- und Frequenz-Regeleinrichtung variiert.according to digital phase and frequency control device varies.

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims

Patent claims:

1. Digital phase and frequency feedback for synchronizing the clock pulses from data receivers with their input data pulses variable repetition frequency, at which: the clock period through one of pulses of a Oscillator fed counter is predetermined, each limited by a data pulse data pulse period compared with the clock period of the counter and according to the sign of the difference a phase error sums up wildly by means of a phase comparator, the digital phase error mitte'.s an evaluator is converted into a frequency correction analog voltage through which the oscillation frequency and thus also the clock frequency of the meter fed by it, d. H. the latter is frequency-synchronized with the data pulse frequency and at the same time the starting point of the clock period is forcibly phase-synchronized with the data pulse by means of Counter deletion by the data pulse, thereby characterized in that the oscillator (10, 36, 50) fed counter (reference counter 12, 52) a binary counter with a nominal value (of e.g. 57) is the changeable counter period length, from a largest count value (of e.g. 63) to a changeable initial count value (e.g. between 0 and 14) can be reset and the preferably middle count value (of z. B. 32) or several count values generates a clock pulse that Phase comparator (20, 59) from the position of the count value of the reached with a data pulse Reference counter (12, 52) to the mean count value (z. B. 32) the sign of the count value difference, d. H. of Phase error, determined and the associated one of two AND circuits (62,66) for the transmission the digital phase error in the error counter (74) of a parallel / series converter (74, 78, 80, 82) or directly in the evaluator (24) makes the evaluator (24) the positive and negative binary Phase errors either (e.g. using AND circles 64, 68) separated in series in a plus or Minus phase error counter (70 or 72) or together in parallel in a single full adder (102, 230) with error register (106, 232) transfers, summed up there and with different, means Compare limit values (88.90; 96.98; 244.248 or 108,234) predetermined phase error sum values separate phase and frequency correction pulses generated with a double sign, a frequency integrator connected downstream of the evaluator (24) (32, 54), preferably in the form of a binary up / down counter, the frequency correction pulses sum of both signs and that the sum value when reaching the largest Count value (z. B. 63) of the reference counter (12, 52) is transmitted in the latter and its initial count value determined, which corrects its counting period length and the clock pulses with the data pulses are frequency-synchronized, the phase correction pulses generated by the evaluator (24) both signs are fed directly to the reference number: r (12, 52) and by corresponding Lengthening or shortening its counting period length the phase of the clock pulse of those align tier daienimpulses.

2. Control device according spoke 1, characterized in that the correction pulses triggering limit values of the phase error sums for the purpose of controlling the regulating speed via additional connections (218,220) can be changed.