DE19983428B4 - Conductive plug for semiconductor device used in SRAM - has conductive plug whose upper surface is covered by covering which is formed in holes formed on substrate - Google Patents

Conductive plug for semiconductor device used in SRAM - has conductive plug whose upper surface is covered by covering which is formed in holes formed on substrate Download PDF

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Abstract

An insulating film (3) formed on substrate (1) has contact holes (41,42). Conductive plugs (61-63) are formed in the holes connecting gate electrode (22) and source-drain area (12). The upper surface of conductive plug is covered by covering (8). - An independent claim is also included for manufacture of conductive plug.

Description

Diese Erfindung bezieht sich auf eine Halbleitervorrichtung mit einer geteilten Kontaktstruktur und ein Verfahren zur Herstellung derselben. Der Begriff "geteilte Kontaktstruktur" bezieht sich auf eine Verbindungsstruktur, bei der benachbarte leitende Schichten durch einen leitenden Stopfen in einem einzelnen Kontaktloch verbunden sind.This Invention relates to a semiconductor device having a shared contact structure and a method of manufacturing the same. The term "shared Contact structure " refer to a connection structure in which adjacent conductive layers connected by a conductive plug in a single contact hole are.

Mit der Entwicklung der Halbleitervorrichtungen, die, wie zum Beispiel ein LSI, hochgradig integriert sind und eine höhere Leistung aufweisen in einem Transistor vom MOS-Typ, hat es verschiedene Versuche bei dem Entwurf einer Gateelektrode und einer Verdrahtungsstruktur gegeben. Zum Beispiel ist in einem SRAM (Static Random Access Memory = statischer Speicher mit wahlfreiem Zugriff) eine geteilte Kontaktstruktur verwendet worden, bei der eine Gateelektrode und ein Source-Drain-Bereich in einem leitenden Stopfen innerhalb eines einzelnen Kontaktlochs verbunden sind.With the development of semiconductor devices, such as an LSI, are highly integrated and have higher performance in a MOS type transistor, has made several attempts to design a gate electrode and given a wiring structure. For example, in one SRAM (Static Random Access Memory = static memory with random Access), a shared contact structure has been used where a gate electrode and a source-drain region in a conductive Plugs are connected within a single contact hole.

3 zeigt ein Beispiel einer Halbleitervorrichtung mit einer geteilten Kontaktstruktur. In dem Teil A der Figur ist ein Kontaktloch in einer Isolierschicht 3 geöffnet, die sich über eine Gateelektrode 22 und einen benachbarten Source-Drain-Bereich 12 erstreckt, und ein leitender Stopfen 61, der zum Beispiel aus Wolfram ausgebildet ist, ist in dem Loch ausgebildet. Die Gateelektrode 22 und der benachbarte Source-Drain-Bereich 12 sind über den leitenden Stopfen 61 verbunden. 3 10 shows an example of a semiconductor device with a split contact structure. In part A of the figure there is a contact hole in an insulating layer 3 opened, which is over a gate electrode 22 and an adjacent source-drain region 12 extends, and a conductive plug 61 For example, which is made of tungsten, is formed in the hole. The gate electrode 22 and the adjacent source-drain region 12 are over the conductive plug 61 connected.

In dem Teil B ist ein leitender Stopfen 62 wie der obige leitende Stopfen 61 ausgebildet, wobei direkt über diesem ein leitender Stopfen 15 ausgebildet ist, über dem weiterhin eine untere Verdrahtung 7 in der Zwei-Schicht-Verdrahtungsstruktur ausgebildet ist. Die untere Verdrahtung 7, die Gateelektrode 22 und der Source-Drain-Bereich 12 sind über die leitenden Stopfen 62 und 15 verbunden.In part B there is a conductive plug 62 like the above conductive plug 61 formed, with a conductive plug directly above this 15 is formed, above which also a lower wiring 7 is formed in the two-layer wiring structure. The lower wiring 7 , the gate electrode 22 and the source-drain region 12 are over the conductive plugs 62 and 15 connected.

In anderen Worten, bei der Halbleitervorrichtung aus 3 wird, falls eine leitende Schicht für die untere Verdrahtung 7 direkt auf der Isolierschicht 3 ausgebildet wird, die obere Oberfläche des leitenden Stopfens 61 in dem Teil A während des Ätzens der leitenden Schicht beschädigt. Darum ist auf der Isolierschicht 3 eine weitere Isolierschicht 14 ausgebildet, auf der die leitende Schicht für die untere Verdrahtung 7 ausgebildet ist. Der leitende Stopfen 15 ist in der Isolierschicht 14 ausgebildet.In other words, the semiconductor device is off 3 if there is a conductive layer for the bottom wiring 7 directly on the insulating layer 3 is formed, the upper surface of the conductive plug 61 in part A damaged during the etching of the conductive layer. That's why it's on the insulation layer 3 another layer of insulation 14 formed on top of the conductive layer for the bottom wiring 7 is trained. The conductive plug 15 is in the insulation layer 14 educated.

Die DE 195 31 602 A1 offenbart eine Halbleitervorrichtung, die eine entsprechende geteilte Kontaktstruktur aufweist.The DE 195 31 602 A1 discloses a semiconductor device having a corresponding split contact structure.

Derart gibt es bei einer Halbleitervorrichtung mit einer geteilten Kontaktstruktur wie der in dem Teil A aus 3 eine erhöhte Anzahl von Herstellungsschritten zur Verhinderung von Beschädigungen an der oberen Oberfläche des leitenden Stopfens 61 beim Ausbilden der unteren Verdrahtung 7. Es gibt daher eine Notwendigkeit, die Anzahl der Herstellungsschritte in einem Verfahren zur Herstellung einer solchen Halbleitervorrichtung zu reduzieren.Such is a semiconductor device with a divided contact structure like that in part A. 3 an increased number of manufacturing steps to prevent damage to the top surface of the conductive plug 61 when forming the lower wiring 7 , There is therefore a need to reduce the number of manufacturing steps in a method of manufacturing such a semiconductor device.

Eine Aufgabe dieser Erfindung ist es, eine Halbleitervorrichtung mit einer geteilten Kontaktstruktur wie derjenigen in dem Teil A aus 3, d.h., einer geteilten Kontaktstruktur ohne Verbindung der Verdrahtung über einem leitenden Stopfen, der benachbarte leitende Schichten verbindet, durch ein Verfahren, das keine Beschädigungen bei dem leitenden Stopfen verursacht, mit einer im Vergleich zum Stand der Technik reduzierten Anzahl von Schritten auszubilden.An object of this invention is to make a semiconductor device having a divided contact structure like that in Part A. 3 , that is, to form a divided contact structure without connecting the wiring over a conductive plug that connects adjacent conductive layers by a method that does not cause damage to the conductive plug with a reduced number of steps compared to the prior art.

Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 und ein Verfahren nach Anspruch 6.This Task is solved by a semiconductor device according to claim 1 and a method according to Claim 6.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.further developments the invention are specified in the subclaims.

Entsprechend des Verfahrens wird die leitende Schicht für die Verdrahtungsschicht direkt über dem leitenden Stopfen ausgebildet, aber beim Ätzen der leitenden Schicht wird die Beschichtung, die von der Verdrahtungsschicht getrennt ist, über dem leitenden Stopfen, der nicht mit der Verdrahtungsschicht verbunden ist, ausgebildet, so daß keine Beschädigungen an der oberen Oberfläche des leitenden Stopfens während des Ätzens verursacht werden.Corresponding the method, the conductive layer for the wiring layer is directly over the conductive plug, but when etching the conductive layer the coating is separated from the wiring layer is about the conductive plug that is not connected to the wiring layer is trained so that none damage on the top surface of the conductive plug during of etching caused.

Darum können die Schritte zum Verhindern von Beschädigungen bei dem leitenden Stopfen im Stand der Technik eliminiert werden, das heißt, die Schritte zum Ausbilden einer weiteren Isolierschicht über der Isolierschicht, in der der leitende Stopfen ausgebildet ist, das Ausbilden eines Kontaktloches in der weiteren Isolierschicht zur Verbindung mit der Verdrahtungsschicht, und das Ausbilden eines leitenden Stopfens in dem Kontaktloch.Therefore can the steps to prevent damage to the conductive Plugs in the prior art are eliminated, that is, the steps to form a further insulation layer over the insulation layer, in the conductive plug is formed, the formation of a contact hole in the further insulation layer for connection to the wiring layer, and forming a conductive plug in the contact hole.

Nachfolgend werden Ausführungsformen der Erfindung unter Bezugnahme auf die Figuren beschrieben.following are embodiments of Invention described with reference to the figures.

1 ist eine Teilschnittansicht, die einen Bereich um eine Halbleitersubstratoberfläche zum aufeinanderfolgenden Illustrieren der Schritte eines Verfahrens zur Herstellung einer Halbleitervorrichtung nach einer Ausführungsform dieser Erfindung zeigt; 1 FIG. 12 is a partial sectional view showing an area around a semiconductor substrate surface for sequentially illustrating the steps of a method of manufacturing a semiconductor device according to an embodiment of this invention shows;

2 ist eine Draufsicht auf 1(b); und 2 is a top view of 1 (b) ; and

3 ist eine Teilschnittansicht, die einen Bereich um eine Halbleitersubstratoberfläche zum Illustrieren eines vorherigen Beispiels einer Halbleitervorrichtung mit einer geteilten Kontaktstruktur zeigt. 3 FIG. 12 is a partial sectional view showing an area around a semiconductor substrate surface for illustrating a previous example of a semiconductor device having a split contact structure.

1 ist eine Teilschnittansicht, die einen Bereich um eine Halbleitersubstratoberfläche zum aufeinanderfolgenden Illustrieren der Schritte eines Verfahrens zur Herstellung einer Halbleitervorrichtung entsprechend einer Ausführungsform dieser Erfindung zeigt. Unter Bezugnahme auf diese Figur wird das Verfahren dieser Ausführungsform beschrieben. 1 FIG. 14 is a partial sectional view showing a region around a semiconductor substrate surface for sequentially illustrating the steps of a method of manufacturing a semiconductor device according to an embodiment of this invention. With reference to this figure, the method of this embodiment will be described.

Zuerst werden auf einem Halbleitersubstrat 1 Elemente ausgebildet, die eine Gateelektrode 22 und einen Source-Drain-Bereich 12 in einem Transistor vom MOS-Typ umfassen.First, be on a semiconductor substrate 1 Elements formed that a gate electrode 22 and a source-drain region 12 in a MOS type transistor.

Insbesondere werden auf der Oberfläche des Halbleitersubstrates 1 eine Feldoxidschicht und ein Graben ausgebildet, was in einem Schritt zum Trennen von Elementen auszufüh ren ist. Eine Gateoxidschicht 21 und eine Zwei-Schicht-Struktur einer Gateelektrode 22 (22a, 22b) werden auf vorbestimmten Bereichen in einem Bereich, in dem ein Element auszubilden ist (ein Elementausbildungsbereich) ausgebildet. Vorbestimmte Bereiche in dem Elementausbildungsbereich werden zur Ausbildung von Dotierstoffdiffusionsschichten 11 bis 13 dotiert. Eine Isolierschicht 23 wird dann ausgebildet, die in Kontakt mit den Seitenflächen der Gateelektrode 22 und der Gateoxidschicht 21 ebenso wie der oberen Oberfläche des Dotierstoffdiffusionsbereiches 13 ist. Die Dotierstoffdiffusionsbereiche 11 und 12 werden weiter dotiert, um diese Schichten zu Hochpegel-Diffusionsschichten zu machen.In particular, on the surface of the semiconductor substrate 1 a field oxide layer and a trench are formed, which is to be carried out in a step for separating elements. A gate oxide layer 21 and a two-layer structure of a gate electrode 22 ( 22a . 22b ) are formed on predetermined areas in an area where an element is to be formed (an element formation area). Predetermined areas in the element formation area are used to form dopant diffusion layers 11 to 13 doped. An insulating layer 23 is then formed which is in contact with the side surfaces of the gate electrode 22 and the gate oxide layer 21 as well as the top surface of the dopant diffusion region 13 is. The dopant diffusion areas 11 and 12 are further doped to make these layers high level diffusion layers.

Auf dem Halbleitersubstrat 1 wird dann eine Isolierschicht (ein erstes Zwischenschicht-Dielektrikum) 3 ausgebildet. Denn wird ein Fotolithografie-Ätzschritt bei der Isolierschicht 3 ausgebildet, um Kontaktlöcher 41, 42 und 5 auszubilden. In einem Bereich der Isolierschicht 3, die in Kontakt mit der Gateelektrode 22 und dem benachbarten Source-Drain-Bereich 12 ist, werden die Kontaktlöcher 41, 42 derart ausgebildet, daß die oberen Oberflächen der Gateelektrode 22 und des Source-Drain-Bereiches 12 freigelegt sind, während in einem Bereich, der der Dotierstoffdiffusionsschicht 11 entspricht, ein gemeinsames Kontaktloch 5 ausgebildet wird. 1(a) zeigt einen Zustand nach dem Kontaktlochausbildungsschritt.On the semiconductor substrate 1 then becomes an insulating layer (a first interlayer dielectric) 3 educated. Because there is a photolithography etching step in the insulating layer 3 trained to vias 41 . 42 and 5 train. In an area of the insulating layer 3 that are in contact with the gate electrode 22 and the adjacent source-drain region 12 is the contact holes 41 . 42 formed such that the upper surfaces of the gate electrode 22 and the source-drain region 12 are exposed while in an area covering the dopant diffusion layer 11 corresponds to a common contact hole 5 is trained. 1 (a) shows a state after the via formation step.

Eine Barrierenschicht, die aus Ti oder TiN ausgebildet ist, wird auf den Seiten und den Böden der individuellen Kontaktlöcher und der oberen Oberfläche der Isolierschicht 3 ausgebildet. Auf der Barrierenschicht wird eine Wolframschicht durch CVD abgeschieden. Dann wird die Wolframschicht auf der Isolierschicht 3 durch Plasmaätzen entfernt, und das Wolfram wird nur in den Kontaktlöchern belassen. Derart werden die leitenden Stopfen 61, 62, 63, die aus Wolfram gemacht sind, entsprechend in den Kontaktlöchern 41, 42, 5 ausgebildet.A barrier layer made of Ti or TiN is formed on the sides and bottoms of the individual contact holes and the upper surface of the insulating layer 3 educated. A tungsten layer is deposited on the barrier layer by CVD. Then the tungsten layer on the insulating layer 3 removed by plasma etching, and the tungsten is left only in the contact holes. Such are the conductive plugs 61 . 62 . 63 made of tungsten, correspondingly in the contact holes 41 . 42 . 5 educated.

Der leitende Stopfen 61 verbindet die Gateelektrode 22 und den benachbarten Source-Drain-Bereich 12 (benachbarte leitende Schichten), aber der leitende Stopfen 61 ist nicht mit der unteren Verdrahtung 7 verbunden. Andererseits verbindet der leitende Stopfen 62 die Gateelektrode 22 und den benachbarten Source-Drain-Bereich 12 ebenso wie die untere Verdrahtung 7 auf diesem. Der leitende Stopfen 63 verbindet den Dotierstoffdiffusionsbereich 11 und die untere Verdrahtung 7 auf diesem.The conductive plug 61 connects the gate electrode 22 and the adjacent source-drain region 12 (adjacent conductive layers), but the conductive plug 61 is not with the bottom wiring 7 connected. On the other hand, the conductive plug connects 62 the gate electrode 22 and the adjacent source-drain region 12 just like the bottom wiring 7 on this. The conductive plug 63 connects the dopant diffusion area 11 and the bottom wiring 7 on this.

Eine Aluminiumschicht (eine leitende Schicht als eine Verdrahtungsschicht) wird direkt über den leitenden Stopfen 61 bis 63 und der Isolierschicht 3 ausgebildet. Ein Fotolithografie-Ätzschritt bei der Aluminiumschicht wird unter Verwendung einer Maske, die ein Verdrahtungsmuster für die untere Verdrahtung 7 und ein Muster für die Beschichtung 8, die die obere Oberfläche des leitenden Stopfens 61 bedeckt, aufweist, ausgeführt. Als die Aluminiumschicht kann eine Aluminiumlegierungsschicht, die Si oder Si und Cu als Legierungskomponenten enthält, in geeigneter Weise ausgewählt werden. Das Ätzen der Aluminiumschicht wird zum Beispiel unter Verwendung eines gemischten Gases aus BCl3 und Cl2 als einem Ätzgas ausgeführt.An aluminum layer (a conductive layer as a wiring layer) is placed directly over the conductive plug 61 to 63 and the insulating layer 3 educated. A photolithography etch step on the aluminum layer is done using a mask that has a wiring pattern for the bottom wiring 7 and a pattern for the coating 8th that the top surface of the conductive plug 61 covered, has, executed. As the aluminum layer, an aluminum alloy layer containing Si or Si and Cu as alloy components can be appropriately selected. The etching of the aluminum layer is carried out, for example, using a mixed gas of BCl 3 and Cl 2 as an etching gas.

Derart werden die untere Verdrahtung 7 und die Beschichtung 8 auf der Isolierschicht 3 und den leitenden Stopfen 61 bis 63 ausgebildet. 1(b) zeigt den Zustand nach dem Verdrahtungsschichtausbildungsschritt. 2 ist eine Draufsicht auf 1(b).Such will be the bottom wiring 7 and the coating 8th on the insulating layer 3 and the conductive plug 61 to 63 educated. 1 (b) shows the state after the wiring layer formation step. 2 is a top view of 1 (b) ,

Wie in 2 gezeigt ist, erstreckt sich die untere Verdrahtung 7 in einer Ebene wie einer Schaltung, da sie mit anderen Verdrahtungen und leitenden Schichten verbunden ist. Andererseits bedeckt die Beschichtung 8, die von der unteren Verdrahtung 7 getrennt (isoliert) ist, die obere Oberfläche des leitenden Stopfens 61.As in 2 the lower wiring extends 7 in a plane like a circuit because it is connected to other wiring and conductive layers. On the other hand, the coating covers 8th by the lower wiring 7 is separated, the top surface of the conductive plug 61 ,

Derart wird beim Ätzen der leitenden Schicht für die untere Verdrahtung 7 die leitende Schicht auf dem leitenden Stopfen 61, der nicht mit der unteren Verdrahtungsschicht 7 verbunden ist, nicht geätzt und verbleibt als eine Beschichtung 8, die von der unteren Verdrahtung 7 getrennt ist. Darum werden an der oberen Oberfläche des leitenden Stopfens 61, der nicht mit der unteren Verdrahtung 7 verbunden ist, keine Beschädigungen durch ein Ätzgas beim Ausbilden der unteren Verdrahtung 7 verursacht.This is what happens when etching the conductive layer for the bottom wiring 7 the conductive layer on the conductive plug 61 that is not with the bottom wiring layer 7 bonded, not etched and remains as a coating 8th by the lower wiring 7 is separated. That’s why the top surface of the conductive plug 61 that is not with the lower wiring 7 is connected, no damage by an etching gas when forming the lower wiring 7 caused.

Dann wird eine Isolierschicht (ein zweites Zwischenschicht-Dielektrikum) 18 auf der unteren Verdrahtung 7 und der Beschichtung 8 ausgebildet. In der Isolierschicht 18 werden Kontaktlöcher zum Verbinden einer oberen Verbindung 9 ausgebildet, und leitende Stopfen 81 werden in den individuellen Kontaktlöchern ausgebildet, wie es oben beschrieben wurde. Nachfolgend wird die obere Verbindung 9 auf der Isolierschicht 18 wie gewöhnlich ausgebildet. Derart wird eine Halbleitervorrichtung, wie sie in 1(c) gezeigt ist, geliefert.Then an insulating layer (a second interlayer dielectric) 18 on the lower wiring 7 and the coating 8th educated. In the insulation layer 18 become contact holes for connecting an upper connection 9 trained, and conductive plugs 81 are formed in the individual contact holes as described above. Below is the top connection 9 on the insulating layer 18 trained as usual. Such is a semiconductor device, as in 1 (c) is shown.

Entsprechend dieser Ausführungsform werden keine Beschädigungen an der oberen Oberfläche des leitenden Stopfens 61, der nicht mit der unteren Verdrahtung 7 verbunden ist, bei dem Ätzschritt während der Ausbildung der unteren Verdrahtung 7 verursacht, wie oben beschrieben worden ist. Darum ist die Verbindung zwischen der Gateelektrode 22 und dem benachbarten Source-Drain-Bereich 12 über den leitenden Stopfen 61 bei dieser Halbleitervorrichtung sichergestellt.According to this embodiment, there is no damage to the upper surface of the conductive plug 61 that is not with the lower wiring 7 is connected in the etching step during the formation of the lower wiring 7 caused as described above. That is why the connection between the gate electrode 22 and the adjacent source-drain region 12 over the conductive plug 61 ensured with this semiconductor device.

Die planare Gestalt der Beschichtung 8 kann derart sein, daß die Beschichtung die gesamte obere Oberfläche des leitenden Stopfens 61 bedeckt. Eine Gestalt derart, daß die umgebende Isolierschicht 3 auch mit einer vorbestimmten Breite bedeckt wird, kann zu bevorzugen sein, da sie dann weiter sicher die Beschädigungen an dem leitenden Stopfen 61 verhindert. Die Abmessung des Teils der Beschichtung 8, der sich von dem leitenden Stopfen 61 weg erstreckt (L1 in 2) entspricht zum Beispiel 30 bis 80%, bevorzugterweise 60% der Abmessung des leitenden Stopfens 61 (L in 2).The planar shape of the coating 8th can be such that the coating covers the entire top surface of the conductive plug 61 covered. A shape such that the surrounding insulating layer 3 also covered with a predetermined width may be preferable because it will then continue to securely damage the conductive plug 61 prevented. The dimension of the part of the coating 8th that is from the conductive plug 61 extends away (L1 in 2 ) corresponds for example to 30 to 80%, preferably 60% of the dimension of the conductive plug 61 (L in 2 ).

Im Vergleich der Halbleitervorrichtung aus 1(c) mit derjenigen aus 3 entsprechend des Standes der Technik weist die 3 eine Isolierschicht 14 auf, die einen leitenden Stopfen 15 aufweist, während die 1(c) dieses nicht aufweist. Des weiteren weist die 1(c) eine Beschichtung 8 auf, während die 2 dieses nicht aufweist. Derart weist die Halbleitervorrichtung aus 1(c) eine Struktur mit weniger Stufen als diejenige entsprechend des Standes der Technik auf. Die Halbleitervorrichtung entsprechend dieser Erfindung ist daher flacher als diejenige nach dem Stand der Technik.Comparing the semiconductor device 1 (c) with the one out 3 according to the state of the art 3 an insulating layer 14 on that a conductive plug 15 has while the 1 (c) this does not have. Furthermore, the 1 (c) a coating 8th on while the 2 this does not have. In this way, the semiconductor device identifies 1 (c) a structure with fewer steps than that of the prior art. The semiconductor device according to this invention is therefore flatter than that of the prior art.

In der obigen Ausführungsform ist der leitende Stopfen 61, der nicht mit der unteren Verdrahtung 7 verbunden ist, hauptsächlich aus Wolfram ausgebildet, und die leitende Schicht für die untere Verdrahtung 7 ist aus Aluminium ausgebildet. Die Materialien der leitenden Schichten für den leitenden Stopfen 61 und die untere Verdrahtung 7 sind jedoch nicht auf diese Materialien begrenzt.In the above embodiment, the conductive plug 61 that is not with the lower wiring 7 is connected, mainly made of tungsten, and the conductive layer for the lower wiring 7 is made of aluminum. The materials of the conductive layers for the conductive plug 61 and the bottom wiring 7 however, are not limited to these materials.

Zum Beispiel kann, wenn die leitende Schicht für die untere Verdrahtung 7 hauptsächlich aus Aluminium ausgebildet ist und der leitende Stopfen 61 auch aus Aluminium gemacht ist, der leitende Stopfen 61 leicht mit einem Ätzgas zur Ausbildung der unteren Verdrahtung 7 geätzt werden. In einem solchen Fall, d.h., wenn der leitende Stopfen 61 aus einem Material gemacht ist, das geeignet für ein Ätzen mit einem Ätzgas zur Ausbildung der unteren Verdrahtung 7 ist, ist das Verfahren dieser Erfindung, bei dem die obere Oberfläche des leitenden Stopfens 61 gegenüber dem Ätzgas durch Vorsehen der Beschichtung 8 geschützt wird, besonders effektiv.For example, if the conductive layer for the bottom wiring 7 is mainly made of aluminum and the conductive plug 61 is also made of aluminum, the conductive plug 61 lightly with an etching gas to form the bottom wiring 7 be etched. In such a case, ie when the conductive plug 61 is made of a material suitable for etching with an etching gas to form the lower wiring 7 is the method of this invention in which the top surface of the conductive plug 61 compared to the etching gas by providing the coating 8th is protected, particularly effectively.

Die obigen benachbarten leitenden Schichten in der obigen Ausführungsform sind die Gateelektrode, die nahe der Oberfläche des Halbleitersubstrates ausgebildet ist, und der Source-Drain-Bereich, der auf der Oberfläche des Halbleitersubstrates ausgebildet ist. Diese Erfindung kann jedoch auch auf eine Halbleitervorrichtung angewandt werden, bei der die benachbarten leitenden Schichten in einer Schicht, über einem Halbleitersubstrat, getrennt von der Oberfläche des Halbleitersubstrates ausgebildet sind.The the above adjacent conductive layers in the above embodiment are the gate electrode that is close to the surface of the semiconductor substrate is formed, and the source-drain region, which on the surface of the Semiconductor substrate is formed. However, this invention can can also be applied to a semiconductor device in which the neighboring conductive layers in one layer, over one Semiconductor substrate, separated from the surface of the semiconductor substrate are trained.

Wie oben beschrieben worden ist, entsprechend des Verfahrens dieser Erfindung, kann eine Halbleitervorrichtung mit einer geteilten Kontaktstruktur ohne Verbindung einer Verdrahtung über einen leitenden Stopfen, der benachbarte leitende Schichten verbindet, durch ein Verfahren bereitgestellt werden, das keine Beschädigungen an dem leitenden Stopfen verursacht, mit einer reduzierten Anzahl von Schritten verglichen mit dem Stand der Technik.How has been described above, according to the procedure of this Invention, can a semiconductor device with a divided contact structure without connecting a wiring via a conductive plug, which connects adjacent conductive layers by a method be provided that no damage to the conductive plug caused compared to a reduced number of steps with the state of the art.

Darum kann eine Halbleitervorrichtung, bei der eine Verbindung zwischen benachbarten leitenden Schichten durch den leitenden Stopfen mit der geteilten Kontaktstruktur sichergestellt ist, mit Kosten, die verglichen mit denjenigen entsprechend des Standes der Technik reduziert sind, bereitgestellt werden.Therefore can be a semiconductor device in which a connection between adjacent conductive layers with the conductive plug of the shared contact structure is ensured, with costs that reduced compared to those according to the prior art are provided.

Bei der Halbleitervorrichtung dieser Erfindung oder der Halbleitervorrichtung, die durch das Verfahren dieser Erfindung bereitgestellt worden ist, ist die Verbindung zwischen benachbarten leitenden Schichten durch den leitenden Stopfen mit der geteilten Kontaktstruktur sichergestellt.at the semiconductor device of this invention or the semiconductor device, provided by the method of this invention the connection between adjacent conductive layers through the conductive plug with the divided contact structure ensured.

Claims (9)

Halbleitervorrichtung, bei der benachbarte leitende Schichten (12, 22) über einen leitenden Stopfen (61) in einem einzelnen Kontaktloch (41), der in einem Zwischenschicht-Dielektrikum (3) ausgebildet ist, verbunden sind, eine Verdrahtungsschicht (7) direkt über dem Zwischenschicht-Dielektrikum (3) ausgebildet ist, und die obere Oberfläche des leitenden Stopfens (61), der nicht mit der Verdrahtungsschicht (7) verbunden ist, durch eine leitende Beschichtung (8), die von der Verdrahtungsschicht (7) getrennt ist, bedeckt ist.Semiconductor device in which adjacent conductive layers ( 12 . 22 ) via a conductive plug ( 61 ) in a single contact hole ( 41 ), which is in an interlayer dielectric ( 3 ) is formed, connected, a wiring layer ( 7 ) directly over the interlayer dielectric ( 3 ) and the top surface of the conductive plug ( 61 ) that is not compatible with the wiring layer ( 7 ) is connected by a conductive coating ( 8th ) from the wiring layer ( 7 ) is separated, covered. Halbleitervorrichtung nach Anspruch 1, bei der die Beschichtung (8) durch Ätzen der leitenden Schicht (7) für die Verdrahtungsschicht (7), gleichzeitig mit der Verdrahtungsschicht, ausgebildet ist.A semiconductor device according to claim 1, wherein the coating ( 8th ) by etching the conductive layer ( 7 ) for the wiring layer ( 7 ), is formed simultaneously with the wiring layer. Halbleitervorrichtung nach Anspruch 1 oder 2, bei der der leitende Stopfen (61) hauptsächlich aus Wolfram gemacht ist und die Beschichtung (8) hauptsächlich aus Aluminium gemacht ist.A semiconductor device according to claim 1 or 2, wherein the conductive plug ( 61 ) is mainly made of tungsten and the coating ( 8th ) is mainly made of aluminum. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, bei der die gesamte obere Oberfläche der Beschichtung (8) durch eine Isolierschicht (18) bedeckt ist.Semiconductor device according to one of Claims 1 to 3, in which the entire upper surface of the coating ( 8th ) through an insulating layer ( 18 ) is covered. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, bei der der leitende Stopfen (61), der durch die Beschichtung (8) bedeckt ist, eine Gateelektrode (22) in einem MOS-Transistor mit einem benachbarten Source-Drain-Bereich (12) verbindet.Semiconductor device according to one of Claims 1 to 4, in which the conductive plug ( 61 ) by the coating ( 8th ) is covered, a gate electrode ( 22 ) in a MOS transistor with an adjacent source-drain region ( 12 ) connects. Verfahren zum Herstellen einer Halbleitervorrichtung, das aufweist: einen Kontaktlochausbildungsschritt zum Ausbilden eines ersten Zwischenschicht- Dielektrikums (3) auf einem Halbleitersubstrat (1), das einen Bereich enthält, in dem benachbarte leitende Schichten (12, 22) ausgebildet sind, und bei dem ein Kontaktloch (41) derart ausgebildet wird, daß die oberen Oberflächen der beiden leitenden Schichten (12, 22) in dem ersten Zwischenschicht-Dielektrikum (3) freigelegt werden; einen Stopfenausbildungsschritt zur Ausbildung eines leitenden Stopfens (61) in dem Kontaktloch (41); einen Schichtausbildungsschritt zur Ausbildung einer leitenden Schicht (7) über dem ersten Zwischenschicht-Dielektrikum (3); und einen Verdrahtungsschichtausbildungsschritt zum Ausbilden einer Verdrahtungsschicht (7) durch Ätzen der leitenden Schicht (7), dadurch gekennzeichnet, daß bei dem Schichtausbildungsschritt die leitende Schicht (7) direkt über dem leitenden Stopfen (61) und dem ersten Zwischenschicht-Dielektrikum (3) ausgebildet wird, und daß in dem Verdrahtungsschichtausbildungsschritt eine Beschichtung (8), die von der Verdrahtungsschicht (7) getrennt ist, über dem leitenden Stopfen (61), der nicht mit der Verdrahtungsschicht (7) verbunden ist, durch Ätzen der leitenden Schicht gleichzeitig mit dem Ausbilden der Verdrahtungsschicht ausgebildet wird.A method of manufacturing a semiconductor device, comprising: a via hole forming step for forming a first interlayer dielectric ( 3 ) on a semiconductor substrate ( 1 ), which contains an area in which adjacent conductive layers ( 12 . 22 ) are formed, and in which a contact hole ( 41 ) is formed such that the upper surfaces of the two conductive layers ( 12 . 22 ) in the first interlayer dielectric ( 3 ) be exposed; a plug forming step to form a conductive plug ( 61 ) in the contact hole ( 41 ); a layer formation step for forming a conductive layer ( 7 ) over the first interlayer dielectric ( 3 ); and a wiring layer forming step for forming a wiring layer ( 7 ) by etching the conductive layer ( 7 ), characterized in that in the layer formation step, the conductive layer ( 7 ) directly above the conductive plug ( 61 ) and the first interlayer dielectric ( 3 ) is formed, and that in the wiring layer forming step, a coating ( 8th ) from the wiring layer ( 7 ) is separated over the conductive plug ( 61 ) that is not compatible with the wiring layer ( 7 ) is formed by etching the conductive layer simultaneously with the formation of the wiring layer. Verfahren nach Anspruch 6, bei dem der leitende Stopfen (61) hauptsächlich aus Wolfram ausgebildet wird und die Beschichtung (8) hauptsächlich aus Aluminium ausgebildet wird.The method of claim 6, wherein the conductive plug ( 61 ) is mainly made of tungsten and the coating ( 8th ) is mainly made of aluminum. Verfahren nach Anspruch 6 oder 7, bei dem die gesamte obere Oberfläche der Beschichtung (8) durch eine Isolierschicht (18) bedeckt wird.A method according to claim 6 or 7, wherein the entire upper surface of the coating ( 8th ) through an insulating layer ( 18 ) is covered. Verfahren nach einem der Ansprüche 6 bis 8, das weiter aufweist: einen Elementausbildungsschritt zur Ausbildung einer Gateelektrode (22) und eines Source-Drain-Bereiches (12) eines MOS-Transistors auf dem Halbleitersubstrat (1) als die leitenden Schichten; das Ausbilden des ersten Zwischenschicht-Dielektrikums (3) auf dem Substrat nach dem Elementausbildungsschritt; und das Ausbilden des Kontaktloches (41) in dem ersten Zwischenschicht-Dielektrikum (3) derart, daß die oberen Oberflächen der Gateelektrode (22) und des benachbarten Source-Drain-Bereiches (12) freigelegt werden, bei dem nach dem Verdrahtungsschichtausbildungsschritt ein zweites Zwischenschicht-Dielektrikum (18) direkt über der Verdrahtungsschicht (7) und der Beschichtung (8) ausgebildet wird.Method according to one of claims 6 to 8, further comprising: an element formation step for forming a gate electrode ( 22 ) and a source-drain area ( 12 ) of a MOS transistor on the semiconductor substrate ( 1 ) as the conductive layers; forming the first interlayer dielectric ( 3 ) on the substrate after the element formation step; and forming the contact hole ( 41 ) in the first interlayer dielectric ( 3 ) such that the upper surfaces of the gate electrode ( 22 ) and the neighboring source-drain region ( 12 ) in which, after the wiring layer formation step, a second interlayer dielectric ( 18 ) directly above the wiring layer ( 7 ) and the coating ( 8th ) is trained.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007011163A1 (en) * 2007-02-20 2008-09-18 Qimonda Ag Connection structure and method for producing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19531602A1 (en) * 1994-12-26 1996-06-27 Mitsubishi Electric Corp Connection structure in semiconductor component

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19531602A1 (en) * 1994-12-26 1996-06-27 Mitsubishi Electric Corp Connection structure in semiconductor component

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007011163A1 (en) * 2007-02-20 2008-09-18 Qimonda Ag Connection structure and method for producing the same
US7462038B2 (en) 2007-02-20 2008-12-09 Qimonda Ag Interconnection structure and method of manufacturing the same
DE102007011163B4 (en) * 2007-02-20 2013-02-07 Qimonda Ag Connection structure and method of manufacturing the same, non-volatile semiconductor memory device, electric memory card and electrical device

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