DE19958204B4 - Latch-up protection circuits for integrated circuits - Google Patents

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Abstract

Latch-up Schutzschaltung für integrierte Schaltungen, aufweisend einen Sensor (S) zum Erfassen eines an einem Pin (P) einer integrierten Schaltung anliegenden Potentials, sowie einen in Reihe zwischen den Pin und einen Kernbereich der integrierten Schaltung geschalteten ersten Transistor (T1), der durch den Sensor gesperrt wird, so daß kein Strom in den Kernbereich fließen kann, wenn das Potential an dem Pin (P) größer als eine erste Spannung (VDD) oder kleiner als eine zweite Spannng (VSS) wird.Latch-up protection circuit for integrated circuits, comprising a sensor (S) for detecting a potential present at a pin (P) of an integrated circuit, and a first transistor (T1) connected in series between the pin and a core area of the integrated circuit is blocked by the sensor so that no current can flow into the core area if the potential at the pin (P) becomes greater than a first voltage (VDD) or less than a second voltage (VSS).

Figure 00000001
Figure 00000001

Description

Die Erfindung betrifft eine Latch-up Schutzschaltung für integrierte Schaltungen. The invention relates to a latch-up Protection circuit for integrated circuits.

Latch-up Schutzschaltungen dienen im allgemeinen dazu, Latch-up Effekte, d.h. unerwünschte Sperrzustände in integrierten Schaltungen zu vermeiden. Solche Sperrzustände können durch von außerhalb einwirkende Störungen wie zum Beispiel durch elektromagnetische Strahlungen sowie Über- und Unterschwinger bei Schaltvorgängen verursacht werden. Diese Störungen können insbesondere bei einem hochintegrierten Schaltungschip Potentialverschiebungen an einem Pin verursachen, die dazu führen, daß Diffusionsbereiche, die mit dem Pin in Verbindung stehen, gegenüber dem dazugehörigen Substrat in Vorwärtsrichtung gepolt werden, so daß ein Strom in das Substrat injiziert wird. Dieser Strom kann die eingangs genannten Latch-up Zustände auslösen.Latch-up protection circuits are used generally about latch-up Effects, i.e. undesirable blocking states in integrated To avoid circuits. Such blocking states can occur from outside disturbances such as electromagnetic radiation and over and Undershoot during switching operations caused. These disorders can Potential shifts, particularly in the case of a highly integrated circuit chip on a pin, which lead to diffusion areas with connect the pin to the associated substrate in the forward direction be poled so that a Current is injected into the substrate. This current can be the input trigger mentioned latch-up states.

Um dies zu verhindern, ist es bekannt, sogenannte Guardringe vorzusehen, die den injizierten Strom aus dem Substrat wieder absaugen. Die Herstellung dieser Guardringe ist jedoch aufwendig, und es muß je nach der verwendeten Technologie eine relativ große Chipfläche zur Verfügung gestellt werden, um eine bestimmte Latch-up Festigkeit zu erzielen.To prevent this, it is known To provide so-called guard rings that the injected current out vacuum the substrate again. The production of these guard rings is complex, however, and it must a relatively large chip area for the technology used disposal be made to achieve a certain latch-up strength.

Die US 5,771,140 beschreibt eine Vorrichtung zur elektrostatischen Entladung, die einen Schalter aufweist, der zwischen eine Anschlussklemme und eine zu schützende Schaltung geschaltet ist. Die Anschlussklemme ist dabei über eine erste Diode an ein positives Versorgungspotential und eine zweite Diode an ein negatives Versorgungspotential angeschlossen. Der Schalter wird durch eine Ansteuerschaltung dabei abhängig vom Vorhandensein dieser Versorgungspotentiale angesteuert.The US 5,771,140 describes a device for electrostatic discharge, which has a switch which is connected between a connection terminal and a circuit to be protected. The connection terminal is connected via a first diode to a positive supply potential and a second diode to a negative supply potential. The switch is controlled by a control circuit depending on the presence of these supply potentials.

Der Erfindung liegt die Aufgabe zugrunde, nach einer Möglichkeit zu suchen, mit der auf relativ einfache und wirksame Weise verhindert werden kann, daß beim Auftreten der eingangs genannten Störungen die unerwünschten Latch-up Zustände in der integrierten Schaltung erzeugt werden.The invention is based on the object one way to look for with the prevented in a relatively simple and effective manner can be that at Occurrence of the disturbances mentioned above, the undesirable Latch-up conditions are generated in the integrated circuit.

Gelöst wird diese Aufgabe mit einer Latch-up Schutzschaltung gemäß Anspruch 1, die durch einen Sensor zum Erfassen eines an einem Pin der integrierten Schaltung anliegenden Potentials, sowie einen in Reihe zwischen den Pin und einen Kernbereich der integrierten Schaltung geschalteten ersten Transistor gekennzeichnet ist, der durch den Sensor gesperrt wird, wenn das Potential größer als eine erste Spannung oder kleiner als eine zweite Spannung wird, so dass der Strom, der noch in den Kernbereich gelangt nicht ausreicht, die unerwünschten Latch-up Zustände zu erzeugen.This task is solved with a Latch-up protection circuit according to claim 1, which is integrated by a sensor for detecting a on a pin Circuit applied potential, as well as one in series between switched the pin and a core area of the integrated circuit is marked first transistor, which is blocked by the sensor becomes when the potential is greater than a first voltage or less than a second voltage so that the current that still reaches the core area is not sufficient the unwanted Latch-up conditions to create.

Ein besonderer Vorteil dieser Lösung besteht darin, daß es sich um eine aktive Schutzschaltung handelt, mit der das Potential an einem Pin erkannt und somit verhindert werden kann, daß ein die Latch-up Zustände möglicherweise erzeugender Strom erst gar nicht in den Kernbereich injiziert wird.A particular advantage of this solution is that that it is an active protective circuit with which the potential recognized by a pin and thus it can be prevented that the latch-up conditions possibly generating electricity is not even injected into the core area.

Ein weiterer Vorteil besteht darin, daß die erfindungsgemäße Lösung wesentlich einfacher und kostengünstiger zu realisieren ist, als die eingangs genannten Guardringe.Another advantage is that the solution according to the invention essential easier and cheaper is to be realized as the guard rings mentioned at the beginning.

Die Unteransprüche haben vorteilhafte Weiterbildungen der Erfindung zum Inhalt.The subclaims have advantageous developments the content of the invention.

Danach kann ein Inverter vorgesehen sein, dessen Eingang mit dem Ausgang des Sensors verbunden ist, und dessen Ausgang über einen fünften Transistor den ersten Transistor schaltet.An inverter can then be provided the input of which is connected to the output of the sensor, and its exit over a fifth transistor switches the first transistor.

Der fünfte Transistor ist vorzugsweise ein NMOS-Transistor, dessen Ausgang mit dem Steueranschluß des ersten Transistors verbunden ist.The fifth transistor is preferred an NMOS transistor, the output of which is connected to the control terminal of the first Transistor is connected.

Weiterhin ist der Inverter vorzugsweise durch eine Reihenschaltung eines dritten und eines vierten Transistors realisiert, wobei der Eingangsanschluß durch die Steueranschlüsse dieser Transistoren und der Ausgangsanschluß durch den Verbindungspunkt der beiden Transistoren gebildet ist.Furthermore, the inverter is preferred by connecting a third and a fourth transistor in series realized, the input connection through the control connections of this Transistors and the output terminal through the connection point of the two transistors is formed.

Ferner kann eine Steuerschaltung vorgesehen sein, an der als Steuerstrom ein aus dem Kernbereich zugeführter Strom anliegt und mit der der erste Transistor schaltbar ist, wenn das Potential an dem Pin im Bereich zwischen der ersten und der zweiten Spannung liegt.Furthermore, a control circuit be provided on the as a control current from the core area supplied Current is present and with which the first transistor can be switched when the potential on the pin in the area between the first and the second voltage.

Die Steuerschaltung ist vorzugsweise durch eine Reihenschaltung eines achten und eines neunten Transistors realisiert, wobei der Steuerstrom an den Steueranschlüssen dieser Transistoren anliegt und der Ausgangsanschluß durch den Verbindungspunkt der beiden Transistoren gebildet ist.The control circuit is preferred by connecting an eighth and a ninth transistor in series realized, the control current at the control terminals of this Transistors are present and the output terminal through the connection point of the two transistors is formed.

Weitere Einzelheiten, Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden Beschreibung einer bevorzugten Ausführungsform anhand der Zeichnung. Es zeigt:More details, features and Advantages of the invention result from the following description a preferred embodiment based on the drawing. It shows:

1 ein Prinzipschaltbild einer solchen Schaltung; und 1 a schematic diagram of such a circuit; and

2 eine graphische Darstellung eines an der Schaltung gemessenen Spannungsverlaufes. 2 a graphic representation of a voltage curve measured on the circuit.

1 zeigt eine beispielhafte Ausführungsform einer erfindungsgemäßen Latch-up Schutzschaltung, die an einen Pin P einer integrierten Schaltung (nicht dargestellt) angeschlossen ist. Die Schaltung weist einen ersten Transistor T1 auf, der in Reihe zwischen den Pin P und einen Kernbereich K der integrierten Schaltung geschaltet ist und durch Ansteuerung an seinem Steueranschluß einen Stromfluß in den Kernbereich (Core) verhindert. 1 shows an exemplary embodiment of a latch-up protection circuit according to the invention, which is connected to a pin P of an integrated circuit (not shown). The circuit has a first transistor T1, which is connected in series between the pin P and a core region K of the integrated circuit and prevents current flow into the core region (control) at its control connection.

Die Schaltung umfaßt hierzu einen als Sensor S geschalteten zweiten Transistor T2, der mit einem ersten Anschluß an dem Pin P und mit einem zweiten Anschluß über einen Vorwiderstand R an eine erste Spannung VDD angeschlossen ist und dessen Steueranschluß an Masse liegt. An dem zweiten Anschluß des zweiten Transistors T2 liegen ferner die Steueranschlüsse eines dritten sowie eines dazu in Reihe geschalteten vierten Transistors T3, T4, die einen Inverter I bilden, der zur Spannungsversorgung mit der Spannungsquelle VDD sowie Masse verbunden ist.The circuit includes a Sen Sor S connected second transistor T2, which is connected with a first connection to pin P and with a second connection via a series resistor R to a first voltage VDD and whose control connection is connected to ground. At the second connection of the second transistor T2 there are also the control connections of a third and a fourth transistor T3, T4 connected in series, which form an inverter I which is connected to the voltage source VDD and ground for voltage supply.

Der Verbindungspunkt der in Reihe geschalteten Transistoren T3, T4, der den Ausgang des Inverters I bildet, liegt an Steuereingängen eines fünften sowie eines sechsten Transistors T5, T6 an.The connection point of the in series switched transistors T3, T4, the output of the inverter I forms is due to control inputs a fifth and a sixth transistor T5, T6.

Ein erster Ausgang des fünften Transistors T5 ist mit dem Pin P verbunden, während ein zweiter Ausgang an einem Steuereingang des ersten Transistors T1 anliegt. Ein erster Ausgang des ersten Transistors T1 ist mit dem Pin P, ein zweiter Ausgang mit einem Kernbereich (core) der betreffenden integrierten Schaltung verbunden.A first output of the fifth transistor T5 is connected to pin P while a second output at a control input of the first transistor T1 is present. A first output of the first transistor T1 is connected to pin P, a second output with a core area (core) of related integrated circuit connected.

Weiterhin ist eine Steuerschaltung C vorgesehen, die aus einer Reihenschaltung eines achten und eines neunten Transistors T8, T9 gebildet ist. Die beiden Steuereingänge dieser Transistoren T8, T9 bilden den Eingangsanschluß der Steuerschaltung für einen Steuerstrom Ic aus dem Kernbereich der betreffenden integrierten Schaltung. An den Verbindungspunkt der in Reihe geschalteten Transistoren T8, T9 ist der Steueranschluß des ersten Transistors T1 angeschlossen.There is also a control circuit C provided that a series connection of an eighth and one ninth transistor T8, T9 is formed. The two control inputs of this Transistors T8, T9 form the input terminal of the control circuit for one Control current Ic from the core area of the relevant integrated Circuit. At the junction of the transistors T8 connected in series, T9 is the control connection of the first transistor T1 connected.

Zwischen dem äußeren Anschluß des achten Transistors T8 und einem Anschluß für die erste Spannung VDD liegt in Reihe der sechste Transistor T6, während zwischen dem äußeren Anschluß des neunten Transistors T9 und Masse ein siebter Transistor T7 in Reihe geschaltet ist. Der Steuereingang des siebten Transistors T7 ist schließlich mit dem Eingang des Inverters I verbunden.Between the outer connector of the eighth Transistor T8 and a connection for the first voltage VDD in series the sixth transistor T6 while between the outer terminal of the ninth Transistor T9 and ground, a seventh transistor T7 connected in series is. The control input of the seventh transistor T7 is finally with connected to the input of inverter I.

Bei dieser Schutzschaltung detektiert der Sensor das an dem Pin P anliegende Potential und steuert den ersten Transistor T1 (Transfergate) in der Weise, daß keine Strominjektion in den Kernbereich K möglich ist. Im einzelnen arbeitet die Schaltung wie folgt:
Wenn das Potential an dem Pin P unter eine zweite Spannung VSS gezogen wird, schaltet der Sensor S durch und zieht das Potential am Eingang des Inverters I auf das an dem Pin P anliegende Potential. Am Ausgang des Inverters I liegt somit ein hohes Potential an, durch das der fünfte Transistor T5, der vorzugsweise ein NMOS-Transistor ist, durchgeschaltet wird. Dies wiederum hat zur Folge, daß der erste Transistor T1 (Transfergate) gesperrt wird und dadurch kein Strom in den Kernbereich K fließen kann.With this protective circuit, the sensor detects the potential present at pin P and controls the first transistor T1 (transfer gate) in such a way that no current injection into the core region K is possible. The circuit works as follows:
When the potential at pin P is pulled below a second voltage VSS, sensor S switches through and pulls the potential at the input of inverter I to the potential at pin P. A high potential is thus present at the output of the inverter I, through which the fifth transistor T5, which is preferably an NMOS transistor, is switched through. This in turn has the consequence that the first transistor T1 (transfer gate) is blocked and therefore no current can flow into the core region K.

Liegt an dem Pin P eine Spannung im Bereich zwischen der ersten Spannung VDD und der zweiten Spannung VSS an, wobei dieser Zustand als Standard-Funktionsbereich anzusehen ist, so befindet sich der Sensor S in gesperrtem Zustand, und am Eingang des Inverters I liegt die erste Spannung VDD an. Am Ausgang des Inverters I liegt somit ein niedriges Potential, so daß der fünfte Transistor T5 sperrt. Diese hat zur Folge, daß der erste Transistor T1 durchschaltet und eine Verbindung mit dem Kernbereich K hergestellt wird.Is there a voltage at pin P. in the range between the first voltage VDD and the second voltage VSS, whereby this state is to be regarded as the standard functional area the sensor S is in the locked state and at the input of the inverter I, the first voltage VDD is present. At the exit of the Inverter I is therefore at a low potential, so that the fifth transistor T5 locks. The result of this is that the first transistor T1 switches on and a connection to the core area K is established.

Wenn sich das Potential an dem Pin P über die erste Spannung VDD erhöht, bestehen im wesentlichen die gleichen Schaltzustände, wie in dem zuvor beschriebenen Fall, bei dem das Potential zwischen der ersten Spannung VDD und der zweiten Spannung VSS liegt. Der erste Transistor T1 begrenzt hierbei jedoch das Potential an dem Pin auf einen Wert, der der Differenz zwischen der ersten Spannung VDD und der Einsatzspannung des ersten Transistors T1 entspricht, so daß ein Stromfluß in den Kernbereich K verhindert wird.If the potential at the pin P over the first voltage VDD increased, there are essentially the same switching states as in the previously described Case where the potential between the first voltage VDD and the second voltage VSS. The first transistor T1 limits here, however, the potential at the pin to a value that the Difference between the first voltage VDD and the threshold voltage corresponds to the first transistor T1, so that a current flows into the core region K is prevented.

Die Steuerschaltung C dient dazu, den ersten Transistor T1 auch durch einen an ihrem Eingang anliegenden Strom Ic aus dem Kernbereich heraus zu steuern, wenn das Potential an dem Pin P zwischen den Spannungen VSS und VDD liegt.The control circuit C serves to the first transistor T1 also by one at its input Control current Ic out of the core area if the potential is on the pin P between the voltages VSS and VDD.

2 zeigt den Verlauf der Spannung an dem zweiten Ausgang des ersten Transistors T1 (d.h. nach dem Transfergate) in Abhängigkeit von dem an dem Pin P anliegenden Potential. Bei der Simulation wurde anstatt des Kernbereichs ein Belastungswiderstand von 10Mohm verwendet. Aus dem Verlauf der Kurve wird deutlich, dass die Spannung an dem Kernbereich maximal -0,48 Volt beträgt, wenn sich die Spannung an dem Pin P in einem Bereich zwischen 0 Volt und -3 Volt ändert. Für diese Messung wurde der Kernbereich durch einen Belastungswiderstand von 10 Mohm simuliert. Aus dem Verlauf der Kurve wird deutlich, daß die Spannung an dem Kernbereich maximal etwa 0 Volt beträgt, wenn sich die Spannung an dem Pin P in einem Bereich zwischen -3 Volt und 0 Volt ändert. 2 shows the curve of the voltage at the second output of the first transistor T1 (ie after the transfer gate) as a function of the potential applied to the pin P. In the simulation, a load resistance of 10Mohm was used instead of the core area. From the course of the curve it becomes clear that the voltage at the core area is at most -0.48 volts when the voltage at pin P changes in a range between 0 volts and -3 volts. For this measurement, the core area was simulated by a load resistance of 10 Mohm. From the course of the curve it is clear that the voltage at the core area is at most about 0 volts when the voltage at pin P changes in a range between -3 volts and 0 volts.

Claims (7)

Latch-up Schutzschaltung für integrierte Schaltungen, aufweisend einen Sensor (S) zum Erfassen eines an einem Pin (P) einer integrierten Schaltung anliegenden Potentials, sowie einen in Reihe zwischen den Pin und einen Kernbereich der integrierten Schaltung geschalteten ersten Transistor (T1), der durch den Sensor gesperrt wird, so daß kein Strom in den Kernbereich fließen kann, wenn das Potential an dem Pin (P) größer als eine erste Spannung (VDD) oder kleiner als eine zweite Spannng (VSS) wird.Latch-up protection circuit for integrated circuits, comprising a sensor (S) for detecting a on a pin (P) an integrated circuit of potential present, as well as a in series between the pin and a core area of the integrated Circuit switched first transistor (T1) through the sensor is locked so that no electricity flow into the core area can if the potential at pin (P) is greater than a first voltage (VDD) or less than a second voltage (VSS). Latch-up Schutzschaltung nach Anspruch 1, dadurch gekennzeichnet, dass ein Inverter (I) vorgesehen ist, dessen Eingang mit dem Ausgang des Sensors (S) verbunden ist, und dessen Ausgang über einen weitern Transistor (T5) den ersten Transistor (T1) schaltet.Latch-up protection circuit according to claim 1, characterized characterized in that an inverter (I) is provided, the input is connected to the output of the sensor (S), and its output via a further transistor (T5) switches the first transistor (T1). Latch-up Schutzschaltung nach Anspruch 2, dadurch gekennzeichnet, dass der weitere Transistor (T5) ein NMOS-Transistor ist, dessen Ausgang mit dem Steueranschluß des ersten Transistors (T1) verbunden ist.Latch-up protection circuit according to claim 2, characterized characterized in that the further transistor (T5) is an NMOS transistor whose output is connected to the control terminal of the first transistor (T1) connected is. Latch-up Schutzschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der Inver ter (I) durch eine Reihenschaltung zweier Transistoren (T3, T4) realisiert ist, wobei der Eingangsanschluß durch die Steueranschlüsse dieser Transistoren und der Ausgangsanschluß durch den Verbindungspunkt der beiden Transistoren gebildet ist.Latch-up protection circuit according to claim 2 or 3, characterized in that the inverter (I) by a series connection two transistors (T3, T4) is realized, with the input connection by the control connections these transistors and the output terminal through the junction of the two transistors is formed. Latch-up Schutzschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass eine Steuerschaltung (C) vorgesehen ist, an der als Steuerstrom ein aus dem Kernbereich zugeführter Strom (Ic) anliegt und mit der der erste Transistor (T1) schaltbar ist, wenn das Poten tial an dem Pin im Bereich zwischen der ersten und der zweiten Spannung (VDD; VSS) liegt.Latch-up protection circuit according to one of claims 1 to 4, characterized in that a control circuit (C) is provided at which a current (Ic) supplied from the core area is used as the control current is present and with which the first transistor (T1) can be switched if the potential on the pin in the area between the first and the second voltage (VDD; VSS). Latch-up Schutzschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Steuerschaltung durch eine Reihenschaltung zweier weiterer Transistoren (T8, T9) realisiert ist, wobei der Steuerstrom (Ic) an den Steueranschlüssen dieser Transistoren anliegt und der Ausgangsanschluß durch den Verbindungspunkt der beiden Transistoren gebildet ist.Latch-up protection circuit according to claim 5, characterized characterized in that the control circuit is connected in series two further transistors (T8, T9) is realized, the Control current (Ic) is applied to the control terminals of these transistors and the output connector through the connection point of the two transistors is formed. Latch-up Schutzschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Transistor (T1) als Transfergate geschaltet ist.Latch-up protection circuit according to one of the preceding Expectations, characterized in that the first transistor (T1) as a transfer gate is switched.
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