DE19958204A1 - Integrated circuit latch-up protection circuit especially for LSI chips - Google Patents

Integrated circuit latch-up protection circuit especially for LSI chips

Info

Publication number
DE19958204A1
DE19958204A1 DE1999158204 DE19958204A DE19958204A1 DE 19958204 A1 DE19958204 A1 DE 19958204A1 DE 1999158204 DE1999158204 DE 1999158204 DE 19958204 A DE19958204 A DE 19958204A DE 19958204 A1 DE19958204 A1 DE 19958204A1
Authority
DE
Germany
Prior art keywords
transistor
latch
protection circuit
up protection
t1
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE1999158204
Other languages
German (de)
Other versions
DE19958204B4 (en
Inventor
Klaus Oettinger
Xaver Guggenmos
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE1999158204 priority Critical patent/DE19958204B4/en
Publication of DE19958204A1 publication Critical patent/DE19958204A1/en
Application granted granted Critical
Publication of DE19958204B4 publication Critical patent/DE19958204B4/en
Anticipated expiration legal-status Critical
Application status is Expired - Fee Related legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making or -braking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output circuit to the control circuit
    • H03K17/0822Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output circuit to the control circuit in field-effect transistor switches
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making or -braking
    • H03K17/16Modifications for eliminating interference voltages or currents
    • H03K17/161Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit

Abstract

A circuit for protection against latch-ups in integrated circuits includes a sensor (S) for detection of a potential present at a pin of an integrated circuit, as well as a first transistor (T1) connected in series between the pin and a core region of the integrated circuit. The transistor (T1) is blocked by the sensor so that no current can flow into the core region, if the potential is greater than a first voltage (VDD) or less than a second voltage (VSS). An inverter (I) is used and has its input joined to the output of the sensor (S) and its output switches the first transistor via a fifth transistor (T5). The fifth transistor (T5) is specifically a NMOS-transistor having its output joined to the control (gate) electrode of the first transistor (T1).

Description

Die Erfindung betrifft eine Latch-up Schutzschaltung für in tegrierte Schaltungen gemäß dem Oberbegriff des Anspruchs 1. The invention relates to a latch-up protection circuit in tegrated circuits according to the preamble of claim 1.

Latch-up Schutzschaltungen dienen im allgemeinen dazu, Latch up Effekte, dh unerwünschte Sperrzustände in integrierten Schaltungen zu vermeiden. Latch-up protection circuits are usually used to latch up effects, ie to avoid unwanted disable states in integrated circuits. Solche Sperrzustände können durch von außerhalb einwirkende Störungen wie zum Beispiel durch elektromagnetische Strahlungen sowie Über- und Unterschwinger bei Schaltvorgängen verursacht werden. Such blocking states can be caused during switching operations by acting from outside disturbances such as, for example, by electromagnetic radiation and overshoots and undershoots. Diese Störungen können insbesondere bei einem hochintegrierten Schaltungschip Poten tialverschiebungen an einem Pin verursachen, die dazu führen, daß Diffusionsbereiche, die mit dem Pin in Verbindung stehen, gegenüber dem dazugehörigen Substrat in Vorwärtsrichtung ge polt werden, so daß ein Strom in das Substrat injiziert wird. These disturbances can Poten tialverschiebungen cause at a pin, which cause diffusion regions associated with the pin in connection ge compared with the corresponding substrate in the forward direction reverses the polarity so that a current is injected into the substrate particularly in a highly integrated circuit chip. Dieser Strom kann die eingangs genannten Latch-up Zustände auslösen. This current can trigger the aforementioned latch-up states.

Um dies zu verhindern, ist es bekannt, sogenannte Guardringe vorzusehen, die den injizierten Strom aus dem Substrat wieder absaugen. In order to prevent this, it is known to provide so-called guard rings, which suck the injected current from the substrate again. Die Herstellung dieser Guardringe ist jedoch auf wendig, und es muß je nach der verwendeten Technologie eine relativ große Chipfläche zur Verfügung gestellt werden, um eine bestimmte Latch-up Festigkeit zu erzielen. However, the preparation of these guard rings is manoeuvrable on, and it must be provided a relatively large chip area is available, depending on the technology used in order to achieve a certain latch-up strength.

Der Erfindung liegt deshalb die Aufgabe zugrunde, nach einer Möglichkeit zu suchen, mit der auf relativ einfache und wirk same Weise verhindert werden kann, daß beim Auftreten der eingangs genannten Störungen die unerwünschten Latch-up Zu stände in der integrierten Schaltung erzeugt werden. The invention is therefore based on the object to search for a way in which can be prevented in a relatively simple and more same manner that the undesirable latch-up stands to the occurrence of the above-mentioned disturbances are generated in the integrated circuit.

Gelöst wird diese Aufgabe mit einer Latch-up Schutzschaltung gemäß Anspruch 1, die durch einen Sensor zum Erfassen eines an einem Pin der integrierten Schaltung anliegenden Potenti als, sowie einen in Reihe zwischen den Pin und einen Kernbe reich der integrierten Schaltung geschalteten ersten Transi stor gekennzeichnet ist, der durch den Sensor gesperrt wird, wenn das Potential größer als eine erste Spannung oder klei ner als eine zweite Spannung wird, so dass der Strom, der noch in den Kernbereich gelangt nicht ausreicht, die uner wünschten Latch-up Zustände zu erzeugen. This object is achieved with a latch-up protection circuit according to claim 1, characterized by a sensor for detecting a voltage applied to a pin of the integrated circuit Potenti than, as well as a rich in series between the pin and a Kernbe connected to the integrated circuit first transi stor is being blocked by the sensor if the potential is greater than a first voltage or klei ner than a second voltage so that the current still passes into the core region is insufficient, the desired uner to generate latch-up conditions.

Ein besonderer Vorteil dieser Lösung besteht darin, daß es sich um eine aktive Schutzschaltung handelt, mit der das Po tential an einem Pin erkannt und somit verhindert werden kann, daß ein die Latch-up Zustände möglicherweise erzeugen der Strom erst gar nicht in den Kernbereich injiziert wird. A particular advantage of this solution is that it is an active protection circuit may be the recognized the Po tential at a pin and thus prevents a latch-up conditions may produce the power not even injected into the core region becomes.

Ein weiterer Vorteil besteht darin, daß die erfindungsgemäße Lösung wesentlich einfacher und kostengünstiger zu realisie ren ist, als die eingangs genannten Guardringe. Another advantage is that the inventive solution is much easier and cheaper to realisie reindeer, as the guard rings mentioned.

Die Unteransprüche haben vorteilhafte Weiterbildungen der Er findung zum Inhalt. The sub-claims contain advantageous further developments of the invention for content.

Danach kann ein Inverter vorgesehen sein, dessen Eingang mit dem Ausgang des Sensors verbunden ist, und dessen Ausgang über einen fünften Transistor den ersten Transistor schaltet. Thereafter, an inverter may be provided, whose input is connected to the output of the sensor, and the output of which switches the first transistor via a fifth transistor.

Der fünfte Transistor ist vorzugsweise ein NMOS-Transistor, dessen Ausgang mit dem Steueranschluß des ersten Transistors verbunden ist. The fifth transistor is preferably an NMOS transistor, whose output is connected to the control terminal of the first transistor.

Weiterhin ist der Inverter vorzugsweise durch eine Reihen schaltung eines dritten und eines vierten Transistors reali siert, wobei der Eingangsanschluß durch die Steueranschlüsse dieser Transistoren und der Ausgangsanschluß durch den Ver bindungspunkt der beiden Transistoren gebildet ist. Further, the inverter is preferably by a series circuit of a third and a fourth transistor reali default, whereby the input terminal point of attachment through the control terminals of these transistors and the output terminal by the Ver of the two transistors is formed.

Ferner kann eine Steuerschaltung vorgesehen sein, an der als Steuerstrom ein aus dem Kernbereich zugeführter Strom anliegt und mit der der erste Transistor schaltbar ist, wenn das Po tential an dem Pin im Bereich zwischen der ersten und der zweiten Spannung liegt. Further, a control circuit may be provided, as applied to the control current a supplied from the core area and with the current of the first transistor is switched, when the bottom is in tential on the pin in the region between the first and the second voltage.

Die Steuerschaltung ist vorzugsweise durch eine Reihenschal tung eines achten und eines neunten Transistors realisiert, wobei der Steuerstrom an den Steueranschlüssen dieser Transi storen anliegt und der Ausgangsanschluß durch den Verbin dungspunkt der beiden Transistoren gebildet ist. The control circuit is preferably a series TIC of an eighth and a ninth transistor realized, wherein the control current applied to interfere at the control terminals and the output terminal of this Transistor ground point through the Verbin of the two transistors is formed.

Weitere Einzelheiten, Merkmale und Vorteile der Erfindung er geben sich aus der folgenden Beschreibung einer bevorzugten Ausführungsform anhand der Zeichnung. Further details, features and advantages of the invention it enter from the following description of a preferred embodiment with reference to the drawing. Es zeigt: It shows:

Fig. 1 ein Prinzipschaltbild einer solchen Schaltung; FIG. 1 is a basic circuit diagram of such a circuit; und and

Fig. 2 eine graphische Darstellung eines an der Schaltung gemessenen Spannungsverlaufes. Fig. 2 is a graphical representation of a voltage curve measured across the circuit.

Fig. 1 zeigt eine beispielhafte Ausführungsform einer erfin dungsgemäßen Latch-up Schutzschaltung, die an einen Pin P ei ner integrierten Schaltung (nicht dargestellt) angeschlossen ist. Fig. 1 shows an exemplary embodiment of an OF INVENTION to the invention latch-up protection circuit which ei ner to a pin P integrated circuit is connected (not shown). Die Schaltung weist einen ersten Transistor T1 auf, der in Reihe zwischen den Pin P und einen Kernbereich K der inte grierten Schaltung geschaltet ist und durch Ansteuerung an seinem Steueranschluß einen Stromfluß in den Kernbereich (Co re) verhindert. The circuit includes a first transistor T1, which is connected in series between the pin P and a core region K of the inte grated circuit, and by driving at its control terminal a current flow in the core region (Co re) prevented.

Die Schaltung umfaßt hierzu einen als Sensor S geschalteten zweiten Transistor T2, der mit einem ersten Anschluß an dem Pin P und mit einem zweiten Anschluß über einen Vorwiderstand R an eine erste Spannung VDD angeschlossen ist und dessen Steueranschluß an Masse liegt. The circuit for this purpose comprises a sensor S is connected as a second transistor T2 which is connected with a first terminal connected to the pin P and to a second terminal via a series resistor R to a first voltage VDD and whose control terminal is connected to ground. An dem zweiten Anschluß des zweiten Transistors T2 liegen ferner die Steueranschlüsse ei nes dritten sowie eines dazu in Reihe geschalteten vierten Transistors T3, T4, die einen Inverter I bilden, der zur Spannungsversorgung mit der Spannungsquelle VDD sowie Masse verbunden ist. are at the second terminal of the second transistor T2 also the control terminals ei nes third and a fourth transistor connected in series T3, T4, which form an inverter I which is connected to the voltage supply to the voltage source VDD and ground.

Der Verbindungspunkt der in Reihe geschalteten Transistoren T3, T4, der den Ausgang des Inverters I bildet, liegt an Steuereingängen eines fünften sowie eines sechsten Transi stors T5, T6 an. The junction of the series-connected transistors T3, T4 constituting the output of the inverter I, is applied to control inputs of a fifth and a sixth transi stors T5, T6.

Ein erster Ausgang des fünften Transistors T5 ist mit dem Pin P verbunden, während ein zweiter Ausgang an einem Steuerein gang des ersten Transistors T1 anliegt. A first output of the fifth transistor T5 is connected to the pin P, while a second output at a Steuerein gear of the first transistor T1 is applied. Ein erster Ausgang des ersten Transistors T1 ist mit dem Pin P, ein zweiter Aus gang mit einem Kernbereich (core) der betreffenden integrier ten Schaltung verbunden. A first output of the first transistor T1 from a second gear having a core region (core) of the inte th circuit concerned is connected to the pin P, respectively.

Weiterhin ist eine Steuerschaltung C vorgesehen, die aus ei ner Reihenschaltung eines achten und eines neunten Transi stors T8, T9 gebildet ist. Furthermore, a control circuit C is provided which is formed from egg ner series arrangement of an eighth and a ninth transi stors T8, T9. Die beiden Steuereingänge dieser Transistoren T8, T9 bilden den Eingangsanschluß der Steuer schaltung für einen Steuerstrom Ic aus dem Kernbereich der betreffenden integrierten Schaltung. The two control inputs of these transistors T8, T9 constitute the input terminal of the control circuit for a control current Ic from the core area of ​​the integrated circuit in question. An den Verbindungspunkt der in Reihe geschalteten Transistoren T8, T9 ist der Steuer anschluß des ersten Transistors T1 angeschlossen. At the connecting point of the series-connected transistors T8, T9, the control is connected connection of the first transistor T1.

Zwischen dem äußeren Anschluß des achten Transistors T8 und einem Anschluß für die erste Spannung VDD liegt in Reihe der sechste Transistor T6, während zwischen dem äußeren Anschluß des neunten Transistors T9 und Masse ein siebter Transistor T7 in Reihe geschaltet ist. Between the outer terminal of the eighth transistor T8 and to a terminal for the first voltage VDD is connected in series, the sixth transistor T6, while a seventh transistor T7 is connected in series between the outer terminal of the ninth transistor T9 and the ground. Der Steuereingang des siebten Transistors T7 ist schließlich mit dem Eingang des Inverters I verbunden. The control input of the seventh transistor T7 is finally connected to the input of the inverter I.

Bei dieser Schutzschaltung detektiert der Sensor das an dem Pin P anliegende Potential und steuert den ersten Transistor T1 (Transfergate) in der Weise, daß keine Strominjektion in den Kernbereich K möglich ist. In this protection circuit, the sensor detects the signal present at the pin P and potential controls the first transistor T1 (transfer gate) in such a way that no current injection into the core region K is possible. Im einzelnen arbeitet die Schaltung wie folgt: Specifically, the circuit operates as follows:

Wenn das Potential an dem Pin P unter eine zweite Spannung VSS gezogen wird, schaltet der Sensor 5 durch und zieht das Potential am Eingang des Inverters I auf das an dem Pin P an liegende Potential. When the potential at pin P is pulled under a second voltage VSS, the sensor 5 turns on and pulls the potential at the input of the inverter I on the at pin P at opposite potential. Am Ausgang des Inverters I liegt somit ein hohes Potential an, durch das der fünfte Transistor T5, der vorzugsweise ein NMOS-Transistor ist, durchgeschaltet wird. At the output of the inverter I is thus at a high potential through the fifth transistor T5, which is preferably an NMOS transistor, is turned on. Dies wiederum hat zur Folge, daß der erste Transistor T1 (Transfergate) gesperrt wird und dadurch kein Strom in den Kernbereich K fließen kann. This means that the first transistor T1 (transfer gate) is disabled and can thus not flow into the core region K turn has the consequence.

Liegt an dem Pin P eine Spannung im Bereich zwischen der er sten Spannung VDD und der zweiten Spannung VSS an, wobei die ser Zustand als Standard-Funktionsbereich anzusehen ist, so befindet sich der Sensor S in gesperrtem Zustand, und am Ein gang des Inverters I liegt die erste Spannung VDD an. Is located at the pin P is a voltage in the range between the he sten voltage VDD and the second voltage VSS, wherein the ser state is considered as the standard operating range, then the sensor S is in a locked state, and on a gear of the inverter I is located on the first voltage VDD. Am Aus gang des Inverters I liegt somit ein niedriges Potential, so daß der fünfte Transistor T5 sperrt. At the transition from the inverter I is thus a low potential so that the fifth transistor T5 is off. Diese hat zur Folge, daß der erste Transistor T1 durchschaltet und eine Verbindung mit dem Kernbereich K hergestellt wird. This has the result that the first transistor T1 turns on and it connects to the core region K prepared.

Wenn sich das Potential an dem Pin P über die erste Spannung VDD erhöht, bestehen im wesentlichen die gleichen Schaltzu stände, wie in dem zuvor beschriebenen Fall, bei dem das Po tential zwischen der ersten Spannung VDD und der zweiten Spannung VSS liegt. When the potential at the pin P via the first voltage VDD, consist essentially the same Schaltzu stands, as in the case described above, in which the bottom is in tential between the first voltage VDD and the second voltage VSS. Der erste Transistor T1 begrenzt hierbei jedoch das Potential an dem Pin auf einen Wert, der der Dif ferenz zwischen der ersten Spannung VDD und der Einsatzspan nung des ersten Transistors T1 entspricht, so daß ein Strom fluß in den Kernbereich K verhindert wird. However, the first transistor T1 is limited in this case the potential at the pin to a value that corresponds to the Dif ference between the first voltage VDD and the insert clamping voltage of the first transistor T1, so that a current flow is prevented in the core region K.

Die Steuerschaltung C dient dazu, den ersten Transistor T1 auch durch einen an ihrem Eingang anliegenden Strom Ic aus dem Kernbereich heraus zu steuern, wenn das Potential an dem Pin P zwischen den Spannungen VSS und VDD liegt. The control circuit C is used to control the first transistor T1 also by a voltage applied to its input current Ic from the core portion out, when the potential at the pin P is located between voltages VSS and VDD.

Fig. 2 zeigt den Verlauf der Spannung an dem zweiten Ausgang des ersten Transistors T1 (dh nach dem Transfergate) in Ab hängigkeit von dem an dem Pin P anliegenden Potential. Fig. 2 shows the course of the voltage at the second output of the first transistor T1 (ie, after the transfer gate) in Ab dependence of the voltage applied to the pin P potential. Bei der Simulation wurde anstatt des Kernbereichs ein Belastungs widerstand von 10 Mohm verwendet. In the simulation, an exercise was instead the core area resistance of 10 Mohm used. Aus dem Verlauf der Kurve wird deutlich, dass die Spannung an dem Kernbereich maximal -0,48 Volt beträgt, wenn sich die Spannung an dem Pin P in einem Bereich zwischen 0 Volt und -3 Volt ändert. From the course of the curve is clear that the voltage at the core region amounts to a maximum of -0.48 volts when the voltage at pin P changes in a range between 0 volts and -3 volts. Für diese Messung wurde der Kernbereich durch einen Belastungswider stand von 10 Mohm simuliert. For this measurement, the core area has been through a load resistance was 10 Mohm simulated. Aus dem Verlauf der Kurve wird deutlich, daß die Spannung an dem Kernbereich maximal etwa 0 Volt beträgt, wenn sich die Spannung an dem Pin P in einem Bereich zwischen -3 Volt und 0 Volt ändert. From the course of curve it is apparent that the voltage at the core region amounts to a maximum of approximately 0 volts when the voltage at pin P varies in a range between -3 volts and 0 volts.

Bezugszeichenliste LIST OF REFERENCE NUMBERS

T1-T9 erster bis neunter Transistor T1-T9 first to ninth transistor
R Vorwiderstand R series resistor
P Pin P Pin
S Sensor S sensor
I Inverter I inverter
C Steuerschaltung C control circuit
VDD erste Spannung VDD first voltage
VSS zweite Spannung VSS second voltage
K Kernbereich K core area
Ic Steuerstrom Ic control current

Claims (7)

1. Latch-up Schutzschaltung für integrierte Schaltungen, gekennzeichnet durch einen Sensor (S) zum Erfassen eines an einem Pin (P) einer integrierten Schaltung anliegenden Potentials, sowie einen in Reihe zwischen den Pin und einen Kernbereich der integrierten Schaltung geschalteten ersten Transistor (T1), der durch den Sensor gesperrt wird, so daß kein Strom in den Kernbereich fließen kann, wenn das Potential größer als eine erste Spannung (VDD) oder kleiner als eine zweite Spannung (VSS) wird. 1. latch-up protection circuit for integrated circuits, characterized by a sensor (S) for detecting a on a pin (P) of an integrated circuit applied potential, as well as a series-connected between the pin and a core region of the integrated circuit the first transistor (T1 ), which is blocked by the sensor so that no current can flow into the core region, when the potential is larger than a first voltage (VDD) or less than a second voltage (VSS).
2. Latch-up Schutzschaltung nach Anspruch 1, dadurch gekennzeichnet, dass ein Inver ter (I) vorgesehen ist, dessen Eingang mit dem Ausgang des Sensors (S) verbunden ist, und dessen Ausgang über einen fünften Transistor (T5) den ersten Transistor (T1) schaltet. 2. latch-up protection circuit according to claim 1, characterized in that a Inver ter (I) is provided, the input to the output of the sensor (S) is connected, and its output connected via a fifth transistor (T5) of the first transistor ( T1) switches.
3. Latch-up Schutzschaltung nach Anspruch 2, dadurch gekennzeichnet, dass der fünfte Transistor (T5) ein NMOS-Transistor ist, dessen Ausgang mit dem Steueranschluß des ersten Transistors (T1) verbunden ist. 3. latch-up protection circuit according to claim 2, characterized in that the fifth transistor (T5) is a NMOS transistor having its output connected to the control terminal of the first transistor (T1) is connected.
4. Latch-up Schutzschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass der Inver ter (I) durch eine Reihenschaltung eines dritten und eines Vierten Transistors (T3, T4) realisiert ist, wobei der Ein gangsanschluß durch die Steueranschlüsse dieser Transistoren und der Ausgangsanschluß durch den Verbindungspunkt der bei den Transistoren gebildet ist. 4. latch-up protection circuit according to claim 2 or 3, characterized in that the Inver ter (I) by a series circuit of a third and a fourth transistor (T3, T4) is realized, the A input terminal of the control terminals of these transistors and the output terminal is formed in the transistors through the connection point.
5. Latch-up Schutzschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass eine Steu erschaltung (C) vorgesehen ist, an der als Steuerstrom ein aus dem Kernbereich zugeführter Strom (Ic) anliegt und mit der der erste Transistor (T1) schaltbar ist, wenn das Poten tial an dem Pin im Bereich zwischen der ersten und der zwei ten Spannung (VDD; VSS) liegt. 5. latch-up protection circuit according to any one of claims 1 to 4, characterized in that a STEU erschaltung (C) is provided which rests on the as control current a from the core area supplied current (Ic) and to the first transistor (T1) is switchable when the poten tial on the pin in the region between the first and two ten voltage; is (VDD VSS).
6. Latch-up Schutzschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Steu erschaltung durch eine Reihenschaltung eines achten und eines neunten Transistors (T8, T9) realisiert ist, wobei der Steu erstrom (Ic) an den Steueranschlüssen dieser Transistoren an liegt und der Ausgangsanschluß durch den Verbindungspunkt der beiden Transistoren gebildet ist. 6. latch-up protection circuit according to claim 5, characterized in that the STEU erschaltung is implemented by a series combination of an eighth and a ninth transistor (T8, T9), the STEU erstrom (Ic) is applied to the control terminals of these transistors and the output terminal is formed by the junction of the two transistors.
7. Latch-up Schutzschaltung nach einem der vorhergehenden An sprüche, dadurch gekennzeichnet, dass der erste Transistor (T1) als Transfergate geschaltet ist. 7. latch-up protection circuit according to any one of the preceding claims, characterized in that the first transistor (T1) is connected as a transfer gate.
DE1999158204 1999-12-02 1999-12-02 Latch-up protection circuits for integrated circuits Expired - Fee Related DE19958204B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE1999158204 DE19958204B4 (en) 1999-12-02 1999-12-02 Latch-up protection circuits for integrated circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE1999158204 DE19958204B4 (en) 1999-12-02 1999-12-02 Latch-up protection circuits for integrated circuits

Publications (2)

Publication Number Publication Date
DE19958204A1 true DE19958204A1 (en) 2001-06-13
DE19958204B4 DE19958204B4 (en) 2004-04-08

Family

ID=7931243

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1999158204 Expired - Fee Related DE19958204B4 (en) 1999-12-02 1999-12-02 Latch-up protection circuits for integrated circuits

Country Status (1)

Country Link
DE (1) DE19958204B4 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009071965A1 (en) * 2007-12-06 2009-06-11 Freescale Semiconductor, Inc. Semiconductor device and apparatus including semiconductor device
US8605398B2 (en) 2009-08-06 2013-12-10 Freescale Semiconductor, Inc. Electronic device with protection circuit
US8853795B2 (en) 2009-02-23 2014-10-07 Freescale Semiconductor, Inc. Semiconductor device with appraisal circuitry

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5771140A (en) * 1995-11-28 1998-06-23 Lg Semicon Co., Ltd. Electro-static discharge and latch-up prevention circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5771140A (en) * 1995-11-28 1998-06-23 Lg Semicon Co., Ltd. Electro-static discharge and latch-up prevention circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009071965A1 (en) * 2007-12-06 2009-06-11 Freescale Semiconductor, Inc. Semiconductor device and apparatus including semiconductor device
WO2009072041A1 (en) * 2007-12-06 2009-06-11 Freescale Semiconductor, Inc. Semiconductor device and apparatus including semiconductor device
US8315026B2 (en) 2007-12-06 2012-11-20 Freescale Semiconductor, Inc. Semiconductor device and apparatus including semiconductor device
EP2552024A3 (en) * 2007-12-06 2013-03-13 Freescale Semiconductor, Inc. Semiconductor device and apparatus including semiconductor device
US8749936B2 (en) 2007-12-06 2014-06-10 Freescale Semiconductor, Inc. Semiconductor device and apparatus including semiconductor device
US8853795B2 (en) 2009-02-23 2014-10-07 Freescale Semiconductor, Inc. Semiconductor device with appraisal circuitry
US8605398B2 (en) 2009-08-06 2013-12-10 Freescale Semiconductor, Inc. Electronic device with protection circuit

Also Published As

Publication number Publication date
DE19958204B4 (en) 2004-04-08

Similar Documents

Publication Publication Date Title
DE3220721C2 (en)
DE4402095C2 (en) Electrostatic Entladeschutzschaltung with dynamic triggering
DE4121292C2 (en) Semiconductor memory device
DE69905615T2 (en) Against soft error resistant circuit
EP0587938B1 (en) Integrated buffer circuit
DE4211644C2 (en) Circuit arrangement for generating a constant voltage
DE4231415C1 (en) An interface circuit for coupling a logic low voltage circuit to a high voltage output, implemented in a standard CMOS technology
EP0504470B1 (en) Level converting circuit
DE4105268C2 (en) Differential sense amplifier
EP1086531B1 (en) Logic gate
DE4326134B4 (en) AC input detection circuit
DE2707744C2 (en)
DE3740571C2 (en) Circuit arrangement for power-on reset of integrated logic circuits in MOS technology
EP0483537B1 (en) Current source circuit
DE4432957C1 (en) switching means
DE2834110C2 (en)
DE19505293A1 (en) Polyvalent only memory cell with improved signal to noise ratio
DE4037206A1 (en) Source voltage control circuit
DE3319335C2 (en) Integrated circuit arrangement and method for controlling a high voltage generator
DE10351033A1 (en) High voltage half bridge gate driver for MOSFET power transistors has soft disconnection protection step and diagnostic feedback using external power supply and control
DE3626795C2 (en)
DE3911450C2 (en)
DE19855602A1 (en) Buffer circuit for digital data using dynamic threshold voltage MOS transistor
DE19530664C2 (en) Power MOSFET with overload protection circuit
DE19627197C1 (en) Apparatus for voltage multiplication with low dependency of the output voltage of the supply voltage

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee