DE19933980A1

DE19933980A1 - Integrated semiconductor memory with redundant memory cell devices and method for operating it causes memory cells to combine in standard devices with single addresses and a redundant device to replace one of the standard devices.

Info

Publication number: DE19933980A1
Application number: DE1999133980
Authority: DE
Inventors: Helmut Fischer; Thoralf Graetz
Original assignee: Siemens AG
Current assignee: Infineon Technologies AG
Priority date: 1999-07-20
Filing date: 1999-07-20
Publication date: 2001-03-15

Abstract

Memory cells combine in standard devices with single addresses and a redundant device (RWL) to replace one of the standard devices. One address for the standard device to be replaced by the redundant device is stored in programmable elements (F). For a standard device to be selected (WL4) memory picks up an address that is compared to a stored address and with a positive match the standard device to be selected is activated along with the redundant device.

Description

Die vorliegende Erfindung betrifft einen integrierten Halb leiterspeicher mit redundanten Einheiten von Speicherzellen zum Ersatz von normalen Einheiten von Speicherzellen und ein Verfahren zu seinem Betrieb.The present invention relates to an integrated half conductor memory with redundant units of memory cells to replace normal units of memory cells and a Procedure for its operation.

Integrierte Halbleiterspeicher weisen im allgemeinen zur Re paratur fehlerhafter Speicherzellen redundante Wortleitungen oder redundante Bitleitungen auf, die reguläre Leitungen mit defekten Speicherzellen adressenmäßig ersetzen können. Dabei wird der integrierte Speicher beispielsweise mit einer exter nen Prüfeinrichtung oder einer Selbsttesteinrichtung geprüft und anschließend eine Programmierung der redundanten Elemente vorgenommen. Eine Redundanzschaltung weist dann programmier bare Elemente z. B. in Form von Laserfuses oder elektrisch programmierbaren Fuses auf, die zum Speichern der Adresse ei ner zu ersetzenden Leitung dienen. Sie werden beispielsweise im Laufe des Herstellungsprozesses des Speichers mittels ei nes Laserstrahls bzw. einer sogenannten Brennspannung pro grammiert.Integrated semiconductor memories generally point to the right faulty memory cells redundant word lines or redundant bit lines, the regular lines with address defective memory cells can replace. there is the integrated memory, for example, with an external a test facility or a self-test facility and then programming the redundant elements performed. A redundancy circuit then has programming bare elements z. B. in the form of laser fuses or electrically programmable fuses, which are used to save the address serve to replace the line. For example, you will in the course of the manufacturing process of the memory by means of egg Nes laser beam or a so-called burning voltage per grammed.

Im Betrieb eines Halbleiterspeichers werden im Zuge eines Speicherzugriffs die zu ersetzenden regulären Leitungen durch die entsprechenden redundanten Leitungen adressenmäßig er setzt. Ein Speicherzellenfeld eines Halbleiterspeichers ist im allgemeinen in mehrere Bereiche unterteilt. Der Speicher bereich, innerhalb dessen eine redundante Leitung eine regu läre Leitung ersetzen kann, wird auch als Redundanzdomain be zeichnet. Die redundante Leitung kann sowohl innerhalb als auch außerhalb ihrer Redundanzdomain liegen. Eine Redundanz domain kann auch für eine Gruppe von redundanten Leitungen gelten. Innerhalb der Redundanzdomain können im allgemeinen fehlerhafte reguläre Leitungen ersetzt werden. In the operation of a semiconductor memory are in the course of a Memory access through the regular lines to be replaced the corresponding redundant lines in terms of address puts. A memory cell array of a semiconductor memory is generally divided into several areas. The store area within which a redundant line is a regu lary management can also be used as a redundancy domain draws. The redundant line can be both inside and are also outside of their redundancy domain. A redundancy domain can also be used for a group of redundant lines be valid. In general, within the redundancy domain defective regular lines are replaced.

Vor einem Speicherzugriff wird eine Redundanzauswertung in nerhalb eines ausgewählten Speicherbereichs durchgeführt. Da zu wird beispielsweise eine Adresse der ausgewählten regulä ren Leitung an einen Adreßdekoder angelegt, der einen Ver gleich der angelegten Adresse mit einer in einer Redundanz schaltung gespeicherten Adresse einer defekten regulären Lei tung durchführt. Bei einer Übereinstimmung wird durch die entsprechende Redundanzschaltung die zugehörige redundante Leitung aktiviert. Dieser Vergleich wird mit allen Redundanz schaltungen, die zu einer Redundanzdomain gehören, vollzogen. Jede dieser Redundanzschaltungen liefert im Anschluß an den Vergleich ein Signal, das Information darüber gibt, ob die angelegte Adresse mit der in der jeweiligen Redundanzschal tung gespeicherten Adresse übereinstimmt.A redundancy evaluation is carried out in before a memory access performed within a selected memory area. There For example, an address of the selected regular Ren line applied to an address decoder that a Ver equal to the created address with one in a redundancy circuit stored address of a defective regular Lei tion. If there is a match, the corresponding redundancy circuit the associated redundant Line activated. This comparison is made with all redundancy circuits that belong to a redundancy domain. Each of these redundancy circuits provides the following Compare a signal that gives information about whether the created address with the in the respective redundancy scarf stored address matches.

Bisher ist es üblich, vor einem Speicherzugriff die Signale aller Redundanzschaltungen, die zu einer Redundanzdomain ge hören, abzuwarten. Wird von keiner der Redundanzschaltungen eine Übereinstimmung mit der ursprünglich angelegten Adresse der regulären Leitung angezeigt, wird die adressierte regulä re Leitung vom Adreßdekoder aktiviert. Wird von einer der Redundanzschaltungen eine Übereinstimmung mit der ursprüng lich angelegten Adresse der regulären Leitung angezeigt, wird die adressierte reguläre Leitung nicht aktiviert, die zugehö rige redundante Leitung ist bereits aktiviert. Mit zunehmen der Speichergröße steigt die Anzahl der redundanten Leitungen und damit die Anzahl der Redundanzschaltungen. Werden die Si gnale der Redundanzschaltungen über einen gemeinsamen Signal pfad übertragen, verlängert sich mit einer steigenden Anzahl abzuwartender Signale insgesamt deren Signalpfad. Zudem steigt die Last entlang des Signalpfades, da eine größere An zahl von Redundanzschaltungen kontaktiert ist. Es erhöht sich die bei einem Speicherzugriff abzuwartende Zeit zur Aktivie rung einer regulären Leitung und dadurch insgesamt die Spei cherzugriffszeit. So far, it has been common to read the signals before accessing the memory of all redundancy circuits belonging to a redundancy domain listen to wait. None of the redundancy circuits a match with the address originally created the regular line is displayed, the addressed regular Right line from address decoder activated. Will one of the Redundancy circuits a match with the original displayed address of the regular line is displayed the addressed regular line is not activated, the associated Redundant line is already activated. Take with you memory size increases the number of redundant lines and thus the number of redundancy circuits. Will the Si gnale of the redundancy circuits via a common signal transmitted path, increases with an increasing number signals to be awaited in total their signal path. In addition the load increases along the signal path because of a larger increase number of redundancy circuits is contacted. It increases the waiting time to activate when accessing a memory establishment of a regular management and thereby the overall storage access time.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung eines integrierten Halbleiterspeichers mit redundanten Einheiten von Speicherzellen zum Ersatz von normalen Einheiten von Speicherzellen anzugeben, die einen beschleunigten Speicherzugriff nach einer Redundanzauswertung ermöglicht. Weiterhin besteht die Aufgabe, ein Verfahren zum Betrieb eines derartigen Halbleiterspeichers anzugeben, das eine kürzere Speicherzugriffszeit ermöglicht.The present invention has for its object a Circuit arrangement of an integrated semiconductor memory with redundant units of memory cells to replace normal units of memory cells that specify a accelerated memory access after redundancy evaluation enables. There is also the task of a method for Operation of such a semiconductor memory specify that enables a shorter memory access time.

Die Aufgabe betreffend das Verfahren zum Betrieb des inte grierten Halbleiterspeichers wird gelöst durch die Merkmale des Patentanspruchs 1. Die Aufgabe betreffend die Schaltungs anordnung des integrierten Halbleiterspeichers wird gelöst durch die Merkmale des Patentanspruchs 5. Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.The task regarding the procedure for operating the inte Gried semiconductor memory is solved by the features of claim 1. The task regarding the circuit arrangement of the integrated semiconductor memory is solved by the features of claim 5. Advantageous Aus and further training are characterized in the subclaims.

Der integrierte Halbleiterspeicher weist Speicherzellen auf, die in einem Speicherzellenfeld enthalten sind und die zu einzelnen adressierbaren normalen Einheiten und zu wenigstens einer redundanten Einheit zum Ersetzen einer der normalen Einheiten zusammengefaßt sind. Der Speicher weist ferner pro grammierbare Elemente auf, in denen eine Adresse der durch die redundante Einheit zu ersetzenden normalen Einheit ge speichert ist. Im Zuge eines Speicherzugriffs wird eine Adresse einer auszuwählenden normalen Einheit angelegt. Im Anschluß daran wird ein Vergleich der Adresse der auszuwäh lenden normalen Einheit mit der in den programmierbaren Ele menten gespeicherten Adresse durchgeführt. Bei festgestellter Übereinstimmung wird die auszuwählende normale Einheit gleichzeitig mit der redundanten Einheit aktiviert. Es wird also die redundante Einheit zusammen mit der zu ersetzenden defekten normalen Einheit ausgewählt. Um ein Datensignal ei ner adressierten Speicherzelle der aktivierten defekten nor malen Einheit nicht auszulesen, wird dieses unterdrückt. Es wird lediglich ein Datensignal einer adressierten Speicher zelle der aktivierten redundanten Einheit weiterverarbeitet. Die oben genannten Signale der Redundanzschaltungen, die zu einer Redundanzdomain gehören, im folgenden auch als Hit- Signale bezeichnet, müssen vor einer Aktivierung einer norma len Einheit nicht mehr abgewartet werden.The integrated semiconductor memory has memory cells, which are contained in a memory cell array and which are individual addressable normal units and at least a redundant unit to replace one of the normal ones Units are summarized. The memory also has pro grammable elements in which an address of the by the normal unit to be replaced redundant ge stores. In the course of a memory access, a Address of a normal unit to be selected created. in the Following this, a comparison of the address of the is to be selected normal unit with the one in the programmable ele ment stored address. If found Match becomes the normal unit to be selected activated simultaneously with the redundant unit. It will So the redundant unit together with the one to be replaced defective normal unit selected. To egg data signal ner addressed memory cell of the activated defective nor not read out the painting unit, this is suppressed. It is just a data signal of an addressed memory cell of the activated redundant unit processed further. The above signals of the redundancy circuits, which too belong to a redundancy domain, in the following also as a hit Signals must be activated before a norma len unit can no longer be waited for.

Zur Aktivierung einer der normalen Einheiten bzw. der redun danten Einheit ist eine bestimmte Zeit notwendig. Diese Zeit ist physikalisch gegeben durch eine relativ hohe Anzahl von Speicherzellen innerhalb einer normalen bzw. redundanten Ein heit und deren kapazitives Verhalten. Während der Zeit, in der die normalen und redundanten Einheiten aktiviert werden, können die Hit-Signale der Redundanzschaltungen, die zu einer Redundanzdomain gehören, überprüft werden. Diese werden nun mehr dazu benutzt, ein Datensignal einer adressierten Spei cherzelle einer aktivierten defekten normalen Einheit zu un terdrücken. Die Zeit bis zur Auslese eines Datensignals einer adressierten Speicherzelle einer funktionstüchtigen normalen Einheit wird insgesamt verkürzt. Die Laufzeit der Hit-Signale und die Aktivierungszeit der normalen Einheit addieren sich nicht mehr. Da die Hit-Signale der Redundanzschaltungen bis zur Aktivierung einer der normalen Einheiten nicht mehr abge wartet werden muß, wird bei der Schaltungsrealisierung die zugehörige Ansteuerungslogik vereinfacht, was außerdem zu ei ner Flächeneinsparung führt.To activate one of the normal units or the redun a certain time is necessary. This time is physically given by a relatively large number of Memory cells within a normal or redundant on unit and its capacitive behavior. During the time in which the normal and redundant units are activated, can the hit signals of the redundancy circuits leading to a Redundancy domain belong to be checked. These are now used a data signal of an addressed memory cher cell of an activated defective normal unit to un press. The time until a data signal is read out addressed memory cell of a functional normal Unit is shortened overall. The runtime of the hit signals and the activation time of the normal unit add up no more. Since the hit signals of the redundancy circuits up to activate one of the normal units must be waited, the circuit realization associated control logic simplified, which also ei leads to space savings.

Die Erfindung eignet sich für beliebige Speicher, bei denen eine Reparatur von defekten Einheiten durch redundante Ein heiten erfolgt. Bei den normalen Einheiten handelt es sich beispielsweise um reguläre Wort- oder Bitleitungen, bei den redundanten Einheiten um redundante Wort- oder Bitleitungen. Es besteht jedoch auch die Möglichkeit, statt einzelner Wort- oder Bitleitungen größere Einheiten von Speicherzellen, bei spielsweise einzelne Speicherzellenblöcke, durch entsprechen de redundante Einheiten zu ersetzen.The invention is suitable for any memory in which a repair of defective units through redundant on units. The normal units are for example, regular word or bit lines in which redundant units around redundant word or bit lines. However, there is also the option of or bit lines larger units of memory cells, at for example, individual memory cell blocks, by correspond de to replace redundant units.

Eine Ausführungsform sieht einen Halbleiterspeicher vor, bei dem das Speicherzellenfeld oder ein Teil des Speicherzellen feldes in mehrere rechteckige Blöcke unterteilt ist, die an zwei gegenüberliegenden Seiten durch jeweils einen Lesever stärker voneinander getrennt sind. In einem Block sind norma le Einheiten und redundante Einheiten enthalten. Bei der Ak tivierung einer der Einheiten eines Blocks werden die Lese verstärker an den gegenüberliegenden Seiten des Blocks akti viert. Ein Leseverstärker kann also von zwei aneinanderlie genden Blöcken aktiviert werden. Es muß daher sichergestellt sein, daß in einem Block beispielsweise nicht zwei Wortlei tungen aktiviert werden oder daß beispielsweise nicht jeweils eine Wortleitung zweier aneinanderliegender Blöcke aktiviert wird. Demzufolge ist bei der Programmierung der programmier baren Elemente der Redundanzschaltungen sicherzustellen, daß sich eine durch eine redundante Einheit zu ersetzende normale Einheit und die entsprechende redundante Einheit nicht im gleichen Block und nicht in aneinander angrenzenden Blöcken befinden. Es wird also allgemein beispielsweise eine defekte Wortleitung durch eine redundante Wortleitung eines anderen, nicht benachbarten Blocks ersetzt (Interblockredundanz). Das bedeutet, die redundante Wortleitung liegt außerhalb ihrer Redundanzdomain.One embodiment provides a semiconductor memory which the memory cell array or part of the memory cell field is divided into several rectangular blocks two opposite sides by a reading ver are more separated. In one block are norma le units and redundant units included. With the Ak Activation of one of the units of a block will be the reading amplifier on the opposite sides of the block acti fourth. A sense amplifier can therefore be connected to one another by two blocks are activated. It must therefore be ensured be that, for example, not two words in a block lines are activated or that for example not each a word line of two adjacent blocks is activated becomes. As a result, when programming, the programming elements of the redundancy circuits ensure that a normal one to be replaced by a redundant unit Unit and the corresponding redundant unit not in the same block and not in adjacent blocks are located. So, for example, it becomes generally a defective one Word line through a redundant word line from another, blocks not adjacent replaced (interblock redundancy). The means the redundant word line is outside of it Redundancy domain.

Da bei der vorliegenden Erfindung die redundanten Einheiten eines Blocks nicht zur Reparatur einer normalen Einheit des selben Blocks verwendet werden können und auch die redundan ten Einheiten benachbarter Blöcke nicht verwendet werden kön nen, reduziert sich die Anzahl der Reparaturmöglichkeiten. Der Anteil dieses nicht zur Reparatur nutzbaren Bereichs ver ringert sich jedoch mit zunehmender Speichergröße. So fällt eine derartige Reduzierung von Reparaturmöglichkeiten bei mo dernen Halbleiterbausteinen mit einer hohen Anzahl von Blöc ken kaum noch ins Gewicht.Since in the present invention the redundant units of a block not to repair a normal unit of the same blocks can be used and also redundant units of adjacent blocks cannot be used the number of repair options is reduced. The proportion of this area that cannot be used for repair ver wrestles with increasing memory size. So falls such a reduction in repair options at mo their semiconductor devices with a high number of blocks weight hardly.

Eine Weiterbildung der Erfindung sieht vor, daß zur Unter drückung eines Datensignals einer adressierten Speicherzelle der aktivierten normalen Einheit der entsprechende Signalpfad zur Ein-/Ausgabe des Datensignals elektrisch unterbrochen wird. Dazu wird beispielsweise eine Schaltung zur Ausgabe des Datensignals so angesteuert, daß der entsprechende Signalpfad unterbrochen ist.A further development of the invention provides that the sub Pressing a data signal from an addressed memory cell the corresponding normal path of the activated normal unit electrically interrupted for input / output of the data signal becomes. For this purpose, a circuit for outputting the Data signal controlled so that the corresponding signal path is interrupted.

Eine weitere Weiterbildung sieht vor, daß zur Weiterverarbei tung eines Datensignals einer adressierten Speicherzelle der aktivierten redundanten Einheit der entsprechende Signalpfad zur Ein-/Ausgabe des Datensignals ausschließlich der akti vierten redundanten Einheit aktiviert wird. Dies geschieht beispielsweise durch eine Schaltung zur Ausgabe eines Daten signals, die so angesteuert wird, daß der entsprechende Si gnalpfad aktiviert ist.Another training provides that for further processing device of a data signal of an addressed memory cell activated redundant unit the corresponding signal path for input / output of the data signal only the acti fourth redundant unit is activated. this happens for example, by a circuit for outputting data signals, which is controlled so that the corresponding Si signal path is activated.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen:The invention is described below with reference to the drawing illustrated figures explained in more detail. Show it:

Fig. 1 eine Schaltungsanordnung eines in Blöcken unter teilten Speicherzellenfeldes eines integrierten Halbleiterspeichers, Fig. 1 shows a circuit arrangement of an integrated semiconductor memory in blocks divided memory cell array,

Fig. 2 eine schematische Darstellung des matrixförmigen Speicherzellenfeldes, Fig. 2 is a schematic representation of the matrix-shaped memory cell array,

Fig. 3 eine Weiterbildung der Schaltungsanordnung nach Fig. 1. Fig. 3 is a development of the circuit arrangement of FIG. 1.

Fig. 2 ist ein matrixförmig organisiertes Speicherzellenfeld beispielsweise eines DRAM zu entnehmen, das reguläre Wortlei tungen WL und Bitleitungen BL aufweist, in deren Kreuzungs punkten Speicherzellen MC angeordnet sind. Zum besseren Ver ständnis wird die Erfindung nur bezüglich einer einzigen red undanten Wortleitung RWL erläutert, so daß nur eine der regu lären Wortleitungen WL repariert werden kann. In der Praxis weist ein integrierter Speicher in der Regel mehrere redun dante Wortleitungen oder allgemein redundante Einheiten zum Ersatz von normalen Einheiten auf mit einer entsprechenden Anzahl von Redundanzschaltungen. FIG. 2 shows a memory cell array organized in a matrix, for example a DRAM, which has regular word lines WL and bit lines BL, in the intersection of which memory cells MC are arranged. For a better understanding, the invention is only explained with respect to a single redundant word line RWL, so that only one of the regular word lines WL can be repaired. In practice, an integrated memory usually has several redundant word lines or generally redundant units to replace normal units with a corresponding number of redundancy circuits.

Die Speicherzellen MC des gezeigten Speichers beinhalten je weils einen Auswahltransistor und einen Speicherkondensator. Dabei sind Steuereingänge der Auswahltransistoren mit einer der Wortleitungen WL verbunden, während ein Hauptstrompfad der Auswahltransistoren zwischen dem Speicherkondensator der jeweiligen Speicherzelle MC und einer der Bitleitungen BL an geordnet ist.The memory cells MC of the memory shown each contain Weil a selection transistor and a storage capacitor. The control inputs of the selection transistors have a of the word lines WL connected while a main current path the selection transistors between the storage capacitor respective memory cell MC and one of the bit lines BL is ordered.

Das Speicherzellenfeld 10 des in Fig. 1 dargestellten Halb leiterspeichers ist hier in vier Blöcke 1 bis 4 unterteilt. Die rechteckigen Blöcke 1 bis 4 sind an zwei gegenüberliegen den Seiten durch jeweils einen Leseverstärker SA voneinander getrennt. Jeder der Blöcke 1 bis 4 enthält mehrere Wortlei tungen WL. Entsprechend der Aufteilung des Speicherzellenfel des 10 ist auch die Ansteuerungsschaltung DEC in Blöcke 21 bis 24 aufgeteilt. Jeder der Blöcke 21 bis 24 der Ansteue rungsschaltung DEC enthält eine der Redundanzschaltungen 11 bis 14, hier am Beispiel der Redundanzschaltung 12 des Blocks 22 näher dargestellt. Die Redundanzschaltung 12 enthält pro grammierbare Elemente F, in denen die Adresse der durch die redundante Wortleitung RWL zu ersetzenden normalen Wortlei tung WL4 gespeichert ist. Jede Redundanzschaltung 11 bis 14 weist einen Ausgang auf, der mit einer Sammelleitung EN ver bunden ist. Ferner weist jeder der Blöcke 21 bis 24 der Aus wahlschaltung DEC einen Eingang auf, der ebenfalls mit der Sammelleitung EN verbunden ist. Die Auswahlschaltung DEC und die Redundanzschaltungen 11 bis 14 sind weiterhin mit einem Adreßbus ADR verbunden, auf dem eine Wortleitungsadresse an legbar ist.The memory cell array 10 of the semiconductor memory shown in FIG. 1 is divided into four blocks 1 to 4 here. The rectangular blocks 1 to 4 are separated from each other on two opposite sides by a sense amplifier SA. Each of blocks 1 to 4 contains several word lines WL. In accordance with the division of the memory cell array in FIG. 10 , the drive circuit DEC is also divided into blocks 21 to 24 . Each of the blocks 21 to 24 of the control circuit DEC contains one of the redundancy circuits 11 to 14 , shown here in more detail using the example of the redundancy circuit 12 of the block 22 . The redundancy circuit 12 contains per programmable elements F, in which the address of the normal word line WL4 to be replaced by the redundant word line RWL is stored. Each redundancy circuit 11 to 14 has an output which is connected to a bus EN. Furthermore, each of the blocks 21 to 24 of the selection circuit DEC has an input which is also connected to the bus EN. The selection circuit DEC and the redundancy circuits 11 to 14 are also connected to an address bus ADR on which a word line address can be applied.

Im folgenden wird die Funktionsweise des in Fig. 1 darge stellten Halbleiterspeichers näher erläutert.The mode of operation of the semiconductor memory shown in FIG. 1 is explained in more detail below.

Auf dem Adreßbus ADR wird die Adresse der auszuwählenden Wortleitung WL4 des Blocks 4 angelegt. Die an den einzelnen Blöcken 21 bis 24 der Auswahlschaltung DEC anliegende Adresse wird mit den in den Redundanzschaltungen 11 bis 14 gespei cherten Adressen verglichen. In diesem Beispiel stimmt die in der Redundanzschaltung 12 gespeicherte Adresse mit der ange legten Adresse der Wortleitung WL4 überein. Das bedeutet, die Wortleitung WL4 des Blocks 4 wird durch die redundante Wort leitung RWL des Blocks 2 adressenmäßig ersetzt. Die Redun danzschaltung 12 wählt die redundante Wortleitung RWL des Blocks 2 aus. Gemäß der auf dem Adreßbus ADR anliegenden Adresse der Wortleitung WL4 wird diese gleichzeitig mit der redundanten Wortleitung RWL von der Auswahlschaltung DEC ak tiviert. Die Wortleitung WL4 und die redundante Wortleitung RWL sind also zu einem gleichen Zeitpunkt im aktiven Zustand.The address of the word line WL4 of block 4 to be selected is created on the address bus ADR. The address applied to the individual blocks 21 to 24 of the selection circuit DEC is compared with the addresses stored in the redundancy circuits 11 to 14 . In this example, the information stored in the redundancy circuit 12 address with the address being inserted the word line WL4 not match. This means that the word line WL4 of block 4 is replaced by the address of the redundant word line RWL of block 2 . The redundancy circuit 12 selects the redundant word line RWL of the block 2 . In accordance with the address of the word line WL4 present on the address bus ADR, this is activated simultaneously with the redundant word line RWL by the selection circuit DEC. The word line WL4 and the redundant word line RWL are therefore in the active state at the same time.

Aufgrund des kapazitiven Verhaltens der an der Wortleitung WL4 und redundanten Wortleitung RWL angeschlossenen Speicher zellen MC verstreicht eine gewisse Zeit bis zur Aktivierung der jeweiligen Leitung. Während dieser Zeit werden die Hit- Signale H der jeweiligen Redundanzschaltungen 11 bis 14 auf die Sammelleitung EN ausgegeben. Die Hit-Signale H geben In formation darüber, ob eine in den jeweiligen Redundanzschal tungen 11 bis 14 gespeicherte Adresse mit der auf dem Adreß bus ADR anliegenden Adresse übereinstimmt.Due to the capacitive behavior of the memory cells MC connected to the word line WL4 and redundant word line RWL, a certain time elapses before the respective line is activated. During this time, the hit signals H of the respective redundancy circuits 11 to 14 are output on the bus EN. The hit signals H give information about whether an address stored in the respective redundancy circuits 11 to 14 matches the address present on the address bus ADR.

Mit der Aktivierung der Wortleitung WL4 und der redundanten Wortleitung RWL werden die jeweils anliegenden Leseverstärker SA aktiviert. Um zu verhindern, daß Datensignale der beiden adressierten Speicherzellen MC2 und MC4 gemeinsam über die ausschnittsweise dargestellte Bitleitung BL auf eine Leitung A ausgegeben werden, wird das Datensignal der Speicherzelle MC4 der aktivierten Wortleitung WL4 unterdrückt. Der Block 24 der Auswahlschaltung DEC erkennt das Signal H der Redundanz schaltung 12 und unterbricht beispielsweise den entsprechen den Signalpfad 54 zur Ein-/Ausgabe des Datensignals der aus gewählten Speicherzelle MC4. Dies ist symbolhaft durch den Schalter 5 zwischen der Bitleitung BL und der Leitung A dar gestellt. Das Datensignal der adressierten Speicherzelle MC2 wird weiterverarbeitet. Der entsprechende Signalpfad 52 ist nicht unterbrochen. When the word line WL4 and the redundant word line RWL are activated, the respective sense amplifiers SA present are activated. In order to prevent data signals from the two addressed memory cells MC2 and MC4 from being output together on a line A via the bit line BL shown in sections, the data signal from the memory cell MC4 of the activated word line WL4 is suppressed. The block 24 of the selection circuit DEC recognizes the signal H of the redundancy circuit 12 and interrupts, for example, the corresponding signal path 54 for input / output of the data signal from the selected memory cell MC4. This is symbolically provided by the switch 5 between the bit line BL and the line A. The data signal of the addressed memory cell MC2 is processed further. The corresponding signal path 52 is not interrupted.

In Fig. 3 ist ein Halbleiterspeicher ähnlich Fig. 1 darge stellt, bei dem zwischen der Auswahlschaltung DEC und dem Speicherzellenfeld 10 ein Dekoder 60 geschaltet ist. Beide Signalpfade 52 und 54 sind zunächst unterbrochen. Um nach der Aktivierung der redundanten Wortleitung RWL und der Wortlei tung WL4 lediglich ein Datensignal der adressierten Speicher zelle MC2 auszulesen, wird ausschließlich der Signalpfad 52 zur Ein-/Ausgabe des Datensignals der Speicherzelle MC2 akti viert, hier beispielhaft durch das Signal 61 des Dekoders 60. Im Vergleich zur Ausführung nach Fig. 1 ist hier ein strom sparenderer Betrieb möglich.In Fig. 3 is a semiconductor memory similar to Fig. 1 Darge provides, in which a decoder 60 is connected between the selection circuit DEC and the memory cell array 10 . Both signal paths 52 and 54 are initially interrupted. In order to read only a data signal from the addressed memory cell MC2 after the activation of the redundant word line RWL and the word line WL4, only the signal path 52 for input / output of the data signal of the memory cell MC2 is activated, here, for example, by the signal 61 of the decoder 60 . In comparison to the embodiment according to FIG. 1, a more economical operation is possible here.

Claims

1. Method for operating an integrated semiconductor memory

- With memory cells (MC) which are contained in a memory cell array ( 10 ) and which are combined into individually addressable normal units (WL),
with memory cells (MC) which are contained in a memory cell array ( 10 ) and which are combined to form at least one redundant unit (RWL) to replace one of the normal units (WL),
with programmable elements (F) in which an address of the normal unit (WL4) to be replaced by the redundant unit (RWL) is stored,

characterized in that

an address of a normal unit to be selected (WL4) is created,
a comparison of the address of the normal unit to be selected (WL4) with the address stored in the programmable elements (F) is carried out,
- if a match is found, the normal unit to be selected (WL4) is activated simultaneously with the redundant unit (RWL),
- A data signal of an addressed memory cell (MC2) of the activated redundant unit (RWL) is processed and
- A data signal of an addressed memory cell (MC4) of the activated normal unit (WL4) is suppressed.

2. The method according to claim 1, characterized in that

- The memory cell array ( 10 ) or part of the memory cell lenfeldes ( 10 ) in several rectangular blocks ( 1 ; 4 ) is divided under, which are separated on two opposite sides by a sense amplifier (SA), and
- The normal unit (WL4) to be replaced by the redundant unit (RWL) and the redundant unit (RWL) are not in the same block and not in adjacent blocks.

3. The method according to any one of the preceding claims, characterized in that a corresponding signal path ( 54 ) for input / output of a Da tensignals a selected memory cell (MC4) of the acti fourth normal unit (WL4) is electrically interrupted.

4. The method according to any one of claims 1 or 2, characterized in that only a corresponding signal path ( 52 ) for input / output of a data signal from a selected memory cell (MC2) of the activated redundant unit (RWL) is activated.

5. Integrated semiconductor memory

- With memory cells (MC), which are contained in a memory cell array ( 10 ) and which are combined into individually addressable normal units (WL), and
- With memory cells (MC), which are contained in a memory cell array ( 10 ) and to at least one redundant unit (RWL) to replace one of the normal units (WL) are summarized,
with an address bus (ADR), on which an address of one of the normal units (WL) can be created,
- With a redundancy circuit ( 12 ), which is connected to the address bus (ADR), for storing an address of the normal unit (WL4) to be replaced by the redundant unit (RWL) by means of programmable elements (F), for comparing those on the address bus (ADR) pending address with the stored address and for selection of the redundant unit (RWL) if a match is found,
- With a selection circuit (DEC), which is connected to the address bus (ADR), to activate the normal unit (WL4) according to the address present on the address bus (ADR), to simultaneously activate the selected redundant unit (RWL) and to suppress it a data signal of an addressed memory cell (MC4) of the activated normal unit (WL4).