DE19929235B4 - Vertical DMOS transistor and method of fabricating a vertical DMOS transistor - Google Patents

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Abstract

Vertikaler DMOS-Transistor, mit:
– einem Halbleitersubstrat (1) des einen Leitungstyps,
– einer auf dem Halbleitersubstrat (1) angeordneten epitaktischen Schicht (2) des anderen Leitungstyps, wobei im Bereich zwischen dem Halbleitersubstrat (1) und der epitaktischen Schicht (2) ein hochdotierter Buried Layer (3) des anderen Leitungstyps liegt und der Buried Layer (3) über eine hochdotierte Zone (4) des anderen Leitungstyps mit einer Drainelektrode (10) verbunden ist,
– einer in einem Oberflächenbereich der epitaktischen Schicht (2) vorgesehenen Body-Zone (5) und
– einer in der Body-Zone (5) angeordneten Source-Zone (6) des anderen Leitungstyps,
– einer in einem Bereich um den Buried Layer (3) vorgesehenen hochdotierten Pedestal-Zone (11) des anderen Leitungstyps.Vertical DMOS transistor, with:
A semiconductor substrate (1) of one conductivity type,
An epitaxial layer (2) of the other conduction type arranged on the semiconductor substrate (1), wherein a highly doped buried layer (3) of the other conduction type lies in the region between the semiconductor substrate (1) and the epitaxial layer (2) and the buried layer (2) 3) is connected to a drain electrode (10) via a heavily doped zone (4) of the other conductivity type,
A body zone (5) provided in a surface area of the epitaxial layer (2) and
A source zone (6) of the other conductivity type arranged in the body zone (5),
- One in a region around the buried layer (3) provided for heavily doped pedestal zone (11) of the other conductivity type.

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft einen vertikalen DMOS-Transistor mit einem Halbleitersubstrat des einen Leitungstyps, einer auf dem Halbleitersubstrat angeordneten epitaktischen Schicht des anderen Leitungstyps, wobei im Bereich zwischen dem Halbleitersubstrat und der epitaktischen Schicht ein hochdotierter Buried Layer des anderen Leitungstyps liegt und der Buried Layer über eine hochdotierte Zone des anderen Leitungstyps mit einer Drainelektrode verbunden ist sowie ein Verfahren zu seiner Herstellung.The The present invention relates to a vertical DMOS transistor having a Semiconductor substrate of the one conductivity type, one on the semiconductor substrate arranged epitaxial layer of the other conductivity type, wherein in the area between the semiconductor substrate and the epitaxial Layer is a highly doped buried layer of the other line type and the buried layer over a heavily doped zone of the other conductivity type with a drain electrode and a method for its production.

Quasi-vertikale Leistungsschalter, wie beispielsweise BiCDMOS-Transistoren (bipolare CMOS/DMOS-Transistoren) in SPT (Smart Power Technologies)-Technologien werden in ihrer Spannungsfestigkeit nach dem jeweils höchsten auftretenden Spannungen eingeteilt. Oft ist eine derart hohe Spannungsfestigkeit jedoch nicht für alle Transistoren eines integrierten Schaltkreises notwendig.Quasi-vertical Circuit breakers, such as BiCDMOS transistors (bipolar CMOS / DMOS transistors) in SPT (Smart Power Technologies) technologies are in their dielectric strength after each highest divided voltages occurring. Often, such a high dielectric strength but not for all transistors of an integrated circuit necessary.

6 zeigt schematisch einen üblichen quasi-vertikalen N-Kanal-DMOS-Leistungstransistor in einem Schnitt. Auf einem p-leitenden Siliziumsubstrat 1 befindet sich eine n-leitende epitaktische Siliziumschicht 2, wobei zwischen dem Substrat 1 und der Schicht 2 ein n+-leitender Buried Layer vorgesehen ist. Dieser wird durch Implantation von n+-Dotierstoff in die Oberfläche des Substrates 1 vor Abscheidung der Schicht 2 und durch eine nach Abscheidung dieser Schicht 2 vorgenommene Temperaturbehandlung erzeugt. In der Schicht 2 befindet sich eine p-leitende Body-Zone 5, in welcher eine n+-leitende Source-Zone 6 vorgesehen ist. Die Source-Zone 6 ist mit einer Metallisierung 7 versehen, die auch als Gate-Elektrode über einer Gate-Isolierschicht 8 aus Siliziumdioxid wirkt. Ein Kanal 9 besteht so an der Oberfläche der Body-Zone 5 unterhalb der Gate-Isolierschicht 8. Der Buried Layer 3 ist über eine hochdotierte n+-leitende Kollektorzone 4 mit einer nicht näher dargestellten Drain-Elektrode 10 verbunden. 6 schematically shows a conventional quasi-vertical N-channel DMOS power transistor in a section. On a p-type silicon substrate 1 there is an n-type epitaxial silicon layer 2 where between the substrate 1 and the layer 2 an n + -type buried layer is provided. This is done by implanting n + dopant into the surface of the substrate 1 before deposition of the layer 2 and by one after deposition of this layer 2 made temperature treatment. In the shift 2 there is a p-conducting body zone 5 , in which an n + -type source zone 6 is provided. The source zone 6 is with a metallization 7 which also serves as a gate electrode over a gate insulating layer 8th made of silicon dioxide. A channel 9 exists on the surface of the body zone 5 below the gate insulating layer 8th , The buried layer 3 is via a highly doped n + -type collector zone 4 with a drain electrode, not shown 10 connected.

7 zeigt den Verlauf der Dotierungskonzentration K (in willkürlichen Einheiten) für die epitaktische Schicht 2 und für den Buried Layer in Abhängigkeit von der Tiefe d von der Oberfläche ebenfalls in willkürlichen Einheiten. 7 shows the course of the doping concentration K (in arbitrary units) for the epitaxial layer 2 and for the buried layer as a function of depth d from the surface also in arbitrary units.

Bei diesem herkömmlichen quasi-vertikalen N-Kanal-DMOS-Leistungstransistor werden die Dicke und die Dotierungskonzentration der epitaktischen Schicht 2 durch die höchste geforderte Spannungsfestigkeit des Transistors bestimmt. Der Strom fließt nämlich von der Source-Metallisierung 7 durch den Kanal 9 und die epitaktische Schicht 2 in den Buried Layer 3 und über die Zone 4 zu der Drain-Elektrode 10. Dabei wird der spezifische Widerstand des Transistors im eingeschalteten Zustand im wesentlichen durch die Reihenschaltung des Widerstandes des Kanales 9, des Widerstandes der epitaktischen Schicht 2, des Widerstandes des Buried Layers 3 und des Widerstandes der Zone 4 bestimmt. Mit sinkenden Spannungsanforderungen kann also die epitaktische Schicht dünner gemacht und höher dotiert werden, um so den Gesamtwiderstand zu reduzieren.In this conventional quasi-vertical N-channel DMOS power transistor, the thickness and doping concentration of the epitaxial layer become 2 determined by the highest required withstand voltage of the transistor. Namely, the current flows from the source metallization 7 through the channel 9 and the epitaxial layer 2 in the buried layer 3 and over the zone 4 to the drain electrode 10 , In this case, the resistivity of the transistor in the on state is substantially by the series connection of the resistance of the channel 9 , the resistance of the epitaxial layer 2 , the resistance of the Buried Layers 3 and the resistance of the zone 4 certainly. With decreasing voltage requirements, therefore, the epitaxial layer can be thinned and doped higher, so as to reduce the total resistance.

Liegt nun bei einem integrierten Schaltkreis eine Anforderung für Leistungstransistoren mit zwei oder mehr unterschiedlichen Spannungsklassen vor, so bestimmt die höchste Spannungsklasse mit den größten Spannungen die Parameter für die epitaktische schicht, wobei die Größe der Leistungstransistoren so gewählt wird, daß der geforderte Widerstand Ron im eingeschalteten Zustand erreicht bzw. sicher unterschritten wird. In Leistungstransistoren mit geringeren Spannungsanforderungen könnte die epitaktische Schicht 2 an sich dünner gestaltet und höher dotiert werden; jedoch ist es in einer Epitaxieanlage nicht möglich, gezielt lokal unterschiedliche Dotierstoffkonzentrationen oder Dicken bei einer Scheibe einzustel len also in einem integrierten Schaltkreis Leistungstransistoren mit zwei oder mehr unterschiedlichen Spannungsklassen hergestellt werden, so muß dieser Schaltkreis für die Leistungstransistoren mit der höchsten Spannungsklasse ausgelegt werden, wodurch Fläche vergeudet wird.If a requirement for power transistors with two or more different voltage classes is present in an integrated circuit, then the highest voltage class with the highest voltages determines the parameters for the epitaxial layer, wherein the size of the power transistors is selected such that the required resistance Ron in the switched-on State is reached or safely falls below. In power transistors with lower voltage requirements, the epitaxial layer could 2 in itself thinner designed and doped higher; However, it is not possible in a Epitaxieanlage targeted einzustel locally different dopant concentrations or thicknesses len so in an integrated circuit power transistors with two or more different voltage classes are made, this circuit must be designed for the power transistors with the highest voltage class, thereby Area is wasted.

Grundsätzlich ist es bei vertikalen Bipolartransistoren bekannt, sogenannte "Pedestals" zur Einstellung der intrinsischen Basis und zur Herabsetzung der Basis/Kollektor-Kapazität (Millerkapazität) zu verwenden. Das Einbringen eines solchen Pedestals kann mittels Implantation vor der Epitaxie oder mittels einer Hochenergie-Implantation während eines späteren Prozeßschrittes erfolgen (vgl. beispielsweise hierzu US 5 677 209 und EP 0 843 354 A1 ). Solche Pedestals sind bei DMOS-Transistoren bisher aber nicht eingesetzt worden (vgl. beispielsweise US 5 296 393 , US 5 504 360 , US 5 541 123 , US 5 583 061 , US 5 719 421 , US 5 770 503 , US 5 825 065 , EP 0 213 972 A1 und EP 0 731 504 A1 ).Basically, it is known in vertical bipolar transistors to use so-called "pedestals" to set the intrinsic base and to reduce the base / collector capacitance (Miller capacitance). The introduction of such a Pedestals can be done by implantation before epitaxy or by means of a high-energy implantation during a later process step (see, for example, this US 5,677,209 and EP 0 843 354 A1 ). Such pedestals have not yet been used in DMOS transistors (cf., for example US 5,296,393 . US 5,504,360 . US 5,541,123 . U.S. 5,583,061 . US 5 719 421 . US 5,770,503 . US Pat. No. 5,825,065 . EP 0 213 972 A1 and EP 0 731 504 A1 ).

Die JP 09307011 A (Patent Abstracts of Japan) beschreibt ein Bipolar-Bauelement mit einem Buried Layer an dem sich an einer Seite eine komplementär dotierte Pedestal-Zone anschließt.The JP 09307011 A (Patent Abstracts of Japan) describes a bipolar device with a buried layer which is followed by a complementarily doped pedestal zone on one side.

Es ist Aufgabe der vorliegenden Erfindung, einen vertikalen DMOS-Transistor anzugeben, bei dem eine Anpassung an unterschiedliche Spannungsanforderungen ohne weiteres möglich ist, so daß eine Minimierung der Chipgröße erreicht werden kann; außerdem soll ein Verfahren zum Herstellen eines solchen vertikalen DMOS-Transistors geschaffen werden.It is an object of the present invention to provide a vertical DMOS transistor in which an adaptation to different voltage requirements is readily possible, so that a minimization of the chip size can be achieved; In addition, a method for producing such a vertical DMOS transistor geschaf be fen.

Diese Aufgabe wird bei einem vertikalen DMOS-Transistor der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß in einem Bereich um den Buried Layer eine hochdotierte Pedestalzone des anderen Leitungstyps vorgesehen ist.These Task is in a vertical DMOS transistor of the aforementioned Type according to the invention thereby solved, that in an area around the buried layer a highly doped pedestal zone of the another type of line is provided.

Diese hochdotierte Pedestalzone des anderen Leitungstyps kann dabei unterhalb des eigentlichen DMOS-Transistors, im Bereich unterhalb der hochdotierten Kollektorzone oder am Rand des Buried Layers außerhalb des Transistors vorgesehen werden und beispielsweise mit Phosphor dotiert sein.These highly doped pedestal zone of the other conductivity type can be below the actual DMOS transistor, in the area below the highly doped Collector zone or be provided at the edge of the buried layer outside of the transistor and be doped with phosphorus, for example.

Ein Verfahren zum Herstellen eines solchen DMOS-Transistors zeichnet sich dadurch aus, daß vor der Abscheidung der epitaktischen Schicht in die Oberfläche des Halbleitersubstrats ein langsam und ein schnell diffundierter Dotierstoff implantiert werden und daß diese Dotierstoffe nach Abscheiden der epitaktischen Schicht zur Bildung des Buried Layers durch den langsam diffundierenden Dotierstoff und zur Bildung der Pedestal-Zone durch den schnell diffundierenden Dotierstoff ausdiffundiert werden.One Method for producing such a DMOS transistor records characterized by the fact that before the deposition of the epitaxial layer in the surface of the Semiconductor substrate, a slow and a rapidly diffused dopant be implanted and that these Dopants after deposition of the epitaxial layer for formation Buried layer through the slowly diffusing dopant and the formation of the pedestal zone by the rapidly diffusing Dopant be out-diffused.

Die Erfindung erlaubt es so, mit einem geringem Mehraufwand (Herstellung der Pedestal-Zone) gegenüber dem Stand der Technik wenigstens eine weitere Klasse von Leistungstransistoren auf einem Chip zu erzeugen, wobei diese Leistungstransistoren infolge der Pedestal-Zone eine geringere Spannungsfestigkeit gepaart mit einem geringerem spezifischen Widerstand im eingeschalteten Zustand (Ron x A; A = Fläche) aufweisen. Dadurch ist es möglich, die Fläche der Transistoren der weiteren Spannungsklasse entsprechend zu verkleinern.The Invention thus allows, with a little extra effort (production the pedestal zone) The prior art at least one other class of power transistors on a chip, these power transistors due the pedestal zone has a lower dielectric strength paired with a lower resistivity in the on state (Ron x A; A = area) exhibit. This makes it possible for the area the transistors of the other voltage class to reduce accordingly.

Der zusätzliche Aufwand für die Pedestal-Zone verteuert die Herstellung einer Scheibe in einem gängigen SPT-Prozeß nur geringfügig (etwa 2,5 %).Of the additional Effort for the pedestal zone makes the production of a disc more expensive common SPT process only slight (about 2.5%).

Die Größe der erzielbaren Reduzierung des Widerstandes Ron ist von den beiden benötigten Spannungsklassen abhängig. Bei einer Erniedrigung des spezifischen Widerstandes Ron x A um beispielsweise 25 % für die Leistungstransistoren mit niedrigerer Spannungsfestigkeit bietet die vorliegende Erfindung bereits Vorteile, wenn der Flächenanteil der Leistungstransistoren mit niedrigerer Spannungsfestigkeit unter 10 % liegt. Dies gilt insbesondere dann, wenn zusätzlich die Einsparung an Fläche berücksichtigt wird, die durch die Reduktion der Kollektorbreite bei den Leistungstransistoren mit niedrigerer Spannungsfestigkeit erzielt wird.The Size of achievable Reduction of resistance Ron is of the two required voltage classes dependent. At a reduction of the specific resistance Ron x A um for example 25% for offers power transistors with lower dielectric strength the present invention already benefits when the area ratio of Power transistors with lower dielectric strength below 10% is. This is especially true if in addition the Savings on area considered is achieved by reducing the collector width of the power transistors is achieved with lower dielectric strength.

Bei dem Verfahren zur Herstellung des erfindungsgemäßen DMOS-Transistors wird vor der Abscheidung der epitaktischen Schicht im Bereich des Buried Layers, der aus einem langsam diffundierenden n-leitenden Dotierstoff, beispielsweise Arsen oder Antimon, besteht, zusätzlich mittels einer Phototechnik ein schneller diffundierender n-leitender Dotierstoff, beispielsweise Phosphor, in gewünschter Konzentration eingebracht. Im weiteren Prozeßverlauf diffundiert dieser schneller diffundierende Dotierstoff wesentlich weiter als der Dotierstoff des Buried Layers und kann fast die Oberfläche der epitaktischen Schicht erreichen. Dieser schneller diffundierende Dotierstoff dient dazu, lokal in gewünschten Bereichen die Dotierung der epitaktischen Schicht zu erhöhen und so deren Widerstand zu reduzieren.at the method for producing the DMOS transistor according to the invention is before the deposition the epitaxial layer in the area of Buried Layers, the a slowly diffusing n-type dopant, for example Arsenic or antimony, in addition by means of a photo technique a faster diffusing n-type Dopant, such as phosphorus, introduced in the desired concentration. In the further course of the process this faster diffusing dopant diffuses significantly further than the dopant of the buried layer and can almost be the surface of the reach epitaxial layer. This faster diffusing Dopant serves to locally in desired areas, the doping to increase the epitaxial layer and so to reduce their resistance.

Die angegebenen Leitungstypen können selbstverständlich auch jeweils umgekehrt sein.The Of course, specified line types can also be reversed in each case.

Die Pedestal-Zone kann mit einer solchen Implantation auch am Rand des Buried Layers eingebracht werden, um die Spannungswerte für einen externen Durchbruch an der Kante des Buried Layers bei Hochvolt-Anwendungen anzuheben. Dieser Durchbruch wird nämlich im wesentlichen durch den Krümmungsradius des Randes des Buried Layers bestimmt. Durch die größere Krümmung der Pedestal-Zone kann somit der Spannungswert für diesen Durchbruch angehoben und unabhängig vom Dotierungsprofil des Buried Layers gemacht werden.The Pedestal zone can with such an implantation also on the edge of the Buried Layers are introduced to the voltage levels for a external breakthrough on the edge of the buried layer in high-voltage applications to raise. This breakthrough is essentially through the radius of curvature the edge of the Buried Layers. Due to the greater curvature of the Pedestal zone can thus raise the voltage value for this breakthrough and independent from the doping profile of the buried layer.

Auf diese Weise braucht des Profil des Buried Layers nur noch die Spannungsfestigkeit für Transistoren der niedrigeren Spannungsklasse sicherzustellen. Die Spannungsfestigkeit für die Transistoren der höheren Spannungsklasse wird dann durch die Pedestal-Zone bestimmt. Dadurch ist es möglich, die Austreibzeit des Dotierstoffes aus dem implantierten Buried Layer zu verkürzen, wodurch die ausdiffundierte Menge an Dotierstoff geringer wird. Entsprechend kann auch die auf das Sili ziumsubstrat aufgetragene epitaktische Schicht dünner gestaltet werden.On In this way, the profile of the Buried Layer needs only the dielectric strength for transistors to ensure the lower voltage class. The dielectric strength for the Transistors of the higher Voltage class is then determined by the pedestal zone. Thereby Is it possible, the expulsion time of the dopant from the implanted buried To shorten layers, whereby the out-diffused amount of dopant becomes smaller. Corresponding can also be applied to the Sili ziumsubstrat epitaxial Layer thinner be designed.

Die Pedestal-Zone kann gegebenenfalls auch als unterer Kollektor eingesetzt werden. Das heißt, die Pedestal-Zone ist unterhalb der Kollektor-Zone vorgesehen, wie dies oben bereits erwähnt wurde. Dadurch braucht die Eintreibtiefe der eigentlichen Kollektor-Zone nicht mehr so groß zu sein, was in vorteilhafter Weise die laterale Ausdiffusion an der Oberfläche reduziert und damit zu einer Flächeneinsparung führt.The Pedestal zone may also be used as a lower collector become. This means, the pedestal zone is provided below the collector zone, such as this has already been mentioned above. As a result, the depth of penetration of the actual collector zone needs not so big anymore which advantageously reduces the lateral outdiffusion at the surface and thus to an area saving leads.

Die Höhe der Dotierstoffkonzentration in der Pedestal-Zone bestimmt nach deren Herstellung die verbleibende Spannungsfestigkeit des Transistors. Da die Pedestal-Zone vom Bereich des Buried Layers, also von unten her ausdiffundiert, kommt kaum entsprechender Dotierstoff in die Nähe des Kanales, so daß wesentliche Transistorparameter, wie beispielsweise die Einsatzspannung, nicht beeinflußt werden.The level of dopant concentration in the pedestal zone determines the remaining dielectric strength of the transistor after it has been fabricated. Since the pedestal zone diffuses out from the region of the buried layer, ie from below, hardly any corresponding dopant comes near the channel, so that essential transistor parameters, such as the threshold voltage, are not affected become.

Wesentlich an der vorliegenden Erfindung ist somit die Einführung einer vorzugsweise n-leitenden Pedestal-Zone zur lokalen Anpassung der Dotierungskonzentration der epitaktischen Schicht. Damit ist es möglich, bei quasi-vertikalen DMOS-Transistoren deren Durchbruchspannung und Widerstand im eingeschalteten Zustand zu bestimmen.Essential The present invention thus introduces a preferably n-type pedestal zone for local adaptation of the doping concentration of the epitaxial Layer. This makes it possible in quasi-vertical DMOS transistors their breakdown voltage and resistance when switched on to determine.

Die Erfindung kann auch dann besonders vorteilhaft eingesetzt werden, wenn die Spannungsklasse von vertikalen DMOS-Transistoren nach einem SPT-Prozeß rasch und ohne eine vollständige Neuentwicklung erniedrigt und dabei die benötigte Chipfläche entsprechend reduziert werden soll. Beispielsweise kann durch eine entsprechende Implantation zur Bildung der Pedestal-Zone die Spannungsfestigkeit bestimmter DMOS-Transistoren ohne weiteres herabgesetzt werden, ohne deren Herstellungsprozeß in irgendeiner anderen Weise zu verändern. Das heißt, diese Transistoren bleiben in ihren übrigen elektrischen Parametern unverändert. Damit ist es möglich, innerhalb kurzer Zeit neue Varianten für andere Spannungsklassen zu bestehenden DMOS-Transistoren zu entwickeln.The Invention can also be used particularly advantageously if the voltage class of vertical DMOS transistors after a SPT process quickly and without a complete new development lowered and thereby the required chip area accordingly should be reduced. For example, by an appropriate Implantation to form the pedestal zone the dielectric strength certain DMOS transistors are easily reduced, without their manufacturing process in any other way to change. This means, these transistors remain in their remaining electrical parameters unchanged. This makes it possible within a short time new variants for other voltage classes too to develop existing DMOS transistors.

Die Einbringung der Pedestal-Zone kann, wie bereits erläutert wurde, mittels Implantation erfolgen. Gegebenenfalls kann aber auch eine Belegung der Oberfläche des Siliziumsubstrates angewandt werden. Wegen der besseren Steuerung über die Dosis ist aber die Ionenimplantation vorzuziehen.The Introduction of the pedestal zone can, as already explained, done by implantation. Optionally, but also a Occupancy of the surface of the silicon substrate. Because of better control over the dose but ion implantation is preferable.

Selbstverständlich können auch mehrere Pedestal-Zonen zur Anwendung gelangen, wodurch es möglich ist, drei oder weitere Spannungsklassen auf einem Chip zu erzeugen.Of course you can too several pedestal zones, making it possible to generate three or more voltage classes on a chip.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:following The invention will be explained in more detail with reference to the drawings. Show it:

1 einen Schnitt durch einen erfindungsgemäßen DMOS-Transistor mit gegenüber dem herkömmlichen DMOS-Transistor von 6 verringerter Durchbruchspannung und geringerem spezifischen Widerstand Ron x A im eingeschalteten Zustand, 1 a section through a DMOS transistor according to the invention with respect to the conventional DMOS transistor of 6 reduced breakdown voltage and lower resistivity Ron x A in the on state,

2 die Abhängigkeit der Dotierungskonzentration in der epitaktischen Schicht, dem Buried Layer und der n-leitenden Pedestal-Zone bei dem DMOS-Transistor von 1 in Abhängigkeit von der Tiefe, 2 the dependence of the doping concentration in the epitaxial layer, the buried layer and the n-type pedestal zone in the DMOS transistor of 1 depending on the depth,

3 einen Schnitt durch einen erfindungsgemäßen Hochvolt-DMOS-Transistor mit einer Pedestal-Zone zur Einstellung des Randdurchbruches bei dem Buried Layer, 3 a section through a high-voltage DMOS transistor according to the invention with a pedestal zone for adjusting the edge breakdown in the buried layer,

4 einen Schnitt durch einen erfindungsgemäßen DMOS-Transistor mit einer Pedestal-Zone als unterem Kollektor, 4 a section through a DMOS transistor according to the invention with a pedestal zone as a lower collector,

5 einen Schnitt durch einen Hochvolt-DMOS-Transistor und einen Niedervolt-DMOS-Transistor nach der Erfindung zusammen mit einem npn-Transistor, 5 a section through a high-voltage DMOS transistor and a low-voltage DMOS transistor according to the invention together with an NPN transistor,

6 einen Schnitt durch einen herkömmlichen DMOS-Transistor und 6 a section through a conventional DMOS transistor and

7 den Verlauf der Dotierungskonzentration bei dem DMOS-Transistor von 6. 7 the course of the doping concentration in the DMOS transistor of 6 ,

Die 6 und 7 sind bereits eingangs erläutert worden.The 6 and 7 have already been explained at the beginning.

In den 1 bis 5 werden für einander entsprechende Teile die gleichen Bezugszeichen wie in den 6 und 7 verwendet.In the 1 to 5 be the same reference numerals as in the 6 and 7 used.

1 zeigt einen Schnitt durch einen quasi-vertikalen n-Kanal-DMOS-Transistor mit einer Pedestal-Zone 11 im Bereich unterhalb des Transistors. Diese Pedestal-Zone 11 wird in der oben bereits beschriebenen Weise hergestellt: in die Oberfläche des Silizium-Halbleitersubstrates 1 wird vor Abscheidung der epitaktischen Schicht 2 durch Implantation oder Belegung zusätzlich zu dem Dotierstoff für den Buried Layer 3 noch Dotierstoff für die Pedestal-Zone 11 eingebracht. Wenn für den Buried Layer beispielsweise Arsen oder Antimon verwendet werden, kann für die Pedestal-Zone Phosphor eingesetzt werden. Da Phosphor wesentlich schneller diffundiert als Arsen oder Antimon, entsteht dann in einem Temperaturprozeß, der nach Abscheidung der epitaktischen Schicht 2 vorgenommen wird, zusätzlich zu dem Buried Layer 3 (vgl. 6) noch die Pedestal-Zone 11. Das Einbringen des Dotierstoffes für die Pedestal-Zone 11 wird über eine Phototechnik vorgenommen, da diese Pedestal-Zone 11 unterhalb des Transistors angeordnet ist, jedoch eine geringere Breite als der Buried Layer 3 hat. 1 shows a section through a quasi-vertical n-channel DMOS transistor with a pedestal zone 11 in the area below the transistor. This pedestal zone 11 is manufactured in the manner already described above: in the surface of the silicon semiconductor substrate 1 is before deposition of the epitaxial layer 2 by implantation or occupancy in addition to the dopant for the buried layer 3 still dopant for the pedestal zone 11 brought in. For example, if arsenic or antimony is used for the buried layer, phosphorus can be used for the pedestal zone. Since phosphorus diffuses much faster than arsenic or antimony, it is then produced in a temperature process after deposition of the epitaxial layer 2 is made in addition to the buried layer 3 (see. 6 ) nor the pedestal zone 11 , The introduction of the dopant for the pedestal zone 11 is done via a phototechnology, as this pedestal zone 11 is arranged below the transistor, but a smaller width than the buried layer 3 Has.

2 zeigt das Dotierungsprofil längs einer Linie A-A bei dem DMOS-Transistor von 1. Es ist zu sehen, daß die Dotierungskonzentration K (willkürliche Einheiten) der Pede stal-Zone 11 bis nahe unter die Oberfläche (geringe Eindringtiefe; willkürliche Einheiten) reicht und erst bei einer beträchtlichen Eindringtiefe d von der Dotierungskonzentration des Buried Layers 3 übertroffen wird. 2 shows the doping profile along a line AA in the DMOS transistor of 1 , It can be seen that the doping concentration K (arbitrary units) of the pedestal stal zone 11 to below the surface (low penetration depth, arbitrary units) and only at a considerable penetration depth d from the doping concentration of the buried layer 3 is exceeded.

Wie in 3 gezeigt ist, kann in einem weiteren Ausführungsbeispiel des erfindungsgemäßen DMOS-Transistors die Pedestal-Zone 11 auch "außerhalb" des eigentlichen Transistors am Rand des Buried Layers 3 vorgesehen werden, um dessen Durchbruchspannung anzuheben, d.h. einen externen Durchbruch an der Kante des Buried Layers zu vermeiden. Eine derartige Gestaltung ist insbesondere bei Hochvolt-Anwendungen von Vorteil. Durch die größere Krümmung des Profiles der Pedestal-Zone 11 wird nämlich die Durchbruchspannung wesentlich angehoben und vom Profil des Buried Layers 3 unabhängig gemacht.As in 3 is shown, in a further embodiment of the DMOS transistor according to the invention, the pedestal zone 11 also "outside" the actual transistor on the edge of the Buried Layers 3 be provided to raise its breakdown voltage, ie an exter avoid breakthrough on the edge of the buried layer. Such a design is particularly advantageous in high-voltage applications. Due to the greater curvature of the profile of the pedestal zone 11 Namely, the breakdown voltage is significantly increased and the profile of the buried layer 3 made independently.

Ein weiteres Ausführungsbeispiel des erfindungsgemäßen vertikalen DMOS-Transistors ist in 4 dargestellt: hier befindet sich die Pedestal-Zone 11 unterhalb der n+-leitenden Kollektorzone 4, so daß diese keine so große Eintreibtiefe aufzuweisen braucht, was auch die laterale Ausdiffusion an der Oberfläche reduziert: die Zone 4 kann so wesentlich schmaler gestaltet werden, was Fläche einspart.Another embodiment of the vertical DMOS transistor according to the invention is shown in FIG 4 shown: here is the pedestal zone 11 below the n + -type collector zone 4 so that it does not need to have such a large depth of penetration, which also reduces the lateral outdiffusion on the surface: the zone 4 can be made much narrower, which saves space.

Schließlich sind in 5 noch ein Hochvolt-DMOS-Transistor 20, ein npn-Transistor 21 und ein Niedervolt-DMOS-Transistor 22 nebeneinander gezeigt. Diese Transistoren 20, 21 und 22 sind voneinander durch p-leitende Gebiete 17 und Isolationsbereiche 18 getrennt und auf ihrer Oberfläche mit einer Isolierschicht 16 aus beispielsweise Siliziumdioxid oder Siliziumnitrid versehen. Die Grenze zwischen dem Halbleitersubstrat 1 und der epitaktischen Schicht 2 ist durch eine Strichlinie 19 angedeutet.Finally, in 5 another high-voltage DMOS transistor 20 , an npn transistor 21 and a low-voltage DMOS transistor 22 shown side by side. These transistors 20 . 21 and 22 are separated from each other by p-type regions 17 and isolation areas 18 separated and on its surface with an insulating layer 16 made of, for example, silicon dioxide or silicon nitride. The boundary between the semiconductor substrate 1 and the epitaxial layer 2 is by a dash line 19 indicated.

Der Hochvolt-DMOS-Transistor 20 hat eine n+-leitende Drainzone 12 und eine Gateelektrode G, der npn-Transistor 21 weist eine n+-leitende Kollektorzone 13, eine p-leitende Basiszone 15 mit einem p+-leitenden Basis-Anschlußgebiet 15' und eine n+-leitende Emitterzone 14 auf, und der Niedervolt-DMOS-Transistor 22 ist ähnlich wie der Hochvolt-DMOS-Transistor 20 mit einer n+-leitenden Drainzone 12 und einer Source-Elektrode S versehen.The high-voltage DMOS transistor 20 has an n + -type drain zone 12 and a gate electrode G, the npn transistor 21 has an n + -type collector zone 13 , a p-type base zone 15 with a p + -type base connection region 15 ' and an n + -type emitter zone 14 on, and the low-voltage DMOS transistor 22 is similar to the high-voltage DMOS transistor 20 with an n + -type drain zone 12 and a source electrode S.

Diese Transistoren können gegebenenfalls auf einer Scheibe nebeneinander angeordnet und mit den entsprechenden Pedestal-Zonen 11 ausgestattet werden, um so speziell deren Spannungsfestigkeit und spezifischen Widerstand im eingeschalteten Zustand bedarfsgerecht einzustellen.These transistors may be placed next to each other on a disc and with the corresponding pedestal zones 11 be specially equipped to adjust their voltage resistance and resistivity in the on state as needed.

11
Siliziumsubstratsilicon substrate
22
epitaktische Schichtepitaxial layer
33
Buried LayerBuried layer
44
n+-leitende Zonen + -type zone
55
Body-ZoneBody zone
66
Source-ZoneSource zone
77
Source-MetallisierungSource metallization
88th
Gateoxidgate oxide
99
Kanalchannel
1010
Drain-ElektrodeDrain
1111
Pedestal-ZonePedestal zone
1212
n+-leitende Drain-Zonen + -type drain zone
1313
n+-leitende Kollektorzonen + -conducting collector zone
1414
n+-leitende Emitterzonen + -type emitter zone
1515
p-leitende BasiszoneP-type base zone
15'15 '
p+-leitendes Basis-Anschlußgebietp + -type base connection area
1616
Isolatorschichtinsulator layer
1717
p-leitende ZoneP-type Zone
1818
Isoliergebietinsulating region
1919
Strichlinie für Trennfläche zwischen Siliziumsubdotted line for interface between Siliziumsub
strat 1 und epitaktischer Schicht 2 strat 1 and epitaxial layer 2
2020
Hochvolt-DMOS-TransistorHigh-voltage DMOS transistor
2121
npn-Transistornpn transistor
2222
Niedervolt-DMOS-TransistorLow-voltage DMOS transistor

Claims (8)

Vertikaler DMOS-Transistor, mit: – einem Halbleitersubstrat (1) des einen Leitungstyps, – einer auf dem Halbleitersubstrat (1) angeordneten epitaktischen Schicht (2) des anderen Leitungstyps, wobei im Bereich zwischen dem Halbleitersubstrat (1) und der epitaktischen Schicht (2) ein hochdotierter Buried Layer (3) des anderen Leitungstyps liegt und der Buried Layer (3) über eine hochdotierte Zone (4) des anderen Leitungstyps mit einer Drainelektrode (10) verbunden ist, – einer in einem Oberflächenbereich der epitaktischen Schicht (2) vorgesehenen Body-Zone (5) und – einer in der Body-Zone (5) angeordneten Source-Zone (6) des anderen Leitungstyps, – einer in einem Bereich um den Buried Layer (3) vorgesehenen hochdotierten Pedestal-Zone (11) des anderen Leitungstyps.Vertical DMOS transistor, comprising: - a semiconductor substrate ( 1 ) of the one conductivity type, - one on the semiconductor substrate ( 1 ) arranged epitaxial layer ( 2 ) of the other conductivity type, wherein in the region between the semiconductor substrate ( 1 ) and the epitaxial layer ( 2 ) a highly doped buried layer ( 3 ) of the other type of line and the buried layer ( 3 ) over a heavily doped zone ( 4 ) of the other conductivity type with a drain electrode ( 10 ), one in a surface area of the epitaxial layer ( 2 ) provided body zone ( 5 ) and - one in the body zone ( 5 ) arranged source zone ( 6 ) of the other type of line, - one in an area around the buried layer ( 3 ) highly doped pedestal zone ( 11 ) of the other type of line. Vertikaler DMOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Pedestal-Zone (11) unterhalb des Transistors gelegen ist.Vertical DMOS transistor according to claim 1, characterized in that the pedestal zone ( 11 ) is located below the transistor. Vertikaler DMOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Pedestal-Zone (11) am Rand des Buried Layers (3) außerhalb des unterhalb des Transistors gelegenen Bereiches gelegen ist.Vertical DMOS transistor according to claim 1, characterized in that the pedestal zone ( 11 ) on the edge of Buried Layers ( 3 ) is located outside of the area below the transistor. Vertikaler DMOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Pedestal-Zone (11) unterhalb der hochdotierten Zone (4) gelegen ist.Vertical DMOS transistor according to claim 1, characterized in that the pedestal zone ( 11 ) below the heavily doped zone ( 4 ) is located. Vertikaler DMOS-Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Pedestal-Zone (11) mit Phosphor dotiert ist.Vertical DMOS transistor according to one of Claims 1 to 4, characterized in that the pedestal zone ( 11 ) is doped with phosphorus. Vertikaler DMOS-Transistor nach Anspruch 5, dadurch gekennzeichnet, daß der Buried Layer mit Arsen oder Antimon dotiert ist.Vertical DMOS transistor according to claim 5, characterized characterized in that Buried layer is doped with arsenic or antimony. Vertikaler DMOS-Transistor nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Pedestal-Zone (11) bis nahe an die Bodenfläche der Body-Zone (5) reicht.Vertical DMOS transistor according to one of Claims 1 to 6, characterized in that the pedestal zone ( 11 ) to near the bottom surface of the Body Zone ( 5 ) enough. Verfahren zum Herstellen des DMOS-Transistors nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß vor der Abscheidung der epitaktischen Schicht (2) in die Oberfläche des Halbleitersubstrats (1) ein langsam und ein schnell diffundierender Dotierstoff durch Implantation oder Belegung eingebracht werden und daß diese Dotierstoffe nach Abscheiden der epitaktischen Schicht (2) zur Bildung des Buried Layers (3) durch den langsam diffundierenden Dotierstoff und zur Bildung der Pedestal-Zone (11) durch den schnell diffundierenden Dotierstoff ausdiffundiert werden.Method for producing the DMOS transistor according to one of Claims 1 to 7, characterized in that, prior to the deposition of the epitaxial layer ( 2 ) in the surface of the semiconductor substrate ( 1 ) are introduced by implantation or occupancy of a slowly and a rapidly diffusing dopant and that these dopants after deposition of the epitaxial layer ( 2 ) on the formation of the buried layer ( 3 ) by the slowly diffusing dopant and to form the pedestal zone ( 11 ) are diffused out by the rapidly diffusing dopant.
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