DE19929235A1 - Vertical DMOS transistor - Google Patents
Vertical DMOS transistorInfo
- Publication number
- DE19929235A1 DE19929235A1 DE19929235A DE19929235A DE19929235A1 DE 19929235 A1 DE19929235 A1 DE 19929235A1 DE 19929235 A DE19929235 A DE 19929235A DE 19929235 A DE19929235 A DE 19929235A DE 19929235 A1 DE19929235 A1 DE 19929235A1
- Authority
- DE
- Germany
- Prior art keywords
- zone
- dmos transistor
- pedestal
- buried layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 7
- 230000008021 deposition Effects 0.000 claims abstract description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 7
- 239000011574 phosphorus Substances 0.000 claims abstract description 7
- 229910052787 antimony Inorganic materials 0.000 claims abstract description 6
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000002019 doping agent Substances 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000002513 implantation Methods 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 239000000463 material Substances 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
Die vorliegende Erfindung betrifft einen vertikalen DMOS- Transistor mit einem Halbleitersubstrat des einen Leitungs typs, einer auf dem Halbleitersubstrat angeordneten epitakti schen Schicht des anderen Leitungstyps, wobei im Bereich zwi schen dem Halbleitersubstrat und der epitaktischen Schicht ein hochdotierter Buried Layer des anderen Leitungstyps liegt und der Buried Layer über eine hochdotierte Zone des anderen Leitungstyps mit einer Drainelektrode verbunden ist.The present invention relates to a vertical DMOS Transistor with a semiconductor substrate of one line typs, an epitakti arranged on the semiconductor substrate layer of the other line type, in the area between between the semiconductor substrate and the epitaxial layer there is a heavily doped buried layer of the other line type and the buried layer over a highly doped zone of the other Conductivity type is connected to a drain electrode.
Quasi-vertikale Leistungsschalter, wie beispielsweise BiCDMOS-Transistoren (bipolare CMOS/DMOS-Transistoren) in SPT (Smart Power Technologies)-Technologien werden in ihrer Span nungsfestigkeit nach dem jeweils höchsten auftretenden Span nungen eingeteilt. Oft ist eine derart hohe Spannungsfestig keit jedoch nicht für alle Transistoren eines integrierten Schaltkreises notwendig.Quasi-vertical circuit breakers, such as BiCDMOS transistors (bipolar CMOS / DMOS transistors) in SPT (Smart Power Technologies) technologies are in their span strength after the highest occurring span classified. Such a high dielectric strength is often high However, not for all transistors of an integrated Circuit necessary.
Fig. 6 zeigt schematisch einen üblichen quasi-vertikalen N- Kanal-DMOS-Leistungstransistor in einem Schnitt. Auf einem p- leitenden Siliziumsubstrat 1 befindet sich eine n-leitende epitaktische Siliziumschicht 2, wobei zwischen dem Substrat 1 und der Schicht 2 ein n+-leitender Buried Layer vorgesehen ist. Dieser wird durch Implantation von n+-Dotierstoff in die Oberfläche des Substrates 1 vor Abscheidung der Schicht 2 und durch eine nach Abscheidung dieser Schicht 2 vorgenommene Temperaturbehandlung erzeugt. In der Schicht 2 befindet sich eine p-leitende Body-Zone 5, in welcher eine n+-leitende Source-Zone 6 vorgesehen ist. Die Source-Zone 6 ist mit einer Metallisierung 7 versehen, die auch als Gate-Elektrode über einer Gate-Isolierschicht 8 aus Siliziumdioxid wirkt. Ein Ka nal 9 besteht so an der Oberfläche der Body-Zone 5 unterhalb der Gate-Isolierschicht 8. Der Buried Layer 3 ist über eine hochdotierte n+-leitende Kollektorzone 4 mit einer nicht nä her dargestellten Drain-Elektrode 10 verbunden. Fig. 6 shows schematically a conventional quasi-vertical N-channel DMOS power transistor in a cut. On a p-type silicon substrate 1 is an n-type epitaxial silicon layer 2, wherein -type between the substrate 1 and the layer 2, an n + buried layer is provided. This is generated by implanting n + dopant into the surface of the substrate 1 before depositing the layer 2 and by means of a thermal treatment carried out after the deposition of this layer 2 . In layer 2 there is a p-type body zone 5 , in which an n + type source zone 6 is provided. The source zone 6 is provided with a metallization 7 , which also acts as a gate electrode over a gate insulating layer 8 made of silicon dioxide. A channel 9 thus exists on the surface of the body zone 5 below the gate insulating layer 8 . The buried layer 3 is connected to a drain electrode 10 , not shown, via a highly doped n + -conducting collector zone 4 .
Fig. 7 zeigt den Verlauf der Dotierungskonzentration K (in willkürlichen Einheiten) für die epitaktische Schicht 2 ("Epitaxie") und für den Buried Layer in Abhängigkeit von der Tiefe d von der Oberfläche ebenfalls in willkürlichen Einhei ten. Fig. 7 shows the course of the doping concentration K (in arbitrary units) for the epitaxial layer 2 ("epitaxy") and for the buried layer as a function of the depth d from the surface also in arbitrary units.
Bei diesem herkömmlichen quasi-vertikalen N-Kanal-DMOS-Lei stungstransistor werden die Dicke und die Dotierungskonzen tration der epitaktischen Schicht 2 durch die höchste gefor derte Spannungsfestigkeit des Transistors bestimmt. Der Strom fließt nämlich von der Source-Metallisierung 7 durch den Ka nal 9 und die epitaktische Schicht 2 in den Buried Layer 3 und über die Zone 4 zu der Drain-Elektrode 10. Dabei wird der spezifische Widerstand des Transistors im eingeschalteten Zu stand im wesentlichen durch die Reihenschaltung des Wider standes des Kanales 9, des Widerstandes der epitaktischen Schicht 2, des Widerstandes des Buried Layers 3 und des Wi derstandes der Zone 4 bestimmt. Mit sinkenden Spannungsanfor derungen kann also die epitaktische Schicht dünner gemacht und höher dotiert werden, um so den Gesamtwiderstand zu redu zieren.In this conventional quasi-vertical N-channel DMOS power transistor, the thickness and the doping concentration of the epitaxial layer 2 are determined by the highest required dielectric strength of the transistor. The current namely flows from the source metallization 7 through the channel 9 and the epitaxial layer 2 into the buried layer 3 and via the zone 4 to the drain electrode 10 . The specific resistance of the transistor when switched on was essentially determined by the series connection of the resistance of the channel 9 , the resistance of the epitaxial layer 2 , the resistance of the buried layer 3 and the resistance of the zone 4 . With decreasing voltage requirements, the epitaxial layer can be made thinner and doped higher in order to reduce the overall resistance.
Liegt nun bei einem integrierten Schaltkreis eine Anforderung für Leistungstransistoren mit zwei oder mehr unterschiedli chen Spannungsklassen vor, so bestimmt die höchste Spannungs klasse mit den größten Spannungen die Parameter für die Epi taxie, wobei die Größe der Leistungstransistoren so gewählt wird, daß der geforderte Widerstand Ron im eingeschalteten Zustand erreicht bzw. sicher unterschritten wird. In Lei stungstransistoren mit geringeren Spannungsanforderungen könnte die epitaktische Schicht 2 an sich dünner gestaltet und höher dotiert werden; jedoch ist es in einer Epitaxiean lage nicht möglich, gezielt lokal unterschiedliche Dotier stoffkonzentrationen oder Dicken bei einer Scheibe einzustel len. Sollen also in einem integrierten Schaltkreis Lei stungstransistoren mit zwei oder mehr unterschiedlichen Span nungsklassen hergestellt werden, so muß dieser Schaltkreis für die Leistungstransistoren mit der höchsten Spannungsklas se ausgelegt werden, wodurch Fläche vergeudet wird.If there is now a requirement for power transistors with two or more different voltage classes in an integrated circuit, the highest voltage class with the greatest voltages determines the parameters for the epi taxie, the size of the power transistors being chosen such that the required resistance Ron reached or safely undershot when switched on. In power transistors with lower voltage requirements, the epitaxial layer 2 itself could be made thinner and doped higher; however, in an epitaxial system, it is not possible to selectively set locally different dopant concentrations or thicknesses for one pane. So if in an integrated circuit power transistors with two or more different voltage classes are to be produced, this circuit must be designed for the power transistors with the highest voltage class, thereby wasting area.
Grundsätzlich ist es bei vertikalen Bipolartransistoren be kannt, sogenannte "Pedestals" zur Einstellung der intrinsi schen Basis und zur Herabsetzung der Basis/Kollektor-Kapa zität (Millerkapazität) zu verwenden. Das Einbringen eines solchen Pedestals kann mittels Implantation vor der Epitaxie oder mittels einer Hochenergie-Implantation während eines späteren Prozeßschrittes erfolgen (vgl. beispielsweise hierzu US 5 677 209 und EP 0 843 354 A1). Solche Pedestals sind bei DMOS-Transistoren bisher aber nicht eingesetzt worden (vgl. beispielsweise US 5 296 393, US 5 504 360, US 5 541 123, US 5 583 061, US 5 719 421, US 5 770 503, US 5 825 065, EP 0 213 972 A1 und EP 0 731 504 A1).Basically it is with vertical bipolar transistors knows, so-called "pedestals" for setting the intrinsic base and to reduce the base / collector cap use (miller capacity). Introducing one Such pedestals can be implanted prior to epitaxy or by means of a high-energy implantation during a later process step (see, for example, this US 5 677 209 and EP 0 843 354 A1). Such pedestals are at So far, however, DMOS transistors have not been used (cf. for example US 5 296 393, US 5 504 360, US 5 541 123, US 5 583 061, US 5 719 421, US 5 770 503, US 5 825 065, EP 0 213 972 A1 and EP 0 731 504 A1).
Es ist Aufgabe der vorliegenden Erfindung, einen vertikalen DMOS-Transistor anzugeben, bei dem eine Anpassung an unter schiedliche Spannungsanforderungen ohne weiteres möglich ist, so daß eine Minimierung der Chipgröße erreicht werden kann; außerdem soll ein Verfahren zum Herstellen eines solchen ver tikalen DMOS-Transistors geschaffen werden.It is an object of the present invention to provide a vertical Specify DMOS transistor, in which an adaptation to under different voltage requirements are easily possible, so that the chip size can be minimized; in addition, a method for producing such a ver tical DMOS transistor can be created.
Diese Aufgabe wird bei einem vertikalen DMOS-Transistor der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß in einem Bereich um den Buried Layer eine hochdotierte Pedestal zone des anderen Leitungstyps vorgesehen ist.This is the task of a vertical DMOS transistor initially mentioned type according to the invention solved in that an area around the buried layer a highly doped pedestal zone of the other line type is provided.
Diese hochdotierte Pedestalzone des anderen Leitungstyps kann dabei unterhalb des eigentlichen DMOS-Transistors, im Bereich unterhalb der hochdotierten Kollektorzone oder am Rand des Buried Layers außerhalb des Transistors vorgesehen werden und beispielsweise mit Phosphor dotiert sein. This highly doped pedestal zone of the other line type can below the actual DMOS transistor, in the area below the highly doped collector zone or at the edge of the Buried layers can be provided outside the transistor and be doped with phosphorus, for example.
Ein Verfahren zum Herstellen eines solchen DMOS-Transistors zeichnet sich dadurch aus, daß vor der Abscheidung der epi taktischen Schicht in die Oberfläche des Halbleitersubstrats ein langsam und ein schnell diffundierter Dotierstoff implan tiert werden und daß diese Dotierstoffe nach Abscheiden der epitaktischen Schicht zur Bildung des Buried Layers durch den langsam diffundierenden Dotierstoff und zur Bildung der Pede stal-Zone durch den schnell diffundierenden Dotierstoff aus diffundiert werden.A method of manufacturing such a DMOS transistor is characterized by the fact that the epi tactical layer in the surface of the semiconductor substrate a slow and a fast diffused dopant implan be tiert and that these dopants after deposition of epitaxial layer to form the buried layer by the slowly diffusing dopant and to form the pede stal zone from the rapidly diffusing dopant be diffused.
Die Erfindung erlaubt es so, mit einem geringem Mehraufwand (Herstellung der Pedestal-Zone) gegenüber dem Stand der Tech nik wenigstens eine weitere Klasse von Leistungstransistoren auf einem Chip zu erzeugen, wobei diese Leistungstransistoren infolge der Pedestal-Zone eine geringere Spannungsfestigkeit gepaart mit einem geringerem spezifischen Widerstand im ein geschalteten Zustand (Ron × A; A = Fläche) aufweisen. Dadurch ist es möglich, die Fläche der Transistoren der weiteren Spannungsklasse entsprechend zu verkleinern.The invention allows it with little additional effort (Production of the pedestal zone) compared to the state of the art nik at least one other class of power transistors generate on a chip, these power transistors due to the pedestal zone a lower dielectric strength paired with a lower specific resistance in the switched state (Ron × A; A = area). Thereby it is possible to further the area of the transistors Reduce the voltage class accordingly.
Der zusätzliche Aufwand für die Pedestal-Zone verteuert die Herstellung einer Scheibe in einem gängigen SPT-Prozeß nur geringfügig (etwa 2,5%).The additional effort for the pedestal zone increases the price Manufacturing a disc in a common SPT process only marginally (about 2.5%).
Die Größe der erzielbaren Reduzierung des Widerstandes Ron ist von den beiden benötigten Spannungsklassen abhängig. Bei einer Erniedrigung des spezifischen Widerstandes Ron × A um beispielsweise 25% für die Leistungstransistoren mit niedri gerer Spannungsfestigkeit bietet die vorliegende Erfindung bereits Vorteile, wenn der Flächenanteil der Leistungstransi storen mit niedrigerer Spannungsfestigkeit unter 10% liegt. Dies gilt insbesondere dann, wenn zusätzlich die Einsparung an Fläche berücksichtigt wird, die durch die Reduktion der Kollektorbreite bei den Leistungstransistoren mit niedrigerer Spannungsfestigkeit erzielt wird. The size of the achievable reduction in Ron resistance depends on the two required voltage classes. At a decrease in the specific resistance Ron × A by for example 25% for the low power transistors The present invention offers lower dielectric strength advantages if the area share of the power transfer faults with lower dielectric strength is below 10%. This is especially true if the savings are additional is taken into account by reducing the area Collector width for the power transistors with lower Dielectric strength is achieved.
Bei dem Verfahren zur Herstellung des erfindungsgemäßen DMOS- Transistors wird vor der Abscheidung der epitaktischen Schicht im Bereich des Buried Layers, der aus einem langsam diffundiertenden n-leitenden Dotierstoff, beispielsweise Ar sen oder Antimon, besteht, zusätzlich mittels einer Photo technik ein schneller diffundierender n-leitender Dotier stoff, beispielsweise Phosphor, in gewünschter Konzentration eingebracht. Im weiteren Prozeßverlauf diffundiert dieser schneller diffundierende Dotierstoff wesentlich weiter als der Dotierstoff des Buried Layers und kann fast die Oberflä che der epitaktischen Schicht erreichen. Dieser schneller diffundierende Dotierstoff dient dazu, lokal in gewünschten Bereichen die Dotierung der epitaktischen Schicht zu erhöhen und so deren Widerstand zu reduzieren.In the process for producing the DMOS Transistor is used before the deposition of the epitaxial Layer in the area of the buried layer, which consists of a slow diffusing n-type dopant, for example Ar sen or antimony, exists, additionally by means of a photo technology a fast diffusing n-type dopant Substance, for example phosphorus, in the desired concentration brought in. This diffuses in the further course of the process faster diffusing dopant than the dopant of the buried layer and can almost the surface surface of the epitaxial layer. This faster diffusing dopant is used locally in desired Areas to increase the doping of the epitaxial layer and so reduce their resistance.
Die angegebenen Leitungstypen können selbstverständlich auch jeweils umgekehrt sein.The specified cable types can of course also be reversed in each case.
Die Pedestal-Zone kann mit einer solchen Implantation auch am Rand des Buried Layers eingebracht werden, um die Spannungs werte für einen externen Durchbruch an der Kante des Buried Layers bei Hochvolt-Anwendungen anzuheben. Dieser Durchbruch wird nämlich im wesentlichen durch den Krümmungsradius des Randes des Buried Layers bestimmt. Durch die größere Krümmung der Pedestal-Zone kann somit der Spannungswert für diesen Durchbruch angehoben und unabhängig vom Dotierungsprofil des Buried Layers gemacht werden.The pedestal zone can also be used with such an implantation Edge of the buried layer to be introduced to the tension values for an external breakthrough on the edge of the buried Raise layers in high-voltage applications. This breakthrough is namely essentially by the radius of curvature of the Edge of the buried layer. Because of the larger curvature the pedestal zone can thus be the voltage value for this Breakthrough raised and independent of the doping profile of the Buried layers are made.
Auf diese Weise braucht des Profil des Buried Layers nur noch die Spannungsfestigkeit für Transistoren der niedrigeren Spannungsklasse sicherzustellen. Die Spannungsfestigkeit für die Transistoren der höheren Spannungsklasse wird dann durch die Pedestal-Zone bestimmt. Dadurch ist es möglich, die Aus treibzeit des Dotierstoffes aus dem implantierten Buried Lay er zu verkürzen, wodurch die ausdiffundierte Menge an Dotier stoff geringer wird. Entsprechend kann auch die auf das Sili ziumsubstrat aufgetragene epitaktische Schicht dünner gestal tet werden.In this way, the profile of the buried layer only needs the dielectric strength for transistors of the lower Ensure voltage class. The dielectric strength for the transistors of the higher voltage class will then go through determines the pedestal zone. This makes it possible to switch off driving time of the dopant from the implanted buried lay it will shorten, causing the diffused amount of dopant fabric becomes less. Correspondingly, the Sili epitaxial layer applied with a thin substrate be tested.
Die Pedestal-Zone kann gegebenenfalls auch als unterer Kol lektor eingesetzt werden. Das heißt, die Pedestal-Zone ist unterhalb der Kollektor-Zone vorgesehen, wie dies oben be reits erwähnt wurde. Dadurch braucht die Eintreibtiefe der eigentlichen Kollektor-Zone nicht mehr so groß zu sein, was in vorteilhafter Weise die laterale Ausdiffusion an der Ober fläche reduziert und damit zu einer Flächeneinsparung führt.The pedestal zone can also be used as a lower col be used. That is, the pedestal zone is provided below the collector zone, as be above has already been mentioned. This means that the driving depth of the actual collector zone no longer being that big what advantageously the lateral diffusion on the upper reduced space and thus leads to a saving of space.
Die Höhe der Dotierstoffkonzentration in der Pedestal-Zone bestimmt nach deren Herstellung die verbleibende Spannungsfe stigkeit des Transistors. Da die Pedestal-Zone vom Bereich des Buried Layers, also von unten her ausdiffundiert, kommt kaum entsprechender Dotierstoff in die Nähe des Kanales, so daß wesentliche Transistorparameter, wie beispielsweise die Einsatzspannung, nicht beeinflußt werden.The level of the dopant concentration in the pedestal zone determines the remaining voltage fe after their production stability of the transistor. Because the pedestal zone from the area of the buried layer, i.e. diffused from below hardly corresponding dopant near the channel, see above that essential transistor parameters, such as the Threshold voltage, not be influenced.
Wesentlich an der vorliegenden Erfindung ist somit die Ein führung einer vorzugsweise n-leitenden Pedestal-Zone zur lo kalen Anpassung der Dotierungskonzentration der epitaktischen Schicht. Damit ist es möglich, bei quasi-vertikalen DMOS- Transistoren deren Durchbruchspannung und Widerstand im ein geschalteten Zustand zu bestimmen.What is essential to the present invention is therefore the one Leading a preferably n-conducting pedestal zone to the lo cal adjustment of the doping concentration of the epitaxial Layer. This makes it possible for quasi-vertical DMOS Transistors their breakdown voltage and resistance in one to determine the switched state.
Die Erfindung kann auch dann besonders vorteilhaft eingesetzt werden, wenn die Spannungsklasse von vertikalen DMOS-Tran sistoren nach einem SPT-Prozeß rasch und ohne eine vollstän dige Neuentwicklung erniedrigt und dabei die benötigte Chip fläche entsprechend reduziert werden soll. Beispielsweise kann durch eine entsprechende Implantation zur Bildung der Pedestal-Zone die Spannungsfestigkeit bestimmter DMOS-Transi storen ohne weiteres herabgesetzt werden, ohne deren Herstel lungsprozeß in irgendeiner anderen Weise zu verändern. Das heißt, diese Transistoren bleiben in ihren übrigen elektri schen Parametern unverändert. Damit ist es möglich, innerhalb kurzer Zeit neue Varianten für andere Spannungsklassen zu be stehenden DMOS-Transistoren zu entwickeln.The invention can then also be used particularly advantageously when the voltage class of vertical DMOS-Tran after an SPT process quickly and without a complete The new development is reduced and the chip required area should be reduced accordingly. For example can be formed by an appropriate implantation Pedestal zone the dielectric strength of certain DMOS transis are easily reduced without their manufacture change process in any other way. The means that these transistors remain in their remaining electri parameters unchanged. With that it is possible within new variants for other voltage classes to develop standing DMOS transistors.
Die Einbringung der Pedestal-Zone kann, wie bereits erläutert wurde, mittels Implantation erfolgen. Gegebenenfalls kann aber auch eine Belegung der Oberfläche des Siliziumsubstrates angewandt werden. Wegen der besseren Steuerung über die Dosis ist aber die Ionenimplantation vorzuziehen.The introduction of the pedestal zone can, as already explained was done by implantation. If necessary but also an assignment of the surface of the silicon substrate be applied. Because of better control over the dose but ion implantation is preferable.
Selbstverständlich können auch mehrere Pedestal-Zonen zur An wendung gelangen, wodurch es möglich ist, drei oder weitere Spannungsklassen auf einem Chip zu erzeugen.Of course, several pedestal zones can also be used turn, making it possible to have three or more Generate voltage classes on a chip.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:The invention will be described in more detail below with reference to the drawings explained. Show it:
Fig. 1 einen Schnitt durch einen erfindungsgemäßen DMOS- Transistor mit gegenüber dem herkömmlichen DMOS- Transistor von Fig. 6 verringerter Durchbruch spannung und geringerem spezifischen Widerstand Ron × A im eingeschalteten Zustand, Fig. 1 shows a section through an inventive DMOS transistor with respect to the conventional DMOS transistor of Fig. 6 of reduced breakdown voltage and lower resistivity Ron × A in the ON state,
Fig. 2 die Abhängigkeit der Dotierungskonzentration in der epitaktischen Schicht ("Epitaxie"), dem Bu ried Layer und der n-leitenden Pedestal-Zone ("Pedestal") bei dem DMOS-Transistor von Fig. 1 in Abhängigkeit von der Tiefe, Fig. 2 shows the dependence of the doping concentration in the epitaxial layer ( "epitaxial"), the Bu ried layer and the n-type pedestal zone ( "pedestal") in the DMOS transistor of Fig. 1 as a function of depth,
Fig. 3 einen Schnitt durch einen erfindungsgemäßen Hoch volt-DMOS-Transistor mit einer Pedestal-Zone zur Einstellung des Randdurchbruches bei dem Buried Layer, Fig. 3 is a section through an inventive high-voltage DMOS transistor having a pedestal for setting the zone edge breakthrough in the buried layer,
Fig. 4 einen Schnitt durch einen erfindungsgemäßen DMOS- Transistor mit einer Pedestal-Zone als unterem Kollektor, Fig. 4 is a section through an inventive DMOS transistor having a pedestal zone as a bottom panel,
Fig. 5 einen Schnitt durch einen Hochvolt-DMOS-Transi stor und einen Niedervolt-DMOS-Transistor nach der Erfindung zusammen mit einem npn-Transistor, Fig. 5 stor a section through a high-voltage DMOS Transistor and a low voltage DMOS transistor according to the invention together with an npn transistor,
Fig. 6 einen Schnitt durch einen herkömmlichen DMOS- Transistor und Fig. 6 shows a section through a conventional DMOS transistor and
Fig. 7 den Verlauf der Dotierungskonzentration bei dem DMOS-Transistor von Fig. 6. FIG. 7 shows the course of the doping concentration in the DMOS transistor from FIG. 6.
Die Fig. 6 und 7 sind bereits eingangs erläutert worden. FIGS. 6 and 7 have already been explained in the introduction.
In den Fig. 1 bis 5 werden für einander entsprechende Teile die gleichen Bezugszeichen wie in den Fig. 6 und 7 verwendet.In Figs. 1 to 5 are used for corresponding parts the same reference numerals as in FIGS. 6 and 7 uses.
Fig. 1 zeigt einen Schnitt durch einen quasi-vertikalen n- Kanal-DMOS-Transistor mit einer Pedestal-Zone 11 im Bereich unterhalb des Transistors. Diese Pedestal-Zone 11 wird in der oben bereits beschriebenen Weise hergestellt: in die Oberflä che des Silizium-Halbleitersubstrates 1 wird vor Abscheidung der epitaktischen Schicht 2 durch Implantation oder Belegung zusätzlich zu dem Dotierstoff für den Buried Layer 3 noch Do tierstoff für die Pedestal-Zone 11 eingebracht. Wenn für den Buried Layer beispielsweise Arsen oder Antimon verwendet wer den, kann für die Pedestal-Zone Phosphor eingesetzt werden. Da Phosphor wesentlich schneller diffundiert als Arsen oder Antimon, entsteht dann in einem Temperaturprozeß, der nach Abscheidung der epitaktischen Schicht 2 vorgenommen wird, zu sätzlich zu dem Buried Layer 3 (vgl. Fig. 6) noch die Pede stal-Zone 11. Das Einbringen des Dotierstoffes für die Pede stal-Zone 11 wird über eine Phototechnik vorgenommen, da die se Pedestal-Zone 11 unterhalb des Transistors angeordnet ist, jedoch eine geringere Breite als der Buried Layer 3 hat. Fig. 1 shows a section through a quasi-vertical DMOS n-channel transistor having a pedestal zone 11 in the region below the transistor. This pedestal zone 11 is produced in the manner already described above: in addition to the dopant for the buried layer 3 , doping material for the pedestal is added to the surface of the silicon semiconductor substrate 1 before the epitaxial layer 2 is deposited by implantation or covering. Zone 11 introduced. If, for example, arsenic or antimony is used for the buried layer, phosphorus can be used for the pedestal zone. Since phosphorus diffuses much faster than arsenic or antimony, then in a temperature process which is carried out after the deposition of the epitaxial layer 2 , in addition to the buried layer 3 (see FIG. 6), the pedal zone 11 . The introduction of the dopant for the Pedal stal zone 11 is carried out via a photo technique, since the Pedestal zone 11 is arranged below the transistor, but has a smaller width than the Buried Layer 3 .
Fig. 2 zeigt das Dotierungsprofil längs einer Linie A-A bei dem DMOS-Transistor von Fig. 1. Es ist zu sehen, daß die Do tierungskonzentration K (willkürliche Einheiten) der Pede stal-Zone 11 bis nahe unter die Oberfläche (geringe Eindring tiefe; willkürliche Einheiten) reicht und erst bei einer be trächtlichen Eindringtiefe d von der Dotierungskonzentration des Buried Layers 3 übertroffen wird. Fig. 2 shows the doping profile along a line AA in the DMOS transistor of Fig. 1. It can be seen that the doping concentration K (arbitrary units) of the pedal zone 11 is close to the surface (low penetration depth; arbitrary units) is sufficient and is only exceeded at a considerable depth of penetration d by the doping concentration of the buried layer 3 .
Wie in Fig. 3 gezeigt ist, kann in einem weiteren Ausfüh rungsbeispiel des erfindungsgemäßen DMOS-Transistors die Pe destal-Zone 11 auch "außerhalb" des eigentlichen Transistors am Rand des Buried Layers 3 vorgesehen werden, um dessen Durchbruchspannung anzuheben, d. h. einen externen Durchbruch an der Kante des Buried Layers zu vermeiden. Eine derartige Gestaltung ist insbesondere bei Hochvolt-Anwendungen von Vor teil. Durch die größere Krümmung des Profiles der Pedestal- Zone 11 wird nämlich die Durchbruchspannung wesentlich ange hoben und vom Profil des Buried Layers 3 unabhängig gemacht.As shown in FIG. 3, in a further exemplary embodiment of the DMOS transistor according to the invention, the pedal zone 11 can also be provided “outside” the actual transistor at the edge of the buried layer 3 in order to raise its breakdown voltage, ie an external breakdown at the edge of the buried layer. Such a design is particularly in part in high-voltage applications. Due to the larger curvature of the profile of the pedestal zone 11 , the breakdown voltage is raised substantially and made independent of the profile of the buried layer 3 .
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen verti kalen DMOS-Transistors ist in Fig. 4 dargestellt: hier befin det sich die Pedestal-Zone 11 unterhalb der n+-leitenden Kol lektorzone 4, so daß diese keine so große Eintreibtiefe auf zuweisen braucht, was auch die laterale Ausdiffusion an der Oberfläche reduziert: die Zone 4 kann so wesentlich schmaler gestaltet werden, was Fläche einspart.Another embodiment of the vertical DMOS transistor according to the invention is shown in Fig. 4: here the pedestal zone 11 is located below the n + -conducting collector zone 4 , so that it does not need to assign such a large driving depth to what the Lateral diffusion on the surface reduced: Zone 4 can be made much narrower, which saves space.
Schließlich sind in Fig. 5 noch ein Hochvolt-DMOS-Transistor 20, ein npn-Transistor 21 und ein Niedervolt-DMOS-Transistor 22 nebeneinander gezeigt. Diese Transistoren 20, 21 und 22 sind voneinander durch p-leitende Gebiete 17 und Isolations bereiche 18 getrennt und auf ihrer Oberfläche mit einer Iso lierschicht 16 aus beispielsweise Siliziumdioxid oder Silizi umnitrid versehen. Die Grenze zwischen dem Halbleitersubstrat 1 und der epitaktischen Schicht 2 ist durch eine Strichlinie 19 angedeutet.Finally, a high-voltage DMOS transistor 20 , an npn transistor 21 and a low-voltage DMOS transistor 22 are shown side by side in FIG. 5. These transistors 20 , 21 and 22 are separated from one another by p-type regions 17 and isolation regions 18 and are provided on their surface with an insulating layer 16 made of, for example, silicon dioxide or silicon nitride. The border between the semiconductor substrate 1 and the epitaxial layer 2 is indicated by a broken line 19 .
Der Hochvolt-DMOS-Transistor 20 hat eine n+-leitende Drainzo ne 12 und eine Gateelektrode G, der npn-Transistor 21 weist eine n+-leitende Kollektorzone 13, eine p-leitende Basiszone 15 mit einem p+-leitenden Basis-Anschlußgebiet 15' und eine n+-leitende Emitterzone 14 auf, und der Niedervolt-DMOS- Transistor 22 ist ähnlich wie der Hochvolt-DMOS-Transistor 20 mit einer n+-leitenden Drainzone 12 und einer Source-Elektro de S versehen.The high-voltage DMOS transistor 20 has an n + -type drain 12 and a gate electrode G, the npn transistor 21 has an n + -type collector zone 13 , a p-type base zone 15 with a p + -type base connection region 15 'and an n + -conducting emitter zone 14 , and the low-voltage DMOS transistor 22 is provided, like the high-voltage DMOS transistor 20, with an n + -conducting drain zone 12 and a source electrode de S.
Diese Transistoren können gegebenenfalls auf einer Scheibe nebeneinander angeordnet und mit den entsprechenden Pedestal- Zonen 11 ausgestattet werden, um so speziell deren Spannungs festigkeit und spezifischen Widerstand im eingeschalteten Zu stand bedarfsgerecht einzustellen. These transistors can optionally be arranged side by side on a disk and equipped with the corresponding pedestal zones 11 , in order to adjust their voltage strength and specific resistance in the switched-on state as required.
11
Siliziumsubstrat
Silicon substrate
22nd
epitaktische Schicht
epitaxial layer
33rd
Buried Layer
Buried layer
44
n+ n +
-leitende Zone
-conducting zone
55
Body-Zone
Body zone
66
Source-Zone
Source zone
77
Source-Metallisierung
Source metallization
88th
Gateoxid
Gate oxide
99
Kanal
channel
1010th
Drain-Elektrode
Drain electrode
1111
Pedestal-Zone
Pedestal zone
1212th
n+ n +
-leitende Drain-Zone
- conductive drain zone
1313
n+ n +
-leitende Kollektorzone
-conducting collector zone
1414
n+ n +
-leitende Emitterzone
-conducting emitter zone
1515
p-leitende Basiszone
p-type base zone
1515
' p+ 'p +
-leitendes Basis-Anschlußgebiet
-conducting base connection area
1616
Isolatorschicht
Insulator layer
1717th
p-leitende Zone
p-type zone
1818th
Isoliergebiet
Isolation area
1919th
Strichlinie für Trennfläche zwischen Siliziumsub trat Dash line for separating surface between silicon sub kicked
11
und epitaktischer Schicht and epitaxial layer
22nd
2020th
Hochvolt-DMOS-Transistor
High-voltage DMOS transistor
2121
npn-Transistor
NPN transistor
2222
Niedervolt-DMOS-Transistor
Low voltage DMOS transistor
Claims (8)
- - einem Halbleitersubstrat (1) des einen Leitungstyps,
- - einer auf dem Halbleitersubstrat (1) angeordneten epi taktischen Schicht (2) des anderen Leitungstyps, wobei im Bereich zwischen dem Halbleitersubstrat (1) und der epitaktischen Schicht (2) ein hochdotierter Buried Lay er (3) des anderen Leitungstyps liegt und der Buried Layer (3) über eine hochdotierte Zone (4) des anderen Leitungstyps mit einer Drainelektrode (10) verbunden ist,
- - einer in einem Oberflächenbereich der epitaktischen Schicht (2) vorgesehenen Body-Zone (5) und
- - einer in der Body-Zone (5) angeordneten Source-Zone (6) des anderen Leitungstyps,
- - in einem Bereich um den Buried Layer (3) eine hochdo tierte Pedestal-Zone (11) des anderen Leitungstyps vor gesehen ist.
- - a semiconductor substrate ( 1 ) of one conductivity type,
- - One on the semiconductor substrate ( 1 ) arranged epitaxial layer ( 2 ) of the other conductivity type, wherein in the area between the semiconductor substrate ( 1 ) and the epitaxial layer ( 2 ) is a highly doped buried layer ( 3 ) of the other conductivity type and the buried Layer ( 3 ) is connected to a drain electrode ( 10 ) via a highly doped zone ( 4 ) of the other conductivity type,
- - A body zone ( 5 ) provided in a surface area of the epitaxial layer ( 2 ) and
- a source zone ( 6 ) of the other conduction type arranged in the body zone ( 5 ),
- - In a region around the buried layer ( 3 ) a highly pedested zone ( 11 ) of the other conduction type is seen before.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19929235A DE19929235B4 (en) | 1999-06-25 | 1999-06-25 | Vertical DMOS transistor and method of fabricating a vertical DMOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19929235A DE19929235B4 (en) | 1999-06-25 | 1999-06-25 | Vertical DMOS transistor and method of fabricating a vertical DMOS transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19929235A1 true DE19929235A1 (en) | 2001-01-04 |
| DE19929235B4 DE19929235B4 (en) | 2005-06-23 |
Family
ID=7912582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19929235A Expired - Fee Related DE19929235B4 (en) | 1999-06-25 | 1999-06-25 | Vertical DMOS transistor and method of fabricating a vertical DMOS transistor |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE19929235B4 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004038369A1 (en) | 2004-08-06 | 2006-03-16 | Austriamicrosystems Ag | High-voltage NMOS transistor |
| JP2009272453A (en) * | 2008-05-08 | 2009-11-19 | Sanyo Electric Co Ltd | Transistor, semiconductor apparatus, and method of manufacturing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307011A (en) * | 1996-05-17 | 1997-11-28 | Sanyo Electric Co Ltd | Semiconductor integrated circuit |
-
1999
- 1999-06-25 DE DE19929235A patent/DE19929235B4/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004038369A1 (en) | 2004-08-06 | 2006-03-16 | Austriamicrosystems Ag | High-voltage NMOS transistor |
| US7898030B2 (en) | 2004-08-06 | 2011-03-01 | Austriamicrosystems Ag | High-voltage NMOS-transistor and associated production method |
| DE102004038369B4 (en) | 2004-08-06 | 2018-04-05 | Austriamicrosystems Ag | High-voltage NMOS transistor and manufacturing process |
| JP2009272453A (en) * | 2008-05-08 | 2009-11-19 | Sanyo Electric Co Ltd | Transistor, semiconductor apparatus, and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19929235B4 (en) | 2005-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE10161129B4 (en) | Semiconductor device and method for its production | |
| DE3334337A1 (en) | METHOD FOR PRODUCING AN INTEGRATED SEMICONDUCTOR DEVICE | |
| DE19642538A1 (en) | Semiconducting device | |
| DE10123616A1 (en) | Superjunction semiconductor device and method for its production | |
| DE19535140A1 (en) | Lateral MOSFET with high withstand voltage | |
| DE3720156A1 (en) | INTEGRATED CIRCUIT WITH A VERTICAL MOS | |
| DE10220359A1 (en) | Silicon carbide semiconductor device and manufacturing method | |
| DE102018124708B4 (en) | Switching element and method of manufacturing the same | |
| DE102008051245A1 (en) | High-voltage transistor with high current carrying capacity and method of manufacture | |
| EP1794803A2 (en) | Lateral dmos-transistor and method for the production thereof | |
| EP1181712B1 (en) | Low-resistance vdmos semiconductor component | |
| DE102006029701B4 (en) | Semiconductor component and method for producing a semiconductor device | |
| EP0007923A1 (en) | Process for manufacturing a twice diffused lateral transistor and a complemtary vertical transistor integrated therewith | |
| DE19711729A1 (en) | Horizontal field effect transistor | |
| WO2001018870A2 (en) | Charge compensating semiconductor device and method for the production thereof | |
| DE112005001587T9 (en) | Improved process for resurf diffusion for high voltage mosfet | |
| DE2420239A1 (en) | METHOD FOR MANUFACTURING DOUBLE DIFFUSED LATERAL TRANSISTORS | |
| DE102006007096B4 (en) | Compensating structure and edge termination MOSFET and method of making the same | |
| EP1631990B1 (en) | Method of manufacturing a field effect transistor | |
| DE102006001922B3 (en) | Lateral power transistor used as a MOSFET or an insulated gate bipolar transistor comprises a source zone, a drain zone, a drift zone and a body zone arranged in a semiconductor layer and an electrode layer | |
| DE19818518C2 (en) | Semiconductor device and method for its production | |
| DE102006002438A1 (en) | Semiconductor device and method for its production | |
| DE112010005265B4 (en) | Method of making a depletion mode DMOS transistor | |
| DE19929235B4 (en) | Vertical DMOS transistor and method of fabricating a vertical DMOS transistor | |
| DE102004052153A1 (en) | Vertical power semiconductor element with gate connection for single step compressors has gate electrode whereby gate electrode is placed on edge of back of element by horizontal transverse guide and vertical gate |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8127 | New person/name/address of the applicant |
Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE |
|
| 8364 | No opposition during term of opposition | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |