DE19927287A1 - Method of manufacturing a non-volatile semiconductor memory cell - Google Patents
Method of manufacturing a non-volatile semiconductor memory cellInfo
- Publication number
- DE19927287A1 DE19927287A1 DE1999127287 DE19927287A DE19927287A1 DE 19927287 A1 DE19927287 A1 DE 19927287A1 DE 1999127287 DE1999127287 DE 1999127287 DE 19927287 A DE19927287 A DE 19927287A DE 19927287 A1 DE19927287 A1 DE 19927287A1
- Authority
- DE
- Germany
- Prior art keywords
- tunnel
- layer
- semiconductor memory
- implantation
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000002513 implantation Methods 0.000 claims abstract description 57
- 238000000034 method Methods 0.000 claims abstract description 39
- 230000015654 memory Effects 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 29
- 239000002019 doping agent Substances 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 230000006378 damage Effects 0.000 abstract description 13
- 230000010354 integration Effects 0.000 abstract description 2
- 210000004027 cell Anatomy 0.000 description 61
- 238000003860 storage Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000005280 amorphization Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000035876 healing Effects 0.000 description 2
- 239000004922 lacquer Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 101100495769 Caenorhabditis elegans che-1 gene Proteins 0.000 description 1
- 101100400378 Mus musculus Marveld2 gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 210000003608 fece Anatomy 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 125000000403 lignoceroyl group Chemical group O=C([*])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])C([H])([H])[H] 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle und insbeson dere auf ein verbessertes Verfahren zur Herstellung hochinte grierter EPROM-, EEPROM- und FLASH-EPROM-Speicherzellen.The invention relates to a method of manufacture a non-volatile semiconductor memory cell and in particular on an improved process for producing high-ink Large EPROM, EEPROM and FLASH EPROM memory cells.
Nichtflüchtige Halbleiter-Speicherzellen, wie sie beispiels weise in EPROM-, EEPROM- und FLASH-EPROM-Speichern verwendet werden, bestehen üblicherweise aus einem Halbleitersubstrat, einer isolierenden Tunneloxidschicht, einer Speichergate- Schicht (Floating-Gate-Schicht), einer isolierenden dielek trischen Schicht und einer leitenden Steuergate-Schicht. Zur Speicherung von Informationen werden Ladungen von einem im Halbleitersubstrat ausgebildeten Tunnelbereich über die Tun nelschicht in die Speichergate-Schicht eingebracht, wobei die Speichergate-Schicht eine vollständig isolierte (eingekapsel te) und somit potentialmäßig schwebende Schicht darstellt. Verfahren zum Einbringen der Ladung in die Speichergate- Schicht sind beispielsweise Injektion heißer Ladungsträger, Kanalinjektion und Fowler-Nordheim-Tunneln.Non-volatile semiconductor memory cells, such as those used in EPROM, EEPROM and FLASH EPROM memories usually consist of a semiconductor substrate, an insulating tunnel oxide layer, a storage gate Layer (floating gate layer), an insulating dielek tric layer and a conductive control gate layer. For Storage of information will be charged by one in the Semiconductor substrate trained tunnel area over the tun introduced into the storage gate layer, the Memory gate layer a completely isolated (encapsulated te) and thus potentially floating layer. Procedure for introducing the charge into the storage gate Layer are, for example, injection of hot charge carriers, Canal injection and Fowler-Nordheim tunnels.
Fig. 5 zeigt eine schematische Ansicht einer derartigen her kömmlichen Halbleiter-Speicherzelle während einer Drain- Implantation. Gemäß Fig. 5 sind auf einem Halbleitersubstrat 1 eine Tunnelschicht 2, eine Speichergate-Schicht (FG, floa ting gate) 3, eine dielektrische Schicht 4 und eine Steuerga te-Schicht (CG, control gate) 5 stapelförmig aufgebracht. Zur Ausbildung eines Drain-Gebiets 6 und eines Source-Gebiets 7 wird üblicherweise zumindest eine selbstjustierende Ionenim plantation I durchgeführt, wobei in Fig. 5 lediglich eine Drain-Implantation dargestellt ist, die sourceseitig durch eine nicht dargestellte Maske ausgeblendet wird. Durch eine derartige Implantation kann beispielsweise im Drain-Gebiet 6 ein die Tunnelschicht 2 überlappender Tunnelbereich TB ausge bildet werden. Dieser überlappende Tunnelbereich TB ist not wendig, um ein Schreiben/Lesen oder Löschen von in der Spei chergate-Schicht 3 gespeicherten Informationen bzw. Ladungen mittels Tunneln zu ermöglichen. FIG. 5 shows a schematic view of such a conventional semiconductor memory cell during a drain implantation. According to Fig. 5, on a semiconductor substrate 1, a tunnel layer 2, a memory gate layer (FG, floa starting gate) 3, a dielectric layer 4 and a Steuerga th layer (CG, control gate) 5 applied stacked. To form a drain region 6 and a source region 7 , at least one self-adjusting ion implantation I is usually carried out, only one drain implantation being shown in FIG. 5, which is hidden on the source side by a mask (not shown). Such an implantation can, for example, form a tunnel region TB overlapping the tunnel layer 2 in the drain region 6 . This overlapping tunnel area TB is necessary to enable writing / reading or deleting of information or charges stored in the memory gate layer 3 by means of tunnels.
Aufgrund der für das Tunneln notwendigen hohen Feldstärken muß der überlappende Tunnelbereich TB eine starke Dotierung aufweisen, da ansonsten unter der Tunnelschicht 2 Raumla dungszonen mit großer Ausdehnung am p/n-Übergang entstehen.Due to the high field strengths required for tunneling, the overlapping tunnel area TB must have a strong doping, since otherwise 2 space charge zones with a large extent at the p / n junction are formed under the tunnel layer.
Für das Ausbilden der Drain- und Source-Gebiete 6, 7 stehen üblicherweise eine Ionenimplantation oder eine Eindiffusion von Dotierstoffen aus einer Gasphase oder einem abgeschiede nen Material zur Verfügung.For the formation of the drain and source regions 6 , 7 , an ion implantation or a diffusion of dopants from a gas phase or a deposited material are usually available.
Die herkömmliche Eindiffusion von Dotierstoffen aus der Gas phase oder einem abgeschiedenen Material spielt bei der Her stellung hochintegrierter Schaltungen (beispielsweise FLASH- EPROM-Speicherzellen keine Rolle, da damit einerseits kein Gesamptprozeß aufgrund des zu hohen thermischen Budgets rea lisiert werden kann, und andererseits nur geringe Dotierungs konzentrationen im Halbleitersubstrat 1 unter der Speicherga te-Schicht 3 erreicht werden können. Eine Dotierung des die Tunnelschicht 2 überlappenden Tunnelbereichs TB mittels Ein diffusion aus der Gasphase oder einem abgeschiedenen Material scheidet daher aus.The conventional diffusion of dopants from the gas phase or a deposited material plays no role in the manufacture of highly integrated circuits (for example, FLASH-EPROM memory cells, since on the one hand no vaporized process can be implemented due to the excessive thermal budget, and on the other hand only a small amount Doping concentrations can be achieved in the semiconductor substrate 1 under the storage gate layer 3. Doping of the tunnel region TB overlapping the tunnel layer 2 by means of diffusion from the gas phase or a deposited material is therefore ruled out.
Zur Herstellung von nichtflüchtigen Halbleiter-Speicherzellen wird in Standardprozessen daher die Ionenimplantation verwen det. Fig. 6 zeigt eine vergrößerte Darstellung einer schema tischen Schnittansicht der herkömmlichen Halbleiter- Speicherzelle gemäß Fig. 5 während einer derartigen Implan tation. In Fig. 6 ist auf einem Halbleitersubstrat 1 aufein anderfolgend eine Tunnelschicht 2, eine Speichergate-Schicht 3, eine dielektrische Schicht 4 und eine Steuergate-Schicht 5 aufgebracht, die eine stapelförmige Halbleiter-Speicherzelle darstellen. Zum Einbringen von Dotierstoffen wird das Halb leitersubstrat 1 sowie die Halbleiter-Speicherzelle mit einer Implantation I beaufschlagt. Bei der in Fig. 6 dargestellten herkömmlichen Implantation I ergibt sich hierbei eine Beschä digung der Halbleiter-Speicherzelle sowie des Halbleitersub strats 1 in einem beschädigten Bereich BB, wobei sich insbe sondere Beschädigungen der Tunnelschicht 2 und der dielektri schen Schicht 4 nachteilig für die elektrischen Eigenschaften der Halbleiter-Speicherzelle auswirken. Genauer gesagt wird durch die Implantation I an der Oberfläche der Halbleiter- Speicherzelle sowie dem Halbleitersubstrat 1 eine Amorphisie rung sowie Verunreinigung erzeugt, wodurch insbesondere die isolierenden Eigenschaften der Tunnelschicht 2 und der die lektrischen Schicht 4 in Mitleidenschaft gezogen werden. Auf grund dieser Amorphisierung in den Randbereichen der Tunnel schicht 2 und der dielektrischen Schicht 4 können beispiels weise Leckströme zum Halbleitersubstrat 1 oder zur Steuerga te-Schicht 5 auftreten, die ein zuverlässiges Speichern der in der Speichergate-Schicht 3 abgelegten Ladungen verhindern.For the production of non-volatile semiconductor memory cells, ion implantation is therefore used in standard processes. Fig. 6 shows an enlarged view of a schematic sectional view of the conventional semiconductor memory cell of FIG. 5 during such an implantation. In FIG. 6, on a semiconductor substrate 1 aufein other following a tunneling layer 2, a memory gate layer 3, a dielectric layer 4 and a control gate layer applied 5, which constitute a stack-like semiconductor memory cell. In order to introduce dopants, the semiconductor substrate 1 and the semiconductor memory cell are subjected to an implantation I. In the case of the conventional implantation I shown in FIG. 6, this results in damage to the semiconductor memory cell and the semiconductor substrate 1 in a damaged area BB, with particular damage to the tunnel layer 2 and the dielectric layer 4 being disadvantageous for the electrical properties affect the semiconductor memory cell. More specifically, amorphization and contamination are generated by the implantation I on the surface of the semiconductor memory cell and the semiconductor substrate 1, as a result of which in particular the insulating properties of the tunnel layer 2 and the dielectric layer 4 are affected. Due to this amorphization in the edge regions of the tunnel layer 2 and the dielectric layer 4 , for example leakage currents to the semiconductor substrate 1 or to the control gate layer 5 can occur, which prevent reliable storage of the charges stored in the storage gate layer 3 .
Die Ursache für die Beschädigung der Randbereiche der Halb leiter-Speicherzelle liegt im wesentlichen darin, daß die derzeit verwendeten Standard-Ätzverfahren keine absolut senk rechten Seitenwände S erzeugen können und eine nicht darge stellte Implantationsvorrichtung üblicherweise einen Implan tationsstrahl mit einem Öffnungswinkel von ca. 2 Grad pro Wa ferscheibe aufweist.The cause of the damage to the peripheral areas of the half conductor memory cell is essentially that the currently used standard etching methods no absolutely lower right side walls S can produce and not a Darge usually placed an implant device tion beam with an opening angle of approx. 2 degrees per wa heel has.
Gemäß Fig. 7 wird der beschädigte Bereich BB daher in einem thermischen oxidierenden Ausheilschritt in ein sogenanntes Postoxid PO umgewandelt, das sich bei Verwendung eines Sili zium-Substrats 1 und einer SiO2-Tunnelschicht 2 zu der in Fig. 7 dargestellten Oxidschicht verbindet. Auf diese Weise werden die in den Randbereichen der Tunnelschicht 2 und der dielektrischen Schicht 4 auftretenden Versetzungen bzw. Stö rungen ausgeheilt und qualitativ hochwertige Isolierschichten wiederhergestellt. Nachteilig bei diesem herkömmlichen Her stellungsverfahren sind jedoch insbesondere die für das ther mische Ausheilen notwendigen hohen Temperaturen.According to FIG. 7, the damaged area BB is therefore converted in a thermal oxidizing annealing step into a so-called postoxide PO, which combines with the use of a silicon substrate 1 and an SiO 2 tunnel layer 2 to form the oxide layer shown in FIG. 7. In this way, the dislocations or faults occurring in the edge regions of the tunnel layer 2 and the dielectric layer 4 are healed and high-quality insulating layers are restored. A disadvantage of this conventional manufacturing process, however, are in particular the high temperatures required for thermal curing.
Üblicherweise wird daher die in Fig. 8 dargestellte Ausbil dung einer Hilfsschicht HS an der gefährdeten Seitenwand S durchgeführt. Gemäß Fig. 8 befindet sich wiederum auf einem Halbleitersubstrat 1 eine Tunnelschicht 2, eine Speichergate- Schicht 3, eine dielektrische Schicht 4 und eine Steuergate- Schicht 5. Die Fig. 8 zeigt lediglich eine stark vergrößerte schematische Ansicht einer herkömmlichen Halbleiter- Speicherzelle mit einer Hilfsschicht HS, wobei insbesondere der Winkel der seitlichen Wand der Halbleiter-Speicherzelle übertrieben dargestellt ist. Aufgrund der nicht hundertpro zentig senkrechten Seitenwände S der Halbleiter-Speicherzelle bzw. dem Öffnungswinkel des Implantationsstrahls I treffen Implantationsstrahlen I nicht nur auf das zu dotierende Halb leitersubstrat 1, sondern auch auf die freigeätzten seitli chen Wände der Halbleiter-Speicherzelle. Zum Schutz dieser seitlichen Wände befindet sich gemäß Fig. 8 die Hilfsschicht HS, die eine derartige Dicke aufweist, daß eine Amorphisie rung der eigentlichen Halbleiter-Speicherzelle bzw. der kri tischen Tunnelschicht 2 und der dielektrischen Schicht 4 durch die Implantation I verhindert wird. Üblicherweise wird eine derartige Hilfsschicht HS mittels sogenannter "Spacer- Technik" ausgebildet.Usually, therefore, the training of an auxiliary layer HS shown in FIG. 8 is carried out on the endangered side wall S. According to Fig. 8 is located in turn on a semiconductor substrate 1, a tunnel layer 2, a Speichergate- layer 3, a dielectric layer 4 and a control gate layer 5. FIG. 8 shows only a greatly enlarged schematic view of a conventional semiconductor memory cell having an auxiliary layer HS, wherein in particular the angle of the lateral wall of the semiconductor memory cell is exaggerated. Because of the not hundred percent vertical side walls S of the semiconductor memory cell or the opening angle of the implantation beam I implantation beams I not only hit the semiconductor substrate 1 to be doped, but also on the etched-out side walls of the semiconductor memory cell. To protect these side walls is the auxiliary layer HS shown in FIG. 8, which has such a thickness that an amorphization tion of the actual semiconductor memory cell or the critical tunnel layer 2 and the dielectric layer 4 is prevented by the implantation I. Such an auxiliary layer HS is usually formed using a so-called “spacer technique”.
Nachteilig ist bei einer derartigen herkömmlichen Implantati on unter Verwendung der Hilfsschicht HS, daß die Implanta tions-Dosis bzw. Energie erhöht werden muß, um eine ausrei chend hohe Dotierung unter das Floating-Gate zu treiben. Ge nauer gesagt muß zur Erzeugung des stark dotierten Tunnelbe reichs TB eine verstärkte Implantation I verwendet werden, da die Hilfsschicht HS auch am Fußpunkt der Halbleiter- Speicherzelle eine Implantation von Dotierstoffen verhindert oder zumindest verringert. Insbesondere bei der Herstellung von hochintegrierten Schaltungen ist jedoch eine Verwendung derartiger Hilfsschichten HS nicht mehr möglich, da die stark verkleinerten Strukturgrößen unterhalb von 0,1 Mikrometern dies nicht mehr zulassen.The disadvantage of such a conventional implant is on using the auxiliary layer HS that the Implanta tion dose or energy must be increased to a sufficient to drive high doping under the floating gate. Ge more specifically, to generate the heavily doped tunnel Reichs TB a reinforced implantation I can be used because the auxiliary layer HS also at the base of the semiconductor Storage cell prevents implantation of dopants or at least reduced. Especially in manufacturing however, use of highly integrated circuits is one such auxiliary layers HS no longer possible because the strong reduced structure sizes below 0.1 micrometers no longer allow this.
Eine weitere nicht dargestellte Möglichkeit zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle besteht darin, daß die Implantation I vor der Ausbildung der Halbleiter- Speicherzelle und insbesondere vor der Abscheidung für die Tunnelschicht 2 erfolgt. Nachteilig ist hierbei jedoch, daß es sich nicht um einen selbstjustierenden Prozeß handelt und darüber hinaus die thermische Oxidation zum Ausbilden der Tunnelschicht 2 aus Kontaminationsgründen keine hohe Dotie rung in dem darunter liegenden Halbleitersubstrat 1 erlaubt.Another possibility, which is not shown, for producing a non-volatile semiconductor memory cell is that the implantation I takes place before the semiconductor memory cell is formed and in particular before the deposition for the tunnel layer 2 . The disadvantage here, however, is that it is not a self-adjusting process and, moreover, the thermal oxidation for forming the tunnel layer 2 does not allow high doping in the semiconductor substrate 1 underneath for reasons of contamination.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung einer hochintegrierten nichtflüchtigen Halb leiter-Speicherzelle zu schaffen, die eine außerordentlich hohe Zuverlässigkeit aufweist.The invention is therefore based on the object of a method to produce a highly integrated non-volatile half to create conductor memory cell which is an extraordinary has high reliability.
Erfindungsgemäß wird diese Aufgabe durch die in Patentan spruch 1 angegebenen Maßnahmen gelöst.According to the invention, this object is achieved by the in Patentan 1 specified measures solved.
Insbesondere durch das Ausbilden eines überlappenden Tunnel bereichs mittels einer schrägen Implantation, die im wesent lichen vom Tunnelbereich weg gerichtet ist, erhält man einer seits eine ausreichend hohe Dotierung unterhalb einer Tunnel oxidschicht, während andererseits keine Beschädigungen an dieser äußerst empfindlichen Tunnelschicht auftreten. Dadurch können Leckströme durch die Tunnelschicht oder eine dielek trischen Schicht verringert und die Zuverlässigkeit der Halb leiter-Speicherzelle verbessert werden.In particular by forming an overlapping tunnel area by means of an oblique implantation, which is essentially one is directed away from the tunnel area a sufficiently high doping below a tunnel oxide layer, while on the other hand no damage occur in this extremely sensitive tunnel layer. Thereby can leakage currents through the tunnel layer or a dielek trical layer decreases and the reliability of the half conductor memory cell can be improved.
Vorzugsweise besitzt die Implantation einen Winkel von 5 bis 7 Grad zur senkrechten Einfallsrichtung. Das Verfahren kann insbesondere zur Ausbildung eines symmetrischen Halbleiter- Speicherzellenpaares verwendet werden, wobei die überlappen den Tunnelbereiche in einem gemeinsamen Anschlußgebiet lie gen. Dadurch lassen sich nichtflüchtige Halbleiterspeicher besonders effektiv und einfach herstellen.The implantation preferably has an angle of 5 to 7 degrees to the vertical direction of incidence. The procedure can especially for the formation of a symmetrical semiconductor Memory cell pair are used, the overlap the tunnel areas in a common connection area This enables non-volatile semiconductor memories particularly effective and easy to manufacture.
Ferner können mit dem Verfahren eine Vielzahl von seriell an geordneten Halbleiter-Speicherzellen ausgebildet werden, wo bei in einem Schritt sowohl die Anschlußgebiete mit den über lappenden Tunnelbereichen als auch Anschlußgebiete mit nicht überlappenden Tunnelbereichen ausgebildet werden.Furthermore, the method can be used for a large number of serial ordered semiconductor memory cells are formed where with in one step both the connection areas with the over overlapping tunnel areas as well as connection areas with not overlapping tunnel areas are formed.
In den weiteren Unteransprüchen sind vorteilhafte Ausgestal tungen der Erfindung gekennzeichnet.Advantageous configurations are in the further subclaims tion of the invention.
Die Erfindung wird nachstehend anhand von Ausführungsbeispie len unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:The invention is described below with reference to exemplary embodiments len described with reference to the drawing. Show it:
Fig. 1 eine vergrößerte Darstellung einer schematischen Schnittansicht einer Speicherzelle zur Veranschau lichung des erfindungsgemäßen Verfahrens gemäß ei nem ersten Ausführungsbeispiel; Fig. 1 is an enlarged view of a schematic sectional view of a memory cell to illustrate the inventive method according to a first embodiment;
Fig. 2 eine schematische Schnittansicht einer Speicherzel le zur Veranschaulichung eines ersten Implantati onsschritts des erfindungsgemäßen Verfahrens gemäß einem zweiten Ausführungsbeispiel; Fig. 2 is a schematic sectional view of a Speicherzel le illustrating a first implantati onsschritts the inventive method according to a second embodiment;
Fig. 3 eine schematische Schnittansicht einer Speicherzel le zur Veranschaulichung eines zweiten Implantati onsschritts des erfindungsgemäßen Verfahrens gemäß dem zweiten Ausführungsbeispiel; Fig. 3 is a schematic sectional view of a Speicherzel le illustrating a second implantati onsschritts the inventive method according to the second embodiment;
Fig. 4 eine schematische Schnittansicht einer Speicherzel le zur Veranschaulichung eines Implantations schritts eines erfindungsgemäßen Verfahrens gemäß einem dritten Ausführungsbeispiel; Fig. 4 is a schematic sectional view of a Speicherzel le illustrating an implantation step of a method according to a third embodiment;
Fig. 5 eine schematische Schnittansicht einer Speicherzel le zur Veranschaulichung eines Implantations schritts in einem Verfahren gemäß dem Stand der Technik; Fig. 5 is a schematic sectional view of a Speicherzel le illustrating an implantation step in a method according to the prior art;
Fig. 6 eine vergrößerte Darstellung einer Schnittansicht der Speicherzelle gemäß Fig. 5; FIG. 6 shows an enlarged illustration of a sectional view of the memory cell according to FIG. 5;
Fig. 7 eine vergrößerte Darstellung einer Schnittansicht der Speicherzelle gemäß Fig. 6 nach einem Ausheil schritt; und Fig. 7 is an enlarged view of a sectional view of the memory cell of Figure 6 after a healing step. and
Fig. 8 eine vergrößerte Darstellung einer Schnittansicht einer Speicherzelle zur Veranschaulichung eines weiteren herkömmlichen Implantationsverfahrens mit Spacer-Technik. Fig. 8 is an enlarged representation of a sectional view of a memory cell for illustrating another conventional implantation method with spacer technique.
Fig. 1 zeigt eine vergrößerte Darstellung einer Schnittan sicht einer nichtflüchtigen Halbleiter-Speicherzelle zur Ver anschaulichung des erfindungsgemäßen Verfahrens gemäß einem ersten Ausführungsbeispiel. In Fig. 1 bezeichnet das Bezugs zeichen 1 ein Halbleitersubstrat, das beispielsweise aus Si oder einem sonstigen Halbleiter besteht. An der Oberfläche des Halbleitersubstrats 1 ist eine Tunnelschicht 2 ausgebil det, die vorzugsweise aus SiO2 besteht. Auf der Tunnelschicht 2 befindet sich eine elektrisch leitende Speichergate-Schicht (FG) 3, die vorzugsweise aus Poly-Silizium oder einem ent sprechend geeigneten Material besteht. Zur Isolierung von ei ner weiteren Steuergate-Schicht (CG, control gate) befindet sich auf der Speichergate-Schicht 3 eine isolierende dielek trische Schicht 4, die vorzugsweise aus einer ONO- Schichtenfolge (Oxid/Nitrid/Oxid) besteht. Fig. 1 shows an enlarged view of a sectional view of a non-volatile semiconductor memory cell for illustration of the method according to the invention according to a first embodiment. In Fig. 1, reference sign 1 denotes a semiconductor substrate made, for example, Si or other semiconductor. A tunnel layer 2 , which preferably consists of SiO 2, is formed on the surface of the semiconductor substrate 1 . On the tunnel layer 2 is an electrically conductive memory gate layer (FG) 3 , which is preferably made of polysilicon or a suitable material accordingly. To isolate another control gate layer (CG), there is an insulating dielectric layer 4 on the memory gate layer 3 , which layer preferably consists of an ONO layer sequence (oxide / nitride / oxide).
Eine derartige stapelförmig aufgebaute nichtflüchtige Halb leiter-Speicherzelle wird beispielsweise in EEPROM-, EPROM-, PROM- und FLASH-EPROM-Speichern verwendet. Hierbei werden mittels Injektion heißer Ladungsträger oder Fowler-Nordheim- Tunneln in einem Tunnelbereich TB Ladungen in die Speicherga te-Schicht 3 eingebracht oder aus dieser herausgezogen. Wie bereits in der Beschreibungseinleitung beschrieben wurde, sind für dieses Tunneln (Schreiben/Lesen, Löschen) von Ladun gen über die Tunnelschicht 2 relativ hohe Feldstärken im Tun nelbereich TB notwendig, weshalb an ein Drain-Gebiet 6 bzw. ein nicht dargestelltes Source-Gebiet und die Steuergate- Schicht 5 hohe Spannungen angelegt werden. Da jedoch die ho hen Feldstärken bei einer geringen Dotierung beispielsweise des Drain-Gebiets 6 breite Raumladungszonen (ladungsfreie Zo nen) im Tunnelbereich TB unter der Tunnelschicht 2 hervorru fen, besteht für das Drain-Gebiet 6 insbesondere in dem die Tunnelschicht 2 überlappenden Tunnelbereich TB das Erforder nis nach einer sehr hohen Dotierung. Eine derartige Dotierung wird gemäß Fig. 1 durch eine Ionenimplantation IS erzeugt.Such a stacked non-volatile semiconductor memory cell is used for example in EEPROM, EPROM, PROM and FLASH EPROM memories. Here, charges are introduced into or pulled out of the storage gate layer 3 by means of injection of hot charge carriers or Fowler-Nordheim tunnels in a tunnel area TB. As has already been described in the introduction to the description, relatively high field strengths in the tunnel region TB are necessary for this tunneling (writing / reading, erasing) of loads via the tunnel layer 2 , which is why a drain region 6 or a source region (not shown) and the control gate layer 5 high voltages are applied. However, since the high field strengths with a low doping of the drain region 6, for example, give rise to broad space charge zones (charge-free zones) in the tunnel region TB under the tunnel layer 2 , the drain region 6 has this in particular in the tunnel region TB overlapping the tunnel layer 2 Requires very high doping. Such doping is generated according to FIG. 1 by an ion implantation I S.
Als Dotierstoffe für eine negative Dotierung mittels Ionenim plantation IS stehen beispielsweise Ph, As und Sb zur Verfü gung. Vorzugsweise wird As bei der Implantation IS verwendet, da Arsen eine mittlere Beschädigung bei einer mittleren Dif fusionslänge aufweist. Es kann jedoch auch Sb als Implantati onsstoff verwendet werden, wobei mit einer größeren Beschädi gung des Halbleitersubstrats 1 und einer geringere m Diffusi onslänge zu rechnen ist. Demgegenüber kann auch Phosphor als Dotierstoff bei der Implantation IS verwendet werden, wenn eine geringe Beschädigung bei hohen Diffusionslängen vorteil haft ist.For example, Ph, As and Sb are available as dopants for negative doping by means of ion implantation I S. As is preferably used in the implantation I S because arsenic has medium damage with a medium diffusion length. However, Sb can also be used as an implant material, with greater damage to the semiconductor substrate 1 and a smaller m diffusion length to be expected. In contrast, phosphorus can also be used as a dopant in the implantation I S if little damage at long diffusion lengths is advantageous.
Erfindungswesentlich ist für das vorliegende Verfahren ein schräger Einfallswinkel αIs, der vorzugsweise in einem Be reich von 5 bis 7 Grad zu einer vertikalen Implantation liegt.Essential to the invention for the present method is an oblique angle of incidence α Is , which is preferably in a range from 5 to 7 degrees to a vertical implantation.
Wie bereits vorstehend beschrieben wurde, besitzen die Sei tenwände S des Schichtstapels der nichtflüchtigen Halbleiter- Speicherzelle einen Winkel αS zur Vertikalen, da die in Stan dardprozessen eingesetzten Ätzverfahren keine absolut senk rechten Strukturen erzeugen können. Zur Erzeugung des Drain- Gebiets 6 und insbesondere des hochdotierten die Tunnel schicht 2 überlappenden Tunnelbereichs TB verwendet die vor liegende Erfindung demnach eine schräge Implantation IS von Dotierstoffen, die im wesentlichen von dem Tunnelbereich TB weg gerichtet ist. Aufgrund dieser schrägen Implantation mit einem Implantationswinkel αIs von ca. 5 bis 7 Grad treffen die Dotierstoffe nicht auf die Seitenwand S des Schicht stapels der Halbleiter-Speicherzelle, weshalb eine Amorphi sierung bzw. Zerstörung insbesondere der isolierenden Schich ten 2 und 4 vermieden wird. Die Tunnelschicht 2 sowie die dielektrische Schicht 4 haben daher auch nach dieser schrägen Implantation IS weiterhin sehr gute elektrische Eigenschaf ten, so daß ein Auftreten von beispielsweise Leckströmen in diesen Schichten minimal ist. Die in der Speichergate-Schicht 3 enthaltenen Ladungen werden somit zuverlässig und für eine außerordentlich lange Zeit gespeichert. Insbesondere aufgrund der zunehmenden Integrationsdichte und der damit einhergehen den Flächenverringerung für die einzelnen Halbleiter- Speicherzellen wirkt sich eine derartige schräge Implantation ferner positiv auf die Ladungshaltung aus, da insbesondere die Speichergate-Schicht 3 mit ihrem vollständigen Volumen zur Ladungshaltung verwendet werden kann und Randbereiche nicht wie beim Stand der Technik aufgrund der Postoxidation verlorengehen.As already described above, the side walls S of the layer stack of the non-volatile semiconductor memory cell have an angle α S to the vertical, since the etching processes used in standard processes cannot produce absolutely perpendicular structures. To generate the drain region 6 and in particular the highly doped tunnel region TB overlapping the tunnel layer 2 , the present invention accordingly uses an oblique implantation I S of dopants, which is essentially directed away from the tunnel region TB. Due to this oblique implantation with an implantation angle α Is of approximately 5 to 7 degrees, the dopants do not hit the side wall S of the layer stack of the semiconductor memory cell, which is why amorphization or destruction, in particular of the insulating layers 2 and 4 , is avoided. The tunnel layer 2 and the dielectric layer 4 therefore still have very good electrical properties even after this oblique implantation I S , so that the occurrence of, for example, leakage currents in these layers is minimal. The charges contained in the storage gate layer 3 are thus stored reliably and for an extraordinarily long time. In particular due to the increasing integration density and the associated reduction in area for the individual semiconductor memory cells, such an oblique implantation also has a positive effect on charge retention, since in particular the complete volume of the storage gate layer 3 can be used for charge retention and edge regions do not get lost in the prior art due to post-oxidation.
Die Erfindung nutzt insbesondere einen Effekt aus, wonach bei einer schrägen Implantation von Dotierstoffen diese nicht nur in Richtung der Implantation IS im Halbleitersubstrat ver teilt werden, sondern auch eine Streuung der Dotierstoffe bis zu einer im wesentlichen entgegengesetzten Richtung stattfin det. Eine derartige Streuung ist in Fig. 1 mit gestrichelten Pfeilen im Drain-Gebiet 6 dargestellt. Demzufolge wird ein durch die Implantation IS eingeschossener Dotierstoff (z. B. As) nicht nur in Pfeilrichtung der Implantation IS, sondern auch parallel zur Oberfläche unter die Tunnelschicht 2 ge streut, wodurch der hochdotierte Tunnelbereich TB ausgebildet werden kann. Bei einem derartigen Beschuß von Dotierstoffen in das Halbleitersubstrat 1 werden insbesondere bei Verwen dung von As und einem Si-Halbleitersubstrat 1 tiefere Berei che 1' im Halbleitersubstrat 1 amorphisiert bzw. beschädigt. Dies liegt insbesondere an dem sogenannten "knock-on"-Effekt, bei dem ein im Vergleich zu einem Si-Atom schweres As-Atom ein Si-Atom aus seinem Kristall-Gitterplatz herausschlägt und in die tieferen Bereiche 1' des Halbleitersubstrats 1 beför dert. Durch diese herausgeschlagenen Si-Atome werden somit auch die nichtdotierten Umgebungsbereiche des Drain-Gebiets 6 amorphisiert bzw. beschädigt. In einem anschließenden Aus heilschritt erfolgt eine weitgehende Rekristallisierung der beschädigten Bereiche, d. h. Drain-Gebiet 6 und amorphes Halbleitersubstrat 1', wodurch sich eine weitere Diffusion von Dotierstoffen zum Ausbilden des überlappenden Tunnelbe reichs TB ergibt.The invention particularly exploits an effect, according to which in the case of an oblique implantation of dopants, these are not only distributed in the direction of the implantation I S in the semiconductor substrate, but also a scattering of the dopants up to an essentially opposite direction takes place. Such a scatter is shown in FIG. 1 with dashed arrows in the drain region 6 . Accordingly, a dopant injected by the implantation I S (e.g. As) is not only scattered in the direction of the arrow of the implantation I S , but also parallel to the surface under the tunnel layer 2 , as a result of which the highly doped tunnel region TB can be formed. In such a bombardment of dopants into the semiconductor substrate 1, in particular in USAGE dung of As and a Si-semiconductor substrate 1 deeper preparation che 1 'in the semiconductor substrate 1 amorphized or damaged. This is due in particular to the so-called "knock-on" effect, in which a heavy As atom compared to a Si atom knocks a Si atom out of its crystal lattice site and transports it into the lower regions 1 'of the semiconductor substrate 1 . These knocked-out Si atoms also amorphize or damage the undoped surrounding areas of the drain region 6 . In a subsequent healing step there is extensive recrystallization of the damaged areas, ie drain area 6 and amorphous semiconductor substrate 1 ', which results in a further diffusion of dopants to form the overlapping tunnel area TB.
Im Gegensatz zum herkömmlichen Implantationsverfahren werden jedoch bei dem erfindungsgemäßen Verfahren die Seitenwände S der Halbleiter-Speicherzelle nicht beschädigt oder zumindest der amorhisierte Bereich deutlich reduziert, weshalb man eine sehr zuverlässige Halbleiter-Speicherzelle erhält. Insbeson dere bei der Herstellung von hochintegrierten nichtflüchtigen Speichern mit einer Vielzahl von derartigen Halbleiter- Speicherzellen kann somit eine Strukturierung wesentlich ver ringert werden, weshalb Strukturgrößen unterhalb von 0,1 Mi krometern realisierbar sind. Insbesondere wenn der Implanta tionswinkel αIs größer oder gleich dem Winkel αS der Seiten wände der Halbleiter-Speicherzellen ist, kann eine Beschädi gung der empfindlichen Tunnelschicht 2 und der dielektrischen Schicht 4 durch die Implantation IS verhindert werden, wobei weiterhin ein überlappender Tunnelbereich TB ausgebildet wird.In contrast to the conventional implantation method, however, the sidewalls S of the semiconductor memory cell are not damaged or at least the amorhized area is significantly reduced in the method according to the invention, which is why a very reliable semiconductor memory cell is obtained. In particular in the production of highly integrated non-volatile memories with a large number of such semiconductor memory cells, structuring can thus be significantly reduced, which is why structure sizes below 0.1 micrometers can be realized. In particular, if the implantation angle α Is is greater than or equal to the angle α S of the side walls of the semiconductor memory cells, damage to the sensitive tunnel layer 2 and the dielectric layer 4 can be prevented by the implantation I S , with an overlapping tunnel area TB is trained.
Anstelle der vorstehend beschriebenen stapelförmigen Halblei ter-Speicherzelle kann in gleicher Weise auch eine Split- Gate-Zelle verwendet werden, bei der die Speichergate-Schicht 3 nur einen Teil eines aktiven Kanals bedeckt und der weitere Teil des Kanals durch die Steuergate-Schicht 5 direkt ange steuert wird.Instead of the stacked semiconductor memory cell described above, a split gate cell can also be used in the same way, in which the memory gate layer 3 covers only part of an active channel and the other part of the channel through the control gate layer 5 directly is controlled.
Die Fig. 2 und 3 zeigen Schnittansichten zur Veranschauli chung eines Verfahrens zur Herstellung eines nichtflüchtigen symmetrischen Halbleiter-Speicherzellenpaares, bei dem zwei Halbleiter-Speicherzellen mit einem gemeinsamen Drain-Gebiet 6 verbunden sind, welches die überlappenden Tunnelbereiche für das Schreiben/Lesen und Löschen von Informationen in/aus dem Floating-Gate FG ermöglicht. Figs. 2 and 3 show sectional views for Veranschauli monitoring of a method for manufacturing a non-volatile symmetrical semiconductor memory cell pair in which two semiconductor memory cells having a common drain region 6 are connected, which the overlapping tunneling regions for writing / reading and erasing Allows information in / out of the floating gate FG.
Zunächst wird in einem nicht dargestellten sogenannten "Front-End-Prozeß" die Schichtenfolge bestehend aus der Tun nelschicht 2, der Speichergate-Schicht 3, der dielektrischen Schicht 4 und der Steuergate-Schicht 5 auf dem Halbleitersub strat 1 ausgebildet. Anschließend werden mittels separater Fototechnik unter Verwendung eines herkömmlichen Ätzverfah rens die einzelnen Halbleiter-Speicherzellen bis zum Halblei tersubstrat 1 freigeätzt. Gemäß Fig. 2 wird nunmehr in einem nachfolgenden Schritt eine erste Maske 8 beispielsweise zum Freilegen von geraden Wortleitungen derart definiert, daß nur eine der symmetrisch angeordneten Halbleiter-Speicherzellen teilweise freigelegt ist, während die andere vollständig von der Maske 8 bedeckt wird. In einem nachfolgenden Schritt wird gemäß Fig. 2 eine erste schräge Implantation I1 derart durchgeführt, daß die Implantationsstrahlen im wesentlichen von einem ersten auszubidenden Tunnelbereich TB1 unterhalb der Tunnelschicht 2 weg gerichtet sind. Das Implantationsver fahren entspricht hierbei im wesenlichen dem Verfahren gemäß Fig. 1. Auf diese Weise wird ein erster Teil des Drain- Gebiets 6 mit seinem überlappenden Tunnelbereich TB1 zwischen den symmetrisch angeordneten Halbleiter-Speicherzellen ausge bildet.First, in a so-called "front-end process", not shown, the layer sequence consisting of the tunnel layer 2 , the memory gate layer 3 , the dielectric layer 4 and the control gate layer 5 is formed on the semiconductor substrate 1 . Subsequently, the individual semiconductor memory cells are etched free up to the semiconductor substrate 1 by means of separate photo technology using a conventional etching method. Referring to FIG. 2, a first mask is now 8, for example, defined to expose straight word lines such that only one of the symmetrically arranged semiconductor memory cells is partially exposed, while the other is completely covered by the mask 8 in a subsequent step. In a subsequent step, a first oblique implantation I 1 is carried out in accordance with FIG. 2 in such a way that the implantation beams are directed away from a first tunnel area TB1 to be formed below the tunnel layer 2 . The implantation method essentially corresponds to the method according to FIG. 1. In this way, a first part of the drain region 6 with its overlapping tunnel region TB1 is formed between the symmetrically arranged semiconductor memory cells.
Anschließend wird die erste Maske 8 (beispielsweise durch Lackstrippen) entfernt und gemäß Fig. 3 eine zweite Maske 9 derart definiert, daß nunmehr die ungeraden Wortleitungen freigelegt sind. Genauer gesagt bedeckt gemäß Fig. 3 die zweite Maske 9 vollständig die bereits implantierte Halblei ter-Speicherzelle (gerade Wortleitung), während ein Teil der zweiten symmetrischen Halbleiter-Speicherzelle und ein Teil des Halbleitersubstrats 1 freigeätzt wird. In einem anschlie ßend durchgeführten zweiten schrägen Implantationsschritt I2 erfolgt wiederum eine Implantation mit einem Winkel αI2, die im wesenlichen von einem zweiten auszubildenden Tunnelbereich TB2 weg gerichtet ist. Auf diese Weise wird das noch fehlende Teilstück des Drain-Gebiets 6 mit seinem zweiten überlappen den Tunnelbereich TB2 ausgebildet. Die zweite schräge Implan tation I2 entspricht wiederum im wesentlichen dem Implantati onsverfahren gemäß Fig. 1. Anschließend wird die zweite Mas ke 9 mit einem herkömmlichen Verfahren entfernt und zur Ver vollständigung nach einem herkömmlichen Standardprozeß ein Postoxid, Spacer usw. bis zur Fertigstellung der Metalli sierung ausgebildet. Auf diese Weise erhält man eine für hochintegrierte Speichervorrichtungen besonders geeignete Halbleiter-Speicherzellenanordnung, die außerordentlich zu verlässige nichtflüchtige Speicherzellen aufweist.The first mask 8 is then removed (for example by lacquer stripping) and, according to FIG. 3, a second mask 9 is defined such that the odd word lines are now exposed. More specifically covered in accordance with Fig. 3, the second mask 9 completely the already implanted semiconducting ter memory cell (straight word line), while a part of the second balanced semiconductor memory cell and a portion is etched free of the semiconductor substrate 1. In a second oblique implantation step I 2 which is then carried out, an implantation is again carried out with an angle α I2 , which is essentially directed away from a second tunnel area TB2 to be formed. In this way, the still missing section of the drain region 6 is formed with its second overlap the tunnel area TB2. The second oblique implantation I 2 in turn essentially corresponds to the implantation process according to FIG. 1. Then the second mask 9 is removed using a conventional method and a post-oxide, spacer, etc. is used to complete the process according to a conventional standard process until the metal is finished trained. In this way, a semiconductor memory cell arrangement which is particularly suitable for highly integrated memory devices and which has extremely reliable non-volatile memory cells is obtained.
Fig. 4 zeigt eine schematische Schnittansicht einer weiteren Speicherzellenanordnung mit einer Vielzahl von seriell ange ordneten nichtflüchtigen Halbleiter-Speicherzellen. In Fig. 4 bezeichnen gleiche Bezugszeichen gleiche oder ähnliche Schichten oder Komponenten, wie in den Fig. 1 bis 3, wes halb auf ihre Beschreibung nachfolgend verzichtet wird. Fig. 4 shows a schematic sectional view of a further memory cell arrangement with a plurality of serially arranged non-volatile semiconductor memory cells. In FIG. 4, the same reference symbols denote the same or similar layers or components as in FIGS. 1 to 3, which is why their description is omitted below.
Im Gegensatz zu den Fig. 2 und 3 besteht die Halbleiter- Speicherzellenanordnung gemäß Fig. 4 aus einer Vielzahl von nichtflüchtigen Halbleiter-Speicherzellen, die seriell neben einander angeordnet sind. Genauer gesagt besitzt gemäß Fig. 4 jede Halbleiter-Speicherzelle in gleicher Weise ein jewei liges Drain-Gebiet 6 und Source-Gebiet 7, die miteinander in Verbindung stehen. Durch Verwendung einer Maske 10 in Kombi nation mit einer schrägen Implantation IS erhält man jedoch für die Drain-Gebiete 6 einen überlappenden Tunnelbereich, während die Source-Gebiete 7 im wesentlichen mit der Tunnel schicht 2 abschließen.In contrast to FIGS. 2 and 3, the semiconductor memory cell arrangement according to FIG. 4 consists of a multiplicity of non-volatile semiconductor memory cells which are arranged in series next to one another. More specifically in accordance has FIG. 4, each semiconductor memory cell in the same way a jewei liges drain region 6 and source region 7, which are in communication with each other. By using a mask 10 in combination with an oblique implantation I S , however, an overlapping tunnel region is obtained for the drain regions 6 , while the source regions 7 essentially terminate with the tunnel layer 2 .
Gemäß Fig. 4 wird die Maske 10 beispielsweise in Spacer- Technik zunächst abgeschieden und an jeweiligen Seitenwänden der Halbleiter-Speicherzellen symmetrisch geätzt. Anschlie ßend erfolgt ein Naßchemisches Ätzen (z. B. HF) auf einer Seite der Halbleiter-Speicherzellen mittels einer nicht dargestell ten asymmetrischen Lackmaske derart, daß lediglich ein halb seitiger Spacer als Maske 10 ausgebildet wird. Bei einer schrägen Implantation IS, wie sie beispielsweise anhand von Fig. 1 beschrieben wurde, wird daher lediglich in dem von der Implantation IS weg gerichteten Bereich ein überlappender Tunnelbereich unterhalb der Tunnelschicht 2 ausgebildet. Gleichzeitig wird auch ein Source-Gebiet 7 ausgebildet, das bei geeigneter Dimensionierung der Maske 10 (Spacer-Schicht) an der Seitenwand der Halbleiter-Speicherzelle im wesentli chen eine geringe Überlappung mit der Tunnelschicht 2 auf weist. Auf diese Weise kann gemäß Fig. 4 sowohl das Drain- Gebiet 6 als auch das Source-Gebiet 7 gleichzeitig mit der Implantation IS ausgebildet werden, wobei eine Beschädigung der Seitenwände der Halbleiter-Speicherzellen zuverlässig verhindert wird. Die nichtflüchtigen Halbleiter- Speicherzellen weisen daher vernachlässigbare Leckströme auf, weshalb sie Informationen zuverlässig und über einen langen Zeitraum speichern können.According to FIG. 4, the mask 10 is, for example, first deposited in spacer technology and semiconductor memory cells at respective symmetrical etched side walls. Subsequently, a wet chemical etching (z. B. HF) on one side of the semiconductor memory cells by means of an asymmetrical lacquer mask, not shown, such that only a half-sided spacer is formed as a mask 10 . In the case of an oblique implantation I S , as has been described, for example, with reference to FIG. 1, an overlapping tunnel area is therefore formed below the tunnel layer 2 only in the area facing away from the implantation I S. At the same time, a source region 7 is also formed which, with suitable dimensioning of the mask 10 (spacer layer) on the side wall of the semiconductor memory cell, essentially has a slight overlap with the tunnel layer 2 . In this way, according to FIG. 4, both the drain region 6 and the source region 7 can be formed simultaneously with the implantation I S , damage to the side walls of the semiconductor memory cells being reliably prevented. The non-volatile semiconductor memory cells therefore have negligible leakage currents, which is why they can store information reliably and over a long period of time.
Die vorliegende Erfindung bezieht sich insbesondere auf eine nichtflüchtige Halbleiter-Speicherzelle, bei der die Tunnel schicht aus SiO2, die Speichergate-Schicht aus Poly-Si, die dielektrische Schicht aus einer ONO-Schichtenfolge und die Steuergate-Schicht aus Poly-Si besteht. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle weiteren Schicht folgen und/oder Materialien. Insbesondere kann als Halblei ter-Speicherzelle auch eine sogenannte SONOS-Speicherzelle verwendet werden, die aus einer Schichtenfolge Silizium, Oxid, Nitrid, Oxid, Silizium besteht. Ferner kann anstelle des Poly-Si auch ein anderes leitendes Material zum Speichern von Ladungen bzw. Anlegen von Spannungen verwendet werden.The present invention relates in particular to a non-volatile semiconductor memory cell in which the tunnel layer is made of SiO 2 , the memory gate layer is made of poly-Si, the dielectric layer is made of an ONO layer sequence and the control gate layer is made of poly-Si. However, it is not limited to this and rather includes all further layer followings and / or materials. In particular, a so-called SONOS memory cell can also be used as the semiconductor memory cell, which consists of a layer sequence of silicon, oxide, nitride, oxide, silicon. Furthermore, another conductive material can be used instead of the poly-Si for storing charges or applying voltages.
Für die verwendeten Masken werden vorzugsweise Kontaktmasken in Form von Fotolack oder sogenannten Spacern verwendet. Es können jedoch auch Hartmasken aus SiO2 oder sonstige Masken verwendet werden. Ferner können anstelle der verwendeten Do tierstoffe Ph, As, Sb zum Erzeugen einer n-Dotierung auch B, Ga und In zur Verwendung von P-Dotierungen verwendet werden.Contact masks in the form of photoresist or so-called spacers are preferably used for the masks used. However, hard masks made of SiO 2 or other masks can also be used. Furthermore, instead of the doping substances Ph, As, Sb used to generate an n-doping, B, Ga and In can also be used to use P-doping.
Gemäß der vorliegenden Erfindung wurde der die Tunnelschicht überlappende Tunnelbereich in einem Drain-Gebiet ausgebildet. Er kann jedoch in gleicher Weise in einem Source-Gebiet aus gebildet werden. Die vorstehende Beschreibung bezieht sich insbesondere auf den Schutz der Tunnelschicht vor Beschädi gungen durch eine Implantation, sie gilt jedoch in gleicher Weise für den Schutz der zwischen der Steuergate- und Spei chergate-Schicht liegenden dielektrischen Schicht.According to the present invention, it became the tunnel layer overlapping tunnel area formed in a drain area. However, it can work in the same way in a source area be formed. The above description relates in particular on protecting the tunnel layer from damage implantation, but it applies in the same way Way for protection between the control gate and memory chergate layer lying dielectric layer.
Claims (9)
Ausbilden einer Halbleiter-Speicherzelle bestehend aus einer Tunnelschicht (2), einer Speichergate-Schicht (3), einer die lektrischen Schicht (4) und einer Steuergate-Schicht (5) auf einem Halbleitersubstrat (1); und
Ausbilden eines die Tunnelschicht (2) überlappenden Tunnelbe reichs (TB) im Halbleitersubstrat (1) zum Schreiben/Löschen von Informationen in/aus der Halbleiter-Speicherzelle,
dadurch gekennzeichnet,
daß das Ausbilden der überlappenden Tunnelbereiche (TB) eine schräge Implantation (IS) von Dotierstoffen aufweist, die im wesentlichen vom Tunnelbereich (TB) weg gerichtet ist.1. A method for producing a non-volatile semiconductor memory cell, comprising the steps:
Forming a semiconductor memory cell consisting of a tunnel layer ( 2 ), a memory gate layer ( 3 ), the dielectric layer ( 4 ) and a control gate layer ( 5 ) on a semiconductor substrate ( 1 ); and
Forming a tunnel region (TB) overlapping the tunnel layer ( 2 ) in the semiconductor substrate ( 1 ) for writing / deleting information into / from the semiconductor memory cell,
characterized by
that the formation of the overlapping tunnel areas (TB) has an oblique implantation (I S ) of dopants, which is essentially directed away from the tunnel area (TB).
Ausbilden eines symmetrischen Halbleiter-Speicherzellenpaares bestehend aus einer Tunnelschicht (2), einer Speichergate- Schicht (3), einer dielektrischen Schicht (4) und einer Steu ergate-Schicht (5) auf einem Halbleitersubstrat (1);
Ausbilden einer ersten Maske (8) für einen ersten überlappen den Tunnelbereich (TB1);
Durchführen einer ersten schrägen Implantation (I1) derart, daß die Implantation im wesentlichen vom ersten Tunnelbereich (TB1) weg gerichtet ist;
Ausbilden einer zweiten Maske (9) für einen zweiten überlap penden Tunnelbereich (TB2); und
Durchführen einer zweiten schrägen Implantation (I2) derart, daß die Implantation im wesentlichen vom zweiten Tunnelbe reich (TB2) weg gerichtet ist.6. A method for producing a nonvolatile symmetrical semiconductor semiconductor cell pair with the steps
Forming a symmetrical pair of semiconductor memory cells consisting of a tunnel layer ( 2 ), a memory gate layer ( 3 ), a dielectric layer ( 4 ) and a control gate layer ( 5 ) on a semiconductor substrate ( 1 );
Forming a first mask ( 8 ) for a first overlap the tunnel area (TB1);
Performing a first oblique implantation (I 1 ) such that the implantation is essentially directed away from the first tunnel region (TB1);
Forming a second mask ( 9 ) for a second overlapping tunnel area (TB2); and
Performing a second oblique implantation (I 2 ) such that the implantation is directed away from the second tunnel region (TB2).
Ausbilden einer Vielzahl von seriell angeordneten nichtflüch tigen Halbleiter-Speicherzellen bestehend aus einer Tunnel schicht (2), einer Speichergate-Schicht (3), einer dielektri schen Schicht (4) und einer Steuergate-Schicht (5) auf einem Halbleitersubstrat (1);
Ausbilden einer Maske (10) zum Maskieren einer Vielzahl von Drain- und Source-Gebieten (6, 7); und
Durchführen einer schrägen Implantation (IS) derart, daß in jeder Halbleiter-Speicherzelle in zur Implantation im wesent lichen entgegengesetzten Richtung überlappende Tunnelbereiche unter der Tunnelschicht (2) ausgebildet werden.8. A method for producing a plurality of non-volatile semiconductor memory cells arranged in series with the steps
Forming a plurality of serially arranged non-volatile semiconductor memory cells consisting of a tunnel layer ( 2 ), a memory gate layer ( 3 ), a dielectric layer ( 4 ) and a control gate layer ( 5 ) on a semiconductor substrate ( 1 );
Forming a mask ( 10 ) for masking a plurality of drain and source regions ( 6 , 7 ); and
Performing an oblique implantation (I S ) in such a way that tunnel regions under the tunnel layer ( 2 ) are overlapping in each semiconductor memory cell in the opposite direction to the implantation in the union.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1999127287 DE19927287C2 (en) | 1999-06-15 | 1999-06-15 | Method for producing a non-volatile semiconductor memory cell, a non-volatile symmetrical semiconductor memory cell pair and a multiplicity of non-volatile semiconductor memory cells arranged in series |
| PCT/DE2000/001912 WO2000077842A1 (en) | 1999-06-15 | 2000-06-14 | Method for producing a non-volatile semiconductor memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1999127287 DE19927287C2 (en) | 1999-06-15 | 1999-06-15 | Method for producing a non-volatile semiconductor memory cell, a non-volatile symmetrical semiconductor memory cell pair and a multiplicity of non-volatile semiconductor memory cells arranged in series |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE19927287A1 true DE19927287A1 (en) | 2000-12-28 |
| DE19927287C2 DE19927287C2 (en) | 2001-08-23 |
Family
ID=7911317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1999127287 Expired - Fee Related DE19927287C2 (en) | 1999-06-15 | 1999-06-15 | Method for producing a non-volatile semiconductor memory cell, a non-volatile symmetrical semiconductor memory cell pair and a multiplicity of non-volatile semiconductor memory cells arranged in series |
Country Status (2)
| Country | Link |
|---|---|
| DE (1) | DE19927287C2 (en) |
| WO (1) | WO2000077842A1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110111A (en) * | 1991-10-21 | 1993-04-30 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH05347415A (en) * | 1992-06-15 | 1993-12-27 | Fujitsu Ltd | Manufacture of field-effect semiconductor device |
| JPH06125094A (en) * | 1992-10-09 | 1994-05-06 | Rohm Co Ltd | Nonvolatile storage element and manufacture thereof, and nonvolatile storage device utilizing the element and driving method therefor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
| JPH08204189A (en) * | 1995-01-30 | 1996-08-09 | Rohm Co Ltd | Manufacture of semiconductor device |
| KR0172275B1 (en) * | 1995-06-02 | 1999-02-01 | 김주용 | Method of manufacturing junction part at flash eeprom cell |
-
1999
- 1999-06-15 DE DE1999127287 patent/DE19927287C2/en not_active Expired - Fee Related
-
2000
- 2000-06-14 WO PCT/DE2000/001912 patent/WO2000077842A1/en active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110111A (en) * | 1991-10-21 | 1993-04-30 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPH05347415A (en) * | 1992-06-15 | 1993-12-27 | Fujitsu Ltd | Manufacture of field-effect semiconductor device |
| JPH06125094A (en) * | 1992-10-09 | 1994-05-06 | Rohm Co Ltd | Nonvolatile storage element and manufacture thereof, and nonvolatile storage device utilizing the element and driving method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2000077842A1 (en) | 2000-12-21 |
| DE19927287C2 (en) | 2001-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE4113325C2 (en) | Method for producing a memory matrix from cells with floating gates | |
| DE3587799T2 (en) | Electrically programmable single transistor device and method. | |
| DE10046945C2 (en) | Method of manufacturing a non-volatile semiconductor memory device with a self-aligned floating gate electrode using a trench isolation structure | |
| DE102013111011B4 (en) | Method for producing a memory cell with a charge storage cell structure and method for producing a memory cell arrangement with a charge storage cell structure | |
| DE10203762A1 (en) | Non-volatile semiconductor memory device, includes charge storage region on substrate, control gate on charge storage region, and spacer-shaped gate mask on control gate | |
| DE102004060690A1 (en) | Transistor of semiconductor device comprises stack type gate, gate oxide film, and floating nitride films that are buried at gaps between gate oxide film formed on the semiconductor substrate and the gate oxide film formed on floating gate | |
| EP1399972A2 (en) | Memory cell, memory cell configuration and method for producing the same | |
| DE2845460A1 (en) | METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE | |
| DE3033333A1 (en) | ELECTRICALLY PROGRAMMABLE SEMICONDUCTOR STORAGE DEVICE | |
| DE19926108C2 (en) | Non-volatile semiconductor memory cell with a metal oxide dielectric and method for its production | |
| DE19533165A1 (en) | Non-volatile memory cell prod. process | |
| DE102011082851A1 (en) | EEPROM cell | |
| DE69637352T2 (en) | Method for producing a vertical nonvolatile memory cell | |
| DE68923436T2 (en) | Selective roughness determination technique for use in manufacturing a floating gate transistor. | |
| EP1504471B1 (en) | Layer arrangement and memory arrangement | |
| DE19807010A1 (en) | Non-volatile memory e.g. EEPROM production | |
| DE10201303A1 (en) | Non-volatile two-transistor semiconductor memory cell and associated manufacturing method | |
| DE10226964A1 (en) | Method for manufacturing an NROM memory cell arrangement | |
| EP0945902A1 (en) | MOS transistor for DRAM memory cell and method of making the same | |
| DE4340592C2 (en) | Method for producing a non-volatile semiconductor memory and a semiconductor memory produced using this method | |
| DE10162975A1 (en) | Semiconductor device and method of making the same | |
| DE19927287C2 (en) | Method for producing a non-volatile semiconductor memory cell, a non-volatile symmetrical semiconductor memory cell pair and a multiplicity of non-volatile semiconductor memory cells arranged in series | |
| WO2003105231A1 (en) | Method for producing nrom-memory cells with trench transistors | |
| EP1183718B1 (en) | Method of manufacturing a NON-VOLATILE SEMICONDUCTOR MEMORY CELL | |
| EP1466370B1 (en) | Method of forming non-volatile dual bit semiconductor memory cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8127 | New person/name/address of the applicant |
Owner name: INFINEON TECHNOLOGIES AG, 81669 MUENCHEN, DE |
|
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee | ||
| R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021824700 Ipc: H01L0027115170 |