DE19907731A1

DE19907731A1 - Data control method for ATM

Info

Publication number: DE19907731A1
Application number: DE1999107731
Authority: DE
Inventors: Athanase Mariggis
Original assignee: Siemens AG
Current assignee: Nokia Solutions and Networks GmbH and Co KG
Priority date: 1999-02-23
Filing date: 1999-02-23
Publication date: 2000-08-31
Anticipated expiration: 2019-02-24
Also published as: DE19907731C2

Abstract

The method involves transmitting parallel data (DW) between a physical layer (PL) and a further layer (ATM-L) according to a standard layer model. A stand-by signal (RxClav) and an enabling or disabling signal (RxEnb) generated by the further layer are transmitted for controlling the data transmission. When the enabling or disabling signal or the stand-by signal change, a reaction occurs within at least one clock period (Fx). The enabling or disabling signal is indicated to the physical layer with a delay of a clock period. The parallel data which are transmitted to the clock controlled interface are controlled by the physical layer. A reload signal (dEnb&Clav) is generated by the delayed enabling or disabling signal and the stand-by signal using a logic element (AG) for time and clock correct control of the data to the interface.

Description

Die Erfindung betrifft ein Verfahren und eine Schaltungsan ordnung zur zeitkritischen Steuerung von Daten an eine takt gesteuerte Schnittstelle mit asynchroner Datenübertragung, wobei parallel Daten zwischen einer physikalischen und einer weiteren Schicht gemäß einem standardisierten Schichtenmodell und einem von der physikalischen Schicht erzeugten, eine Da tenübertragungsanforderung anzeigendes oder nicht anzeigendes Bereitschaftssignal sowie ein von einer weiteren Schicht zur Steuerung der Datenübertragung erzeugtes Freigabe- oder Sperrsignal übertragen werden. Zusätzlich erfolgt eine Reak tion auf eine Änderung des Freigabe- oder Sperrsignals oder des Bereitsschaftssignals innerhalb zumindest einer Taktperi ode.The invention relates to a method and a circuit regulation for time-critical control of data on a clock controlled interface with asynchronous data transmission, where data in parallel between a physical and a another shift according to a standardized shift model and one generated by the physical layer, a Da Transfer request indicating or not indicating Readiness signal and one from another shift to Control of data transfer generated release or Lock signal are transmitted. There is also a reak tion for a change in the enable or disable signal or of the standby signal within at least one clock period ode.

In bestehenden und zukünftigen Kommunikationssystemen, insbe sondere nach dem Asynchronen Transfer Modus (ATM) wirkenden Kommunikationssystemen werden Daten in einem aus Zellen bzw. IP-Paketen (Internet Protokoll) gebildeten Zellenstrom über tragen. Speziell bei nach dem Asynchronen Transfer Modus wir kenden Kommunikationssystemen wird das ATM-Schichtenmodell zur funktionalen Unterteilung der Kommunikationsaufgaben be nutzt, daß ähnlich wie das OSI-Referenzmodell (Open-Systems Interconnection Reference Model) aus mehreren voneinander un abhängigen Kommunikationsschichten besteht. Hierzu zählen die physikalische Schicht, die ATM-Schicht, die ATM- Anpassungsschicht (AAL) und die in der OSI-Terminologie als "höhere Schichten" bezeichneten anwendungsorientierten Schichten. Aufgabe einer Schicht ist es, Dienstleistungen für die nächsthöhere Schicht bereitzustellen. Insbesondere stellt die physikalische Schicht eine übertragungstechnische Schnittstelle für die Zellen der übergeordneten ATM-Schicht zur Verfügung. Diese Schnittstelle wurde durch das ATM Forum als einheitliche, taktgesteuerte Schnittstelle zwischen der physikalischen Schicht und den höheren Schichten von nach dem Asynchronen Transfer Modus wirkenden Kommunikationseinrich tungen definiert, die in der Fachwelt unter dem Namen "Universal Test and Operation PHY-Interface for ATM" oder kurz "UTOPIA" bekannt ist - siehe hierzu insbesondere ATM Fo rum, Level 2, v1.0, Juni 1995, Seiten 8-15.In existing and future communication systems, especially special acting after the Asynchronous Transfer Mode (ATM) Communication systems are data in a cell or IP packets (Internet Protocol) formed cell stream over wear. Especially after the asynchronous transfer mode Communication systems become the ATM layer model for the functional subdivision of communication tasks uses that similar to the OSI reference model (Open Systems Interconnection Reference Model) from several of each other dependent communication layers. These include the physical layer, the ATM layer, the ATM Adaptation Layer (AAL) and that in the OSI terminology as "higher layers" referred to application-oriented Layers. The job of a shift is to provide services for to provide the next higher layer. In particular, poses the physical layer is a transmission Interface for the cells of the higher-level ATM layer to disposal. This interface was created by the ATM Forum as a uniform, clock-controlled interface between the physical layer and the higher layers from after Communication device operating asynchronous transfer mode defined in the professional world under the name "Universal Test and Operation PHY-Interface for ATM" or "UTOPIA" for short is known - see in particular ATM Fo rum, Level 2, v1.0, June 1995, pages 8-15.

Bei dieser durch das ATM Forum standardisierten Schnittstelle UTOPIA Level 2 tritt bei der Steuerung der Daten an die Schnittstelle eine sehr zeitkritische Signalisierung auf, die besonders in der Upstream-Richtung, d. h. von der physikali schen Schnittstelle - auch als Sekundärseite bezeichnet - zum Kommunikationssystem - auch Primärseite genannt - mehrere technische Realisierungsprobleme aufwirft. Unter anderem wer den durch die UTOPIA Spezifikation beispielsweise für eine 50 MHz UTOPIA Schnittstelle Setup-Zeiten von mindestens 4 nsec und Hold-Zeiten von mindestens 1 nsec gefordert. Aufgrund dieser Setup- und Hold-Zeitvorgaben müssen alle Signalisie rungssignale eingangsseitig sofort abgetastet werden um in der darauffolgenden Taktperiode die Reaktion auf die Signali sierungssignale einleiten zu können, d. h. die Signalisierung zwischen Primärseite und der Sekundärseite ist sehr zeitkri tisch. Desweiteren sind durch die standardisierte UTOPIA Level 2 Schnittstelle mehrere unterschiedliche, komplexe Sig nalisierungen standardisiert, für deren Bearbeitung aufgrund ihrer Anzahl eine komplexe Steuerlogik erforderlich ist. Die Realisierung derartig schneller Reaktionszeiten sowie die Im plementierung der benötigten komplexen Steuerlogik erfordert eine geeignete Hardwareunterstützung, d. h. schnelle Logikbau steine wie beispielsweise ASIC's (Application-Specific Inte grated Circuit) oder schnelle, kleine FPGA'S (Field- Programmable Gate Array) mit kurzen, internen Signallaufzei ten. With this interface standardized by the ATM Forum UTOPIA Level 2 occurs when controlling the data Interface a very time-critical signaling that especially in the upstream direction, i.e. H. from the physi interface - also referred to as the secondary side - to Communication system - also called primary side - several technical implementation problems. Among other things, who for example for a 50 MHz by the UTOPIA specification UTOPIA interface setup times of at least 4 nsec and hold times of at least 1 nsec are required. Because of these setup and hold timings must all signal tion signals are immediately sampled on the input side in the following clock period the response to the signal initiation signals, d. H. the signaling between the primary side and the secondary side is very time-critical table. Furthermore, thanks to the standardized UTOPIA Level 2 interface several different, complex sig standardized, for their processing based on their number requires complex control logic. The Realization of such quick response times and the im implementation of the required complex control logic required appropriate hardware support, i. H. fast logic construction stones such as ASIC's (Application-Specific Inte grated circuit) or fast, small FPGA'S (field Programmable Gate Array) with short, internal signal delay ten.

Die der Erfindung zugrundeliegende Aufgabe besteht darin, die zeitkritische Steuerung der Daten an eine taktgesteuerte Schnittstelle mit asynchroner Datenübertragung, insbesondere der Schnittstelle zwischen der physikalischen und der ATM- Schicht zu verbessern. Die Aufgabe wird ausgehend von einem Verfahren gemäß den Merkmalen des Oberbegriffs des Patentan spruches 1 durch die Merkmale des kennzeichnenden Teils ge löst.The object underlying the invention is that time-critical control of the data to a clock-controlled Interface with asynchronous data transmission, in particular the interface between the physical and the ATM Improve layer. The task is based on a Method according to the features of the preamble of the patent Proverb 1 by the features of the characterizing part ge solves.

Der wesentliche Aspekt des erfindungsgemäßen Verfahrens ist darin zu sehen, daß das Freigabe- oder Sperrsignal um eine Taktperiode verzögert der physikalischen Schicht angezeigt wird und daß die parallel zu übertragenden Daten a priori an die taktgesteuerte Schnittstelle von der physikalischen Schicht gesteuert werden sowie daß durch eine logische Ver knüpfung des verzögerten Freigabe- oder Sperrsignals und des von der physikalischen Schicht erzeugten Bereitschaftssignals ein Nachladesignal zur zeit- und taktgerechten Steuerung der Daten an die Schnittstelle erzeugt wird. Durch die Verzöge rung des von der weiteren Schicht erzeugten Freigabe- oder Sperrsignals und die anschließende logische Verknüpfung des verzögerten Freigabe- oder Sperrsignals mit dem von der phy sikalischen Schicht erzeugten Bereitschaftssignals werden bei unterschiedlichen Signalisierungen sehr kurze Reaktionszeiten erreicht. Hierdurch wird die Anzahl der durch das ATM Forum standardisierten Signalisierungsszenarien bzw. -fälle auf ei nen Fall reduziert, d. h. die beim Betrieb der Schnittstelle auftretenden, zeitkritischen unterschiedlichen Signalisierun gen werden durch das erfindungsgemäße Verfahren mit Hilfe ei ner einzigen, einfachen Steuerlogik abgewickelt. Dies bedeu tet, daß zur Realisierung des erfindungsgemäßen Verfahrens keine zusätzlichen und kostenintensiven schnellen Logikbau steine wie z. B. FPGA's für die Realisierung einer komplexen Steuerlogik erforderlich sind, sondern es können einfache Standardlogikbausteine wie Gatter und Kippstufen verwendet werden. Insbesondere die Signalisierungsanforderungen von zu künftigen, bereits in Planung befindlichen UTOPIA Standards, wie z. B. UTOPIA Level 3 - siehe hierzu ATM Forum PHY WG, UTOPIA Level 3 Baseline Text, Dezember 1998, - mit Maximum taktraten von nahezu 104 MHz und Datenbusbreiten von 32 Bit können mit Hilfe des erfindungsgemäßen Verfahrens auf vor teilhafte Weise realisiert werden, zumal eine Realisierung einer für die Implementierung des UTOPIA Level 2 und 3 Stan dards notwendigen, komplexen Steuerlogik ohne das erfindungs gemäße Verfahren mit derzeitig in ASIC's oder schnellen, kleinen FPGA's verfügbaren Logikfunktionen aufgrund der ge forderten, extrem kurzen Signallaufzeiten in der Fachwelt für nicht praktikabel gehalten wird.The essential aspect of the method according to the invention is to see that the enable or disable signal by one Clock period delayed the physical layer displayed and that the data to be transmitted in parallel is a priori the clock-controlled interface from the physical Layer controlled and that by a logical Ver linking the delayed enable or disable signal and ready signal generated by the physical layer a reload signal for timely and timely control of the Data is generated at the interface. Through the delays tion of the release or generated by the further layer Lock signal and the subsequent logical combination of the delayed release or lock signal with the phy sical layer generated ready signal at different signaling very short reaction times reached. This will increase the number of through the ATM forum standardized signaling scenarios or cases on egg reduced a case, d. H. which when operating the interface occurring, time-critical different signaling gene are by the inventive method with the help of egg a single, simple control logic. This means tet that to implement the method according to the invention no additional and costly fast logic construction stones such as B. FPGA's for the realization of a complex Control logic is required, but it can be simple Standard logic modules such as gates and flip-flops are used become. In particular the signaling requirements of zu future UTOPIA standards that are already being planned, such as B. UTOPIA Level 3 - see ATM Forum PHY WG, UTOPIA Level 3 Baseline Text, December 1998, - with maximum clock rates of almost 104 MHz and data bus widths of 32 bits can with the help of the inventive method on before partial way to be realized, especially a realization one for the implementation of UTOPIA Level 2 and 3 Stan dards necessary, complex control logic without the inventive appropriate procedures with currently in ASICs or fast, small FPGA's available logic functions due to the ge demanded extremely short signal transit times in the professional world for is not kept practicable.

Nach einer weiteren Ausgestaltung des erfindungsmäßen Verfah rens werden bei einem eine Datenübertragung anzeigenden Nach ladesignal weitere Daten an die Schnittstelle gesteuert sowie bei einem keine Datenübertragung anzeigenden Nachladesignal die aktuell anliegenden Daten und keine weiteren Daten an die Schnittstelle gesteuert - Anspruch 2. Dadurch werden Daten auf besonders vorteilhafte Weise an die Schnittstelle ge führt, nachdem die Übertragung der aktuell anliegenden Daten durch das verzögerte Freigabe- bzw. Sperrsignal bereits er folgt ist, d. h. weitere Daten werden unmittelbar nach der Übertragung der aktuell anliegenden Daten an die Schnittstel le gesteuert. Zusätzlich ist dadurch sichergestellt, daß ohne ein eine Datenanforderung anzeigendes Bereitschaftssignal bzw. eine Datenfreigabe anzeigendes Nachladesignal keine Da ten von der physikalischen Schicht an die taktgesteuerte Schnittstelle nachgeladen werden.According to a further embodiment of the inventive method rens at a night indicating a data transmission load signal controlled further data to the interface as well with a reload signal indicating no data transmission the currently pending data and no further data to the Interface controlled - claim 2. This is data ge in a particularly advantageous manner to the interface leads after the transmission of the currently pending data through the delayed enable or disable signal, he already follows, d. H. further data will be immediately after the Transmission of the currently pending data to the interface le controlled. It also ensures that without a ready signal indicating a data request or a reload signal indicating a data release no data from the physical layer to the clock-controlled Interface can be reloaded.

Die logische Verknüpfung des verzögerten Freigabe- oder Sperrsignals und des von der dezentralen Einrichtung erzeug ten Bereitschaftssignals erfolgt erfindungsgemäß vorteilhaft durch eine logische UND-Verknüpfung - Anspruch 3. Eine logi sche UND-Verknüpfung stellt eine "schnelle" Verknüpfung dar und ist einfach, d. h. ohne großen schaltungstechnischen Auf wand zu realisieren. The logical link of the delayed release or Blocking signal and generated by the decentralized device According to the invention, the ready signal is advantageous through a logical AND operation - claim 3. A logi ces AND link represents a "fast" link and is simple, d. H. without great circuitry to realize wall.

Ein wesentlicher Vorteil des erfindungsgemäßen Verfahrens be steht nun darin, daß zu übertragende Daten a priori an die taktgesteuerte Schnittstelle von der physikalischen Schicht gesteuert werden, ohne daß durch die weitere Schicht mit Hil fe des Freigabe- oder Sperrsignals eine Datenübertragungs freigabe der physikalischen Schicht angezeigt wird. Mit Hilfe der vorzeitigen Steuerung der zu übertragenden Daten durch die physikalische Schicht an die Schnittstelle liegen bereits a priori Daten an der Schnittstelle an, d. h. aus Sicht der physikalischen Schicht liegt bereits eine Übertragung von Da ten vor. Letztlich jedoch wird unmittelbar durch das verzö gerte Freigabe- oder Sperrsignals eine Datenübertragung be wirkt, d. h. beim Vorliegen eines eine Datenübertragung anzei genden Freigabe- oder Sperrsignals werden die aktuell anlie genden Daten übertragen und weitere Daten an die Schnittstel le gesteuert. Somit wird die nach Erhalt des eine Datenüber tragung anzeigenden Freigabe- und Sperrsignals zum Anlegen von Daten an die Schnittstelle geforderte Reaktionszeit durch das erfindungsgemäße Verfahren eingehalten.A major advantage of the method according to the invention is now that data to be transmitted a priori to the clock controlled interface from the physical layer can be controlled without the further layer with Hil fe of the enable or disable signal a data transmission release of the physical layer is displayed. With help the early control of the data to be transmitted the physical layer at the interface is already there a priori data at the interface, d. H. from the perspective of physical layer there is already a transfer of Da before. Ultimately, however, is immediately delayed by the enabled or blocking signal a data transmission be works, d. H. if there is a data transmission The current enable or disable signal will be present data and other data to the interface le controlled. Thus, after receiving the one data carrier-indicating enable and disable signal to create response time required by data to the interface adhered to the method according to the invention.

Weitere vorteilhafte Ausgestaltungen der Erfindung, insbeson dere eine Schaltungsanordnung zur zeitkritischen Steuerung von Daten an die taktgesteuerte Schnittstelle, sind den wei teren Ansprüchen zu entnehmen.Further advantageous refinements of the invention, in particular a circuit arrangement for time-critical control of data to the clock-controlled interface, the white see further claims.

Im folgenden wird die Erfindung anhand eines Blockschaltbil des und eines Signalflußdiagrammes näher erläutert.The invention is based on a block diagram of and a signal flow diagram explained in more detail.

Fig. 1 zeigt in einem Blockschaltbild eine zur Reali sierung des erfindungsgemäßen Verfahrens entwickelte Schaltungsanordnung, und Fig. 1 shows a block diagram of a circuit arrangement developed for realizing the method according to the invention, and

Fig. 2 zeigt den das erfindungsgemäße Verfahren charak terisierenden Signalfluß an der taktgesteuerten Schnittstelle. Fig. 2 shows the signal flow characterizing the inventive method at the clock-controlled interface.

In dem Blockschaltbild nach Fig. 1 ist eine nach dem Asyn chronen Transfer Modus wirkende ATM-Kommunikationseinrichtung ATM-KE mit einer eine physikalischen Schicht PL realisierende Übertragungseinheit UE und einer eine ATM-Schicht ATM-L rea lisierende Zugriffseinheit ZE dargestellt, wobei die physika lische Schicht PL die zur Übertragung von Datenzellen DZ not wendige Übertragungstechnik bereitstellt und die ATM-Schicht ATM-L höhere Netzwerkprotokolle zur funktionalen Unterteilung der Kommunikationsaufgaben aufweist. Insbesondere zeigt Fig. 1 eine mögliche Realisierung der durch das ATM Forum standar disierten Schnittstelle Utopia zwischen der physikalischen und der ATM-Schicht PL, ATM-L - auch UTOPIA-Schnittstelle ge nannt, wobei die erfindungsgemäße Schaltungsanordnung bzw. das erfindungsgemäße Verfahren speziell die zeitkritische Steuerung von Datenzellen DZ an die taktgesteuerte Schnitt stelle Utopia zur parallelen Übertragung in Upstream-Richtung UPS betrifft. Dabei ist unter der Upstream-Richtung UPS die parallele Übertragung von Datenzellen DZ ausgehend von der physikalischen Schicht PL zur ATM-Schicht ATM-L zu verstehen. Für die parallele Übertragung der Datenzellen DZ werden diese in Datenwörter DW jeweils der Länge 8-, 16- oder 32-Bit un terteilt und anschließend ein einzelnes Datenwort DW1 pro Taktperiode Fx parallel übertragen, wobei eine Taktperiode Fx jeweils den Zeitraum zwischen zwei aufeinanderfolgenden, steigenden Taktflanken F1-F8 umfaßt. Desweiteren sind in Fig. 1 die für die Realisierung der durch das ATM Forum defi nierten UTOPIA-Schnittstelle vorgesehenen Schnittstellenlei tungen RxClk-L, RxData-L, RxSoc-L, RxClav-L, RxEnb-L darge stellt. Hierbei wird über die Taktsignalschnittstellenleitung RxClk-L das Taktsignal RxClk, über die Datensignalschnitt stellenleitung RxData-L das Datensignal RxData, über die Zel lenanfangssignalschnittstellenleitung RxSoc-L das Zellenan fangssignal RxSoc, über die Bereitschaftssignalschnittstel lenleitung RxClav-L das Bereitschaftssignal RxClav und über die Freigabe- oder Sperrsignalschnittstellenleitung RxEnb-L das Freigabe- oder Sperrsignal RxEnb übertragen, wobei durch die in Fig. 1 dargestellten Pfeilrichtungen die jeweilige Richtung der Signalübertragung festgelegt wird. In the block diagram according to FIG. 1, an ATM communication device ATM-KE operating according to the asynchronous transfer mode is shown with a transmission unit UE that realizes a physical layer PL and an access unit ZE that realizes an ATM layer ATM-L, the physical one Layer PL provides the necessary transmission technology for the transmission of data cells DZ and the ATM layer ATM-L has higher network protocols for the functional division of the communication tasks. In particular, FIG. 1 shows a possible implementation of the Utopia interface standardized by the ATM Forum between the physical and the ATM layer PL, ATM-L - also called UTOPIA interface, the circuit arrangement according to the invention and the method according to the invention specifically the time-critical Control of data cells DZ to the clock-controlled interface Utopia for parallel transmission in the upstream direction concerns UPS. The upstream direction UPS is understood to mean the parallel transmission of data cells DZ starting from the physical layer PL to the ATM layer ATM-L. For the parallel transmission of the data cells DZ, they are subdivided into data words DW each with a length of 8, 16 or 32 bits and then a single data word DW1 is transmitted in parallel per clock period Fx, one clock period Fx each increasing the period between two successive, increasing Clock edges F1-F8 included. Furthermore, in FIG. 1, intended for the realization of the ned by the ATM Forum defi UTOPIA interface Schnittstellenlei obligations RxClk-L, RxData-L, L-RxSoc, RxClav-L, L-RxEnb Darge provides. Here the clock signal RxClk is transmitted via the clock signal interface line RxClk-L, the data signal RxData is transmitted via the data signal interface line RxData-L, the cell start signal RxSoc-L is sent via the cell start signal interface line RxSoc, the ready signal RxCl-L and the ready signal RxCl-Lav and the ready signal RxCl-Lav. or blocking signal interface line RxEnb-L transmit the enable or blocking signal RxEnb, the direction of the signal transmission being determined by the arrow directions shown in FIG. 1.

Die übergeordnete bzw. steuernde Instanz innerhalb der takt gesteuerten Schnittstelle wird wie beispielhaft in Fig. 1 dargestellt von der ATM-Schicht ATM-L gebildet, d. h. mit Hil fe des Freigabe- oder Sperrsignals RxEnb wird durch die ATM- Schicht ATM-L die parallele Datenübertragung gesteuert bzw. die Datenübertragung gestartet oder beendet. Desweiteren wer den durch die der ATM-Schicht ATM-L untergeordnete physikali sche Schicht PL die zu übertragenden Daten in Form von Daten zellen DZ bzw. Datenwörtern DW an die taktgesteuerte Schnitt stelle gesteuert, wobei die physikalische Schicht PL zum ei nen durch die ATM-Schicht ATM-L zum Bereitstellen von Daten wörtern DW veranlaßt wird, zum anderen aber auch ohne eine Datenanforderung seitens der ATM-Schicht ATM-L durch die phy sikalische Schicht PL Datenwörter DW an die Schnittstelle ge steuert werden. Die Übertragung der Datenwörter DW von der physikalischen Schicht PL zur ATM-Schicht ATM-L erfolgt mit Hilfe des Datensignals RxData, über das ein 8-Bit-, 16-Bit- oder ein 32-Bit-Datenwort DW pro Taktperiode Fx übertragen werden kann. Desweiteren wird durch die ATM-Schicht ATM-L die Taktrate für die taktgesteuerte, parallele Datenübertragung durch das Taktsignal RxClk der physikalischen Schicht PL an gezeigt bzw. vorgegeben. Zusätzlich ist für die Realisierung der Schnittstelle Utopia ein Zellenanfangssignal RxSoc stan dardgemäß vorgesehen, mit dessen Hilfe durch die physikali sche Schicht PL der ATM-Schicht ATM-L der Beginn einer neuen Datenzelle, d. h. insbesondere die Übertragung des ersten Da tenwortes DW1 einer Datenzelle angezeigt wird. Dies bedeutet, daß bei der parallelen Übertragung des ersten Datenwortes DW1 einer Datenzelle aus Sicht der ATM-Schicht ATM-L das den lo gischen Wert "0" aufweisende Zellenanfangssignal RxSoc für die Dauer einer Taktperiode Fx auf den logischen Wert "1" ge setzt wird und dadurch der ATM-Schicht ATM-L der Beginn einer Datenzelle signalisiert wird. Liegen Daten oder auch keine Daten zur parallelen Übertragung zur ATM-Schicht ATM-L in der physikalischen Schicht PL vor, so wird dies mit Hilfe des Be reitschaftssignals RxClav der ATM-Schicht ATM-L angezeigt. Zur Realisierung des erfindungsgemäßen Verfahrens ist ein Verzögerungsmittel D-FF beispielsweise ein D-Flip-Flop zum Verzögern des von der ATM-Schicht ATM-L zur Steuerung der Da tenübertragung erzeugten Freigabe- oder Sperrsignals RxEnb vorgesehen, wobei an den Eingang di des Verzögerungsmittels D-FF das von der ATM-Schicht ATM-L erzeugte und Freigabe- oder Sperrsignal RxEnb mit Hilfe der Freigabe- und Sperrsi gnalsschnittstellenleitung RxEnb-L geführt ist und am Ausgang de des Verzögerungsmittels D-FF das um eine Taktperiode Fx verzögerte Freigabe- oder Sperrsignals dEnb vorliegt.The higher-level or controlling entity within the clock-controlled interface is formed, as exemplified in FIG. 1, by the ATM layer ATM-L, ie with the help of the enable or disable signal RxEnb, the ATM layer ATM-L becomes the parallel one Data transmission controlled or the data transmission started or ended. Furthermore, the physical layer PL subordinate to the ATM layer ATM-L controls the data to be transmitted in the form of data cells DZ or data words DW to the clock-controlled interface, the physical layer PL being controlled by the ATM Layer ATM-L to provide data words DW is prompted, but on the other hand, without a data request from the ATM layer ATM-L, the physical layer PL controls data words DW to the interface. The data words DW are transmitted from the physical layer PL to the ATM layer ATM-L with the aid of the data signal RxData, via which an 8-bit, 16-bit or a 32-bit data word DW can be transmitted per clock period Fx . Furthermore, the clock rate for the clock-controlled, parallel data transmission is shown or specified by the clock signal RxClk of the physical layer PL by the ATM layer ATM-L. In addition, a cell start signal RxSoc is provided for the realization of the interface Utopia standard, with the help of the physical layer PL of the ATM layer ATM-L the start of a new data cell, ie in particular the transmission of the first data word DW1 of a data cell is displayed . This means that in the parallel transmission of the first data word DW1 of a data cell from the perspective of the ATM layer ATM-L, the logic value "0" having the initial cell signal RxSoc is set to the logical value "1" for the duration of a clock period Fx and the beginning of a data cell is thereby signaled to the ATM layer ATM-L. If there is data or no data for parallel transmission to the ATM layer ATM-L in the physical layer PL, this is indicated with the help of the ready signal RxClav of the ATM layer ATM-L. To implement the method according to the invention, a delay means D-FF, for example a D flip-flop, is provided to delay the enable or disable signal RxEnb generated by the ATM layer ATM-L to control the data transmission, with the input di of the delay means D -FF the RxEnb generated and released by the ATM layer ATM-L and enable or disable signal with the help of the enable and disable signal gnals interface line RxEnb-L and at the output de of the delay means D-FF the enable or disable signal delayed by one clock period Fx dEnb is present.

In Abstimmung auf den UTOPIA-Schnittstellen-Standard sind wie in Fig. 1 dargestellt, in Upstream-Richtung UPS zur Schnitt stelle Utopia wirkende Tristate-Treiberbausteine T zum Durch schalten des Zellenanfangssignal RxSoc bzw. des Datensignals RxData zur ATM-Schicht ATM-L vorgesehen. Durch die Tristate- Treiberbausteine T können die Zellenanfangssignalschnittstel lenleitung RxSoc-L und die Datensignalschnittstellenleitung RxData-L in den Zustand "tri-stated" bzw. "hochohmig" gesteu ert werden und somit die Übertragung des Zellenanfangssignals RxSoc bzw. des Datensignals RxData verhindert werden. Dies ist insbesondere der Fall, wenn keine Datenübertragung von der übergeordneten ATM-Schicht ATM-L vorgesehen ist und somit mit Hilfe des über eine erste Steuerleitung SL1 übertragenen verzögerten Freigabe- oder Sperrsignals dEnb die Tristate- Treiberbausteine T zum Steuern der Zellenanfangssignal- Schnittstellenleitung RxSoc-L und der Datensignalsschnitt- Stellenleitung RxData-L in den Zustand "tri-stated" veranlaßt werden.In coordination with the UTOPIA interface standard, as shown in FIG. 1, in the upstream direction UPS to the interface Utopia acting tristate driver modules T are provided for switching the cell start signal RxSoc or the data signal RxData to the ATM layer ATM-L . The tristate driver modules T can be used to control the cell start signal interface line RxSoc-L and the data signal interface line RxData-L into the state “tri-stated” or “high impedance” and thus prevent the transmission of the cell start signal RxSoc or the data signal RxData. This is particularly the case when there is no data transmission from the higher-level ATM layer ATM-L and thus with the aid of the delayed enable or disable signal dEnb transmitted via a first control line SL1, the tristate driver modules T for controlling the cell start signal interface line RxSoc. L and the data signal interface line RxData-L in the "tri-stated" state.

Zur Realisierung der erfindungsgemäßen logischen Verknüpfung des Bereitschaftssignals RxClav und des verzögerten Freigabe- oder Sperrsignals dEnb ist ein logisches Verknüpfungsmittel AG beispielsweise ein AND-Gatter vorgesehen. An den ersten Eingang i1 des logischen Verknüpfungsmittels AG, der über ei ne zweite Steuerleitung SL2 mit der Bereitschaftssignal schnittstellenleitung RxClav-L verbunden ist, wird mit Hilfe der zweiten Steuerleitung SL2 das Bereitschaftssignal RxClav und an den zweiten Eingang i2, der mit dem Ausgang de des Verzögerungsmittels D-FF über die Freigabe- oder Sperrsignal schnittstellenleitung RxEnb-L verbunden ist, mit Hilfe der Freigabe- oder Sperrsignalschnittstellenleitung RxEnb-L das verzögerte Freigabe- oder Sperrsignal dEnb geführt und nach der UND-Verknüpfung der beiden Signale liegt am Ausgang e des logischen Verknüpfungsmittels AG ein Nachladesignal dEnb zur Zeit- und taktgerechten Steuerung der Datenwörter DW an die Schnittstelle Utopia vor. Das Nachladesignal dEnb zeigt der physikalischen Schicht PL an, daß ein weiteres Da tenwort DW an die Schnittstelle Utopia gesteuert werden kann.To implement the logical combination according to the invention the ready signal RxClav and the delayed release or blocking signal dEnb is a logical combination means AG, for example, an AND gate is provided. At first Input i1 of the logic link AG, which via ei ne second control line SL2 with the ready signal Interface cable RxClav-L is connected with the help the second control line SL2 the ready signal RxClav and to the second input i2, which is connected to the output de des Delay means D-FF via the enable or disable signal interface line RxEnb-L is connected using the Enable or disable signal interface line RxEnb-L that Delayed enable or disable signal dEnb led and after the AND operation of the two signals is at output e of logical linking means AG a reload signal dEnb for timely and clock-based control of data words DW the interface Utopia. The reload signal dEnb indicates to the physical layer PL that another Da tenwort DW can be controlled to the Utopia interface.

Der bei der erfindungsgemäßen, zeitkritischen Steuerung von Datenwörtern DW an die taktgesteuerte Schnittstelle auftre tende Signalfluß ist in Fig. 2 anhand von einzelnen Signal flußgraphen dargestellt. In Abstimmung auf den UTOPIA- Schnittstellen-Standard werden die Signalisierungssignale RxClk, RxData, RxSoc, RxClav, RxEnb jeweils nach einer stei genden Taktflanke F1-F8 abgetastet, wobei in Fig. 2 bei spielsweise eine erste, zweite, dritte, vierte, fünfte, sech ste, siebte und achte steigende Taktflanke F1-F8 dargestellt ist. Zur Erläuterung des erfindungsgemäßen Verfahrens sind acht Taktperioden Fx zwischen der ersten bis achten, positi ven Taktflanke F1-F8 aufgezeigt, wobei eine einzelne Takt flanke F1-F8 jeweils durch eine punktierte Linie angedeutet ist. Desweiteren sind in Fig. 2 die Signalverläufe der Si gnalisierungssignale RxClk, RxData, RxSoc, RxClav, RxEnb, dEnb, dEnb unmittelbar nach der physikalischen Schicht PL - in Fig. 1 durch eine mit A bezeichnete strichlierte Li nie ausgedrückt - und an der Schnittstelle Utopia - in Fig. 1 durch eine mit B bzw. Utopia bezeichnete strichlierte Linie ausgedrückt - dargestellt und werden im weiteren als erste Schnittstelle A und als zweite Schnittstelle B bezeichnet. Es werden die Signalverläufe in der Ebene A und/oder B des Takt signals RxClk, des Datensignals RxData, des Zellenanfangs signals RxSoc, des Bereitschaftssignals RxClav, des Freigabe- oder Sperrsignals RxEnb, des verzögerten Freigabe- oder Sperrsignals dEnb und des Nachladesignals dEnb durch Fig. 2 näher erläutert.The signal flow occurring in the time-critical control of data words DW according to the invention at the clock-controlled interface is shown in FIG. 2 on the basis of individual signal flow graphs. In coordination with the UTOPIA interface standard the signaling signals RxClk, RxData, RxSoc, RxClav, RxEnb are each sampled by a stei constricting clock edge F1-F8, in Fig. 2 at play, a first, second, third, fourth, fifth, sixth, seventh and eighth rising clock edge F1-F8 is shown. To explain the method according to the invention, eight clock periods Fx are shown between the first to eighth positive clock edges F1-F8, with a single clock edge F1-F8 each being indicated by a dotted line. Furthermore, the waveforms of the Si gnalisierungssignale RxClk, RxData, RxSoc, RxClav, RxEnb, DeNB, DeNB are shown in Figure 2 immediately after the physical layer PL -. Never expressed in Figure 1 by a marked A dashed Li -. And at the interface Utopia - Expressed in FIG. 1 by a dashed line denoted by B or Utopia - and are referred to below as the first interface A and as the second interface B. The waveforms in level A and / or B of the clock signal RxClk, the data signal RxData, the cell start signal RxSoc, the ready signal RxClav, the enable or disable signal RxEnb, the delayed enable or disable signal dEnb and the reload signal dEnb are shown by Fig explained in more detail. 2,.

Zum Zeitpunkt der ersten steigenden Taktflanke F1 wird durch das den logisches Wert "0" aufweisende Bereitschaftssignal RxClav der ATM-Schicht ATM-L angezeigt, daß zur Zeit keine Datenwörter DW für die parallele Übertragung in der physika lischen Schicht PL zur Verfügung stehen. Analog dazu zeigt das Datensignal RxData an der ersten Schnittstelle A keine vorliegenden Datenworte DW an und aufgrund des keine Daten übertragung anzeigenden, den logischen Wert "1" aufweisenden Freigabe- oder Sperrsignals RxEnb werden mit Hilfe der Tri state-Treiberbausteine T an der zweiten Schnittstelle B bzw. Schnittstelle Utopia zum Zeitpunkt der ersten steigenden Taktflanke F1 sowohl das Datensignal RxData als auch das Zel lenanfangssignal RxSoc in den Zustand "tri-stated" gesteuert. Dies bedeutet, daß die Datenübertragung zur ATM-Schicht ATM-L unterbrochen ist. Dementsprechend weist das verzögerte Frei gabe- oder Sperrsignal dEnb einen logischen Wert "1" - keine Datenübertragung - und das Nachladesignal dEnb einen lo gischen Wert "0" auf, womit der physikalischen Schicht PL ei ne Freigabe der UTOPIA-Schnittstelle, d. h. es können Daten wörter DW an die Schnittstelle Utopia gesteuert werden, ange zeigt wird.At the time of the first rising clock edge F1 is through the ready signal having the logic value "0" RxClav of the ATM layer ATM-L indicated that currently none Data words DW for parallel transmission in the physika layer PL are available. Analogously shows the data signal RxData at the first interface A none existing data words DW and because of the no data transmission indicating the logical value "1" Enable or disable signal RxEnb are tri state driver modules T at the second interface B or Interface Utopia at the time of the first rising Clock edge F1 both the data signal RxData and the Zel Lenx signal RxSoc controlled in the state "tri-stated". This means that the data transmission to the ATM layer ATM-L is interrupted. Accordingly, the delayed free shows Give or disable signal dEnb a logical value "1" - none Data transmission - and the reload signal dEnb a lo value "0", with which the physical layer PL ei ne release of the UTOPIA interface, i. H. it can be data words DW are controlled at the Utopia interface shows.

Zum Zeitpunkt der zweiten steigenden Taktflanke F2 wird an der ersten Schnittstelle A das Zellenanfangssignal RxSoc durch die physikalische Schicht PL auf den logischen Wert "1" gesetzt und damit der Anfang einer Datenzelle DZ bzw. das Vorliegen des ersten Datenwortes DW1 in der physikalischen Schicht PL angezeigt. Im Gegensatz dazu wird an der zweiten Schnittstelle B durch den Tristate-Treiberbaustein T die Zel lenanfangssignalsschnittstellenleitung RxSoc-L noch im Zu stand "tri-stated" gehalten und somit die Übertragung des Zellenanfangssignal RxSoc zur ATM-Schicht ATM-L unterdrückt. Desweiteren wird das erste Datenwort DW1 mit Hilfe des Daten signals RxData an die erste Schnittstelle A gesteuert, wobei auch hier wiederum an der zweiten Schnittstelle B durch den Tristate-Treiberbaustein T die Datensignalsschnittstellenlei tung RxData-L noch im Zustand "tri-stated" gehalten wird. Durch das sowohl an der ersten als auch an der zweiten Schnittstelle unverändert vorliegende Bereitschaftssignal RxClav wird der ATM-Schicht ATM-L durch die physikalische Schicht PL eine Datenübertragungsanforderung signalisiert bzw. die Bereitschaft zur Datenübertragung angezeigt. Das Be reitschaftssignal RxClav wird über die folgenden sechs Takt perioden konstant gehalten, d. h. eine Datenübertragungsanfor derung signalisiert. Das Freigabe- oder Sperrsignal RxEnb und folglich das verzögerte Freigabe- oder Sperrsignal dEnb wei sen unverändert an der zweiten Schnittstelle B einen logi schen Wert "1" - keine Datenübertragung - auf. Dagegen hat sich der logische Wert des Nachladesignals dEnb von "0" auf "1" verändert, worauf durch die physikalische Schicht PL keine Datenwörter DW an die Schnittstelle Utopia mehr nachge laden werden, d. h. nur das aktuell anliegende erste Datenwort DW1 wird für die Übertragung bereitgestellt.At the time of the second rising clock edge F2 is on the first interface A the cell start signal RxSoc through the physical layer PL to the logical value "1" set and thus the beginning of a data cell DZ or that Presence of the first data word DW1 in the physical Layer PL is displayed. In contrast, the second Interface B through the Tristate driver module T the cell lenstart signal interface line RxSoc-L still in the closed stood "tri-stated" and thus the transfer of the Cell start signal RxSoc to the ATM layer ATM-L suppressed. Furthermore, the first data word DW1 is made using the data signals RxData controlled to the first interface A, where here again at the second interface B through the Tristate driver block T the data signal interface tung RxData-L is still kept in the "tri-stated" state. Through that on both the first and the second Interface unchanged ready signal RxClav is the ATM layer ATM-L through the physical Layer PL signals a data transfer request or the readiness to transfer data. The Be Readiness signal RxClav is over the following six clock periods kept constant, d. H. a data transfer request change signals. The enable or disable signal RxEnb and consequently the delayed enable or disable signal dEnb knows a logi unchanged at the second interface B. value "1" - no data transmission - on. Against that the logical value of the reload signal dEnb changes from "0" changed to "1", whereupon the physical layer PL no more data words DW added to the Utopia interface will load, d. H. only the first data word currently present DW1 is provided for transmission.

Zum Zeitpunkt der dritten steigenden Taktflanke F3 bleiben die zuvor erwähnten Signalverläufe solange unverändert bis auf das an der zweiten Schnittstelle B anliegende Freigabe- oder Sperrsignal RxEnb, durch das von der ATM-Schicht ATM-L auf die eine Taktperiode Fx zuvor aufgetretene Änderung des eine Datenübertragungsanforderung anzeigenden Bereitschafts signals RxClav reagiert wird. Dadurch erfolgt mit Hilfe des Freigabe- oder Sperrsignals RxEnb durch die ATM-Schicht ATM-L eine Freigabe zur Datenübertragung über die Schnittstelle Utopia.Remain at the time of the third rising clock edge F3 the signal curves mentioned above remain unchanged until to the release applied to the second interface B or blocking signal RxEnb, by which the ATM layer ATM-L to the change in the clock cycle Fx which occurred previously standby indicating a data transfer request signals RxClav is reacted. This is done with the help of Enable or disable signal RxEnb by the ATM layer ATM-L a release for data transmission via the interface Utopia.

Diese Freigabe zur Datenübertragung wird aufgrund des am Schaltungsschnittpunkt B verzögerten Freigabe- oder Sperrsi gnal dEnb zum Zeitpunkt der vierten steigenden Taktflanke F4 wirksam, d. h. es liegt ein verzögertes Freigabe- oder Sperr signal dEnb mit einem logischen Wert "0" vor, durch das mit Hilfe der Tristate-Treiberbausteine T das erste Datenwort DW1 zur Übertragung freigegeben wird. Demzufolge wird nun das er ste Datenwort DW1 an der zweiten Schnittstelle B mit Hilfe des Datensignals RxData an die ATM-Schicht ATM-L übertragen, wobei gleichzeitig durch das Zellenanfangssignal RxSoc der Anfang der Datenzelle der ATM-Schicht ATM-L signalisiert wird. Desweiteren weist das Nachladesignal dEnb an der ersten Schnittstelle A eine Veränderung des logischen Wertes von "1" auf "0" auf. Dies bedeutet, daß durch die physikali sche Schicht PL in der darauffolgenden Taktperiode Fx bei spielsweise ein zweites Datenwort DW2 an die UTOPIA- Schnittstelle nachgeladen werden kann.This release for data transmission is based on the Circuit intersection B delayed enable or disable si gnal dEnb at the time of the fourth rising clock edge F4 effective, d. H. there is a delayed release or lock signal dEnb with a logical value "0", by means of which Tristate driver blocks T the first data word DW1 is released for transmission. So now he becomes ste data word DW1 at the second interface B using transmit the data signal RxData to the ATM layer ATM-L, whereby at the same time the cell start signal RxSoc The beginning of the data cell of the ATM layer ATM-L signals becomes. Furthermore, the reload signal dEnb on the first interface A a change in the logical value from "1" to "0". This means that through the physi layer PL in the subsequent clock period Fx for example a second data word DW2 to the UTOPIA Interface can be reloaded.

Zum Zeitpunkt der darauffolgenden fünften Taktflanke F5 wird das Zellenanfangssignal RxSoc auf den logischen Wert "0" zu rückgesetzt und nimmt diesen logischen Zustand unverändert solange an, bis die Übertragung einer weiteren Datenzelle er folgt. Mit Hilfe des Datensignals RxData wird das zweite Da tenwort DW2 zur ATM-Schicht ATM-L in Upstream-Richtung UPS übertragen. Analog dazu erfolgt die Übertragung des dritten und vierten Datenwortes DW3, DW4 in der jeweiligen darauffol genden Taktperiode Fx.At the time of the subsequent fifth clock edge F5 the cell start signal RxSoc to the logic value "0" reset and takes this logical state unchanged until he transmits another data cell follows. With the help of the data signal RxData, the second Da tenwort DW2 to the ATM layer ATM-L in the upstream direction UPS transfer. The third is transmitted analogously and fourth data word DW3, DW4 in the respective following fx.

Fig. 2 zeigt beispielsweise den Signalfluß für eine von ei ner Vielzahl in der Praxis möglichen Schnittstellensignali sierung, d. h. durch das erfindungsgemäße Verfahren sind alle in der Praxis auftretenden Signalisierungsszenarien auch ab gedeckt. Fig. 2 shows, for example, the signal flow for one of egg ner variety in practice possible interface signaling, ie by the inventive method, all signaling scenarios occurring in practice are also covered.

Die Anwendung des erfindungsgemäßen Verfahrens ist nicht auf eine ATM-Kommunikationseinrichtung ATM-KE bzw. auf die stan dardisierte UTOPIA-Schnittstelle beschränkt, sondern kann durchaus für die Realisierung von geeigneten asynchronen Schnittstellen, bei denen eine zeitkritische Steuerung der Daten an eine taktgesteuerte Schnittstelle vorgesehen ist, beispielsweise die modifizierte UTOPIA 4 (IP-Pakete) oder PCI-Schnittstellen eingesetzt werden.The application of the method according to the invention is not limited to an ATM communication device ATM-KE or on the stan dardized UTOPIA interface limited, but can definitely for the implementation of suitable asynchronous Interfaces where time-critical control of the Data is provided to a clock-controlled interface, for example the modified UTOPIA 4 (IP packets) or PCI interfaces are used.

Claims

1. Method for time-critical control of data (DW) to a clock-controlled interface with asynchronous data transmission,

- In the parallel data (DW) between a physical (PL) and a further layer (ATM-L) according to a standardized layer model and a standby signal (RxClav) generated by the physical layer (PL), indicating or not indicating a data transmission request, and an enable or disable signal (RxEnb) generated by the further layer (ATM-L) for controlling the data transmission is transmitted, and
a reaction to a change in the enable or disable signal (RxEnb) or the standby signal (RxClav) occurs within at least one clock period (Fx),

characterized by

- That the enable or disable signal (RxEnb) delayed by a clock period (Fx) the physical layer (PL) is indicated, and that the data to be transmitted in parallel (DW) a priori to the clock-controlled interface of the physical layer (PL ) to be controlled,
- That by a logical combination (AG) of the delayed release or blocking signal (dEnb) and the ready signal generated by the physical layer (PL) (RxClav) a reload signal (dEnb) for timely and clock-oriented control of the data (DW) to the interface he is witnessed.

2. The method according to claim 1, characterized in that
that with a reload signal (dEnb) indicating a data transmission, further data (DW2) are controlled to the interface,
that in the case of a reload signal (dEnb) which does not indicate any data transmission, the data currently present (DW1) and no further data (DW2) are controlled at the interface.

3. The method according to claim 1 or 2, characterized, that the logical link (AG) of the delayed release or blocking signal (dEnb) and that of the physical Layer (PL) generated ready signal (RxClav) by there is a logical AND link (AG).

4. The method according to any one of claims 1 to 3, characterized, that data to be transmitted (DW) a priori to the clock-controlled Interface controlled by the physical layer (PL) without using the additional layer (ATM-L) the enable or disable signal (RxEnb) a data transfer release of the physical layer (PL) is displayed.

5. The method according to any one of claims 1 to 4, characterized, that the clock-controlled interface as UTOPIA Interface between the physical layer (PL) and the ATM layer (ATM-L) of an ATM communication device realized (ATM-KE).

6. Circuit arrangement for time-critical control of data (DW) to a clock-controlled interface with asynchronous data transmission, a first control unit being provided in a physical layer (PL) and a second control unit being provided in a further layer (ATM-L),

- With means for the parallel transmission of data (DW) from the physical (PL) to the further layer (ATM-L) and for the transmission of a standby signal (RxClav) generated by the physical layer (PL), indicating or not indicating a data transmission request, and one enable or disable signal (RxEnb) generated by the further layer (ATM-L), and
with reaction means in order to react to a change in the release or blocking signal (RxEnb) or the standby signal (RxClav) within at least one clock period (Fx),

characterized,

that delay means (D-FF) are provided for delaying the enable or disable signal (RxEnb) for the length of a clock period (Fx) and for forwarding the delayed enable or disable signal (dEnb) to the physical layer (PL),
- That logical linking means (AG) for logically linking the delayed release or blocking signal (dEnb) and the already generated by the physical layer (PL) already signal (RxClav) is linked to a reload signal (dEnb) and to pass on the reload signal (dEnb ) to the physical layer (PL) are provided.

7. Circuit arrangement according to claim 6, characterized, that tristate driver means (T) for switching through to carrying data (DWx) from the physical (PL) to the far ren layer (ATM-L) are provided, the tristate Driver means (T) through the delayed release or blocking signal (dEnb) can be controlled.

8. Circuit arrangement according to claim 6, characterized, that the delay means (D-FF) by at least one D- Flip-flop are realized.

9. Circuit arrangement according to claim 6, characterized, that the logical linking means (AG) by an AND Gates are realized, the ver at an input (i2) delayed enable or disable signal (dEnb) as well as a white lower input (i1) the ready signal (RxClav) is and at its output (e) the reload signal (dEnb) for forwarding to the physical layer (PL) is present.