DE19859379A1 - Insulating layer bipolar transistor - Google Patents
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Description
Die vorliegende Erfindung betrifft Halbleitervorrichtungen und Verfahren zum Herstellen von ihnen, und insbesondere Verfahren zum Herstellen von Leistungstransistoren, wie beispielsweise IGBTs (Isolierschicht-Bipolartransistoren), MOSFETs (MOS- Feldeffekttransistoren) oder MCTs (MOS-gesteuerte Thyristoren), obwohl sie auf andere Typen von Vorrichtungen angewendet werden könnte, die einen MOSFET beinhalten.The present invention relates to semiconductor devices and Methods of making them, and in particular methods for manufacturing power transistors, such as IGBTs (insulating layer bipolar transistors), MOSFETs (MOS Field effect transistors) or MCTs (MOS-controlled thyristors), although they are applied to other types of devices that could include a MOSFET.
Aufgrund von Nachteilen, deren Erfahrung man bei bekannten planaren Vorrichtungen gemacht hat, sind Vorrichtungen mit zurückgesetzten Emittern entwickelt worden. Ein Verfahren zum Herstellen solcher Vorrichtungen mit zurückgesetzten Emittern ist in der europäischen Anmeldung 0 091 686 offenbart, und ein verbessertes Verfahren ist in der GB-Anmeldung 2 303 487 angegeben.Due to disadvantages, the experience of which is known from known planar devices are devices with reset emitters have been developed. A procedure for Manufacture of such devices with reset emitters is disclosed in European application 0 091 686, and a improved method is in GB application 2 303 487 specified.
Ein bekanntes Problem bei der Herstellung solcher Vorrichtungen besteht im Auftreten von Unvollkommenheiten bei der Definition von Gate-Eigenschaften durch eine herkömmliche Photolithographie und in Ätzprozessen, die zu einem Ausfall der Vorrichtung durch eine unerwünschte Kurzschlußverbindung zwischen Gate- und Source/Emitter-Anschlußstellen führen.A known problem in the manufacture of such devices consists of imperfections in the definition of gate properties by a conventional one Photolithography and in etching processes that lead to failure of the Device through an undesired short circuit connection lead between gate and source / emitter junctions.
Die vorliegende Erfindung stellt ein verbessertes Verfahren zur Herstellung solcher Vorrichtungen bereit, das Unvollkommenheiten bei der Definition der Gate-Elektrode zuläßt. Großflächige MOSFET- und IGBT-Vorrichtungen verwenden ein Feld bzw. eine Matrix bzw. eine Anordnung von Gate- Elektroden und Source-(oder Emitter-)Kontakten zum Erzeugen einer Starkstrom-Treiberfähigkeit. Die Erfindung ist insbesondere vorteilhaft, wenn sie auf solche großflächigen Vorrichtungen angewendet wird, ist aber nicht darauf beschränkt, die eine Anordnung von Kontakten aufweisen, wo einige schlecht ausgebildete oder fehlende Source/Emitter- Kontakte den Betrieb der Vorrichtung solange nicht merklich beeinflussen müssen, wie keine Kurzschlüsse resultieren.The present invention provides an improved method Manufacture of such devices ready Imperfections in the definition of the gate electrode allows. Use large area MOSFET and IGBT devices a field or a matrix or an arrangement of gate Electrodes and source (or emitter) contacts to create a high current driving ability. The invention is particularly advantageous if they are on such large areas Devices is applied but is not on it limited, which have an arrangement of contacts where some poorly trained or missing source / emitter Contacts the operation of the device as long as not noticeable must influence how no short circuits result.
Die Erfindung stellt ein Verfahren zur Herstellung einer Halbleitervorrichtung zur Verfügung, das folgende Schritte aufweist: Versehen eines Halbleiterkörpers mit einer definierten Oberfläche, Anordnen einer ersten Isolierschicht auf der Oberfläche, Anordnen einer Leiterschicht auf der ersten Isolierschicht, Anordnen einer zweiten Isolierschicht auf der Leiterschicht, Ausbilden eines Musters in der Leiterschicht und eines Musters in den Isolierschichten, wobei die Muster im wesentlichen identisch und ausgerichtet zueinander sind; wobei das Verfahren weiterhin den Schritt zum Ablagern einer dritten Isolierschicht auf der so ausgebildeten gemusterten Oberfläche aufweist; wobei das Verfahren auch einen ersten und einen zweiten Kontakt in der Halbleitervorrichtung vorsieht, wobei in einem ersten Ätzprozeß der erste Kontakt vollständig geätzt wird und der zweite Kontakt teilweise geätzt wird; und wobei das Ätzen des zweiten Kontakts in einem zweiten Ätzprozeß beendet wird.The invention provides a method for producing a Semiconductor device available, the following steps comprises: providing a semiconductor body with a defined surface, arranging a first insulating layer on the surface, placing a conductor layer on the first Insulating layer, arranging a second insulating layer on the Conductor layer, forming a pattern in the conductor layer and a pattern in the insulating layers, the pattern in are essentially identical and aligned with each other; in which the process continues the step of depositing a third Insulating layer on the patterned surface thus formed having; the method also including a first and a provides second contact in the semiconductor device, wherein in the first contact is completely etched in a first etching process and the second contact is partially etched; and where etching the second contact in a second etching process is ended.
Die Erfindung stellt auch eine Halbleitervorrichtung zur Verfügung, die folgendes aufweist: einen Halbleiterkörper mit einer definierten Oberfläche; eine erste Isolierschicht, die auf der Oberfläche angeordnet ist; eine Leiterschicht, die auf der ersten Isolierschicht angeordnet ist; eine zweite Isolierschicht, die auf der leitenden Schicht angeordnet ist; wobei jede der ersten Isolierschicht und der zweiten Isolierschicht und der leitenden Schicht ein Muster aufweist, und wobei die Muster im wesentlichen identisch und ausgerichtet zueinander sind; wobei die Vorrichtung weiterhin folgendes aufweist: eine dritte Isolierschicht, die auf der gemusterten Oberfläche angeordnet ist; wobei die Vorrichtung einen ersten Kontakt aufweist, der durch die dritte Isolierschicht aber nicht durch die zweite geätzt ist, und einen zweiten Kontakt, der durch die zweite und die dritte Isolierschicht geätzt ist.The invention also provides a semiconductor device Available, which has the following: a semiconductor body with a defined surface; a first insulating layer, the is arranged on the surface; a ladder layer that on the first insulating layer is arranged; a second Insulating layer disposed on the conductive layer; each of the first insulating layer and the second Insulating layer and the conductive layer has a pattern, and wherein the patterns are substantially identical and aligned are to each other; the device further comprising the following has: a third layer of insulation that is patterned on the Surface is arranged; the device having a first Has contact, but through the third insulating layer is not etched by the second, and a second contact, which is etched through the second and third insulating layers.
Bei einem bevorzugten Ausführungsbeispiel ist die Halbleitervorrichtung ein Leistungstransistor. Bei einem weiteren bevorzugten Ausführungsbeispiel ist die Halbleitervorrichtung ein IGBT.In a preferred embodiment, the Semiconductor device a power transistor. At a Another preferred embodiment is Semiconductor device an IGBT.
Die Erfindung kann auf einen Halbleiterkörper angewendet werden, der ein Substrat oder eine in oder auf einem Substrat ausgebildete Schicht aufweist.The invention can be applied to a semiconductor body be of a substrate or one in or on a substrate trained layer.
Nun wird ein Ausführungsbeispiel der Erfindung anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei:An embodiment of the invention will now be described with reference to a Example with reference to the accompanying drawings described, whereby:
Fig. 1 eine Draufsicht auf einen Teil einer IGBT-Vorrichtung zeigt, wobei dieser Teil drei Source/Emitter-Kontakte aufweist und typische Unvollständigkeiten darstellt, die auftreten können; Figure 1 shows a top view of part of an IGBT device, this part having three source / emitter contacts and showing typical incompletenesses that can occur;
Fig. 2 einen Querschnitt des IGBT-Teils der Fig. 1 zeigt, der die Probleme zeigt, die beim Stand der Technik resultieren können; Fig. 2 shows a cross section of the IGBT portion of Fig. 1 showing the problems that may result in the prior art;
Fig. 3 dieselbe Ansicht wie Fig. 2 zeigt, die aber die Verbesserung zeigt, die aus der Erfindung resultiert; und Figure 3 shows the same view as Figure 2, but showing the improvement resulting from the invention; and
Fig. 4 bis 8 eine zweite Querschnittsansicht der IGBT-Vor richtung der Fig. 1 in verschiedenen Herstellungsstufen zeigen. FIGS. 4 to 8, a second cross-sectional view of the IGBT Before direction of FIG. 1 in various stages of manufacture show.
In Fig. 1 sind drei IGBT-Source/Emitter-Kontakte in einer Draufsicht gezeigt. Der Kontakt einer Zelle 1 ist perfekt ausgebildet; ein Source/Emitter-Ausschnitt A ist richtig definiert und ein Kontaktbereich bzw. eine Kontaktfläche (Fenster B) ist gut zur Mitte des Ausschnitts ausgerichtet. Kontakte 2 und 3 haben Mängel. Der Kontakt 2 hat eine unglückliche Einschnittswand A, die bei A1 bis in das Fenster B gelangt. Dem Kontakt 3 fehlt die Aussparung bzw. der Einschnitt A vollständig, so daß keine Zelle ausgebildet ist.In Fig. 1, three IGBT source / emitter contacts are shown in a plan view. The contact of a cell 1 is perfectly formed; a source / emitter cutout A is correctly defined and a contact area or contact area (window B) is well aligned with the center of the cutout. Contacts 2 and 3 have defects. Contact 2 has an unfortunate notch wall A, which reaches window B at A1. The contact 3 lacks the recess or the incision A completely, so that no cell is formed.
Vollständige Einzelheiten des Aufbaus der Vorrichtung werden nachfolgend unter Bezugnahme auf die Fig. 4 bis 8 angegeben, aber zuerst wird der vorteilhafte Effekt der Erfindung gegenüber dem Stand der Technik unter Bezugnahme auf die Fig. 2 und 3 diskutiert.Complete details of the construction of the device are given below with reference to FIGS. 4 to 8, but first the advantageous effect of the invention over the prior art is discussed with reference to FIGS. 2 and 3.
Fig. 2 zeigt eine Querschnittsansicht der integrierten Schaltung bzw. des integrierten Schaltkreises der Fig. 1, wobei die drei eingeschnittenen Source-IGBT-Kontakte 1, 2 und 3 gemäß dem Verfahren nach dem Stand der Technik ausgebildet sind. FIG. 2 shows a cross-sectional view of the integrated circuit or the integrated circuit of FIG. 1, the three cut-in source IGBT contacts 1 , 2 and 3 being formed in accordance with the prior art method.
Im Kontakt 1 der Fig. 2 ist der Einschnitt A durch Schneiden durch Schichten 12, 14 und 16 und in eine Siliziumschicht 18 richtig ausgebildet. Eine Isolierschicht 9, die über der Oberfläche der Vorrichtung vorgesehen ist, hat Fenster B, die in ihr durch einen Ätzprozeß geöffnet sind, und eine leitende Schicht 10, typischerweise Metall, ist dann derart vorgesehen, daß sie die Isolierschicht 9 bedeckt und durch die Fenster B einen Kontakt zu den Emitter/Source-Kontaktflächen herstellt. Im Kontakt 2 bedeutet die unglückliche Einschnittswand, daß sich eine Gate-Leiterschicht 12 zu weit erstreckt bzw. ausdehnt und bis innerhalb des Fensters B gelangt. Ein unerwünschter Kurzschluß wird somit zwischen der Gate-Leiterschicht 12 und einer darüberliegenden Leiterschicht 10 erzeugt, wo sich die Gate-Leiterschicht 12 in den Einschnitt A erstreckt. In contact 1 in FIG. 2, the incision A is correctly formed by cutting through layers 12 , 14 and 16 and into a silicon layer 18 . An insulating layer 9 provided over the surface of the device has windows B opened therein by an etching process and a conductive layer 10 , typically metal, is then provided to cover the insulating layer 9 and through the windows B makes contact with the emitter / source contact areas. In contact 2 , the unfortunate notch wall means that a gate conductor layer 12 extends or extends too far and reaches inside window B. An undesirable short circuit is thus generated between the gate conductor layer 12 and an overlying conductor layer 10 , where the gate conductor layer 12 extends into the incision A.
Im Kontakt 3 fehlt der Einschnitt A vollständig, und als Ergebnis erstreckt sich die Gate-Leiterschicht 12 den ganzen Weg über das Fenster B. Aufgrund des Fehlens eines Einschnitts beim Kontakt 3 kann dort keine Zellenstruktur ausgebildet werden. Die fehlende Struktur ist durch gestrichelte Linien angezeigt. Wiederum wird somit ein unerwünschter Kurzschluß zwischen der Gate-Leiterschicht 12 und der darüberliegenden Leiterschicht 10 erzeugt.The incision A is completely missing in the contact 3 , and as a result the gate conductor layer 12 extends all the way over the window B. Due to the lack of an incision in the contact 3 , no cell structure can be formed there. The missing structure is indicated by dashed lines. Again, an undesirable short circuit is thus generated between the gate conductor layer 12 and the conductor layer 10 lying above it.
Fig. 3 zeigt anhand eines Gegensatzes zur Fig. 2 die verbesserten Ergebnisse, die durch Verwendung des Verfahrens der vorliegenden Erfindung erhalten werden. Figure 3 shows, in contrast to Figure 2, the improved results obtained using the method of the present invention.
Fig. 3 zeigt eine Querschnittsansicht der integrierten Schaltung der Fig. 1, wobei die drei eingeschnittenen Source- IGBT-Kontakte gemäß dem Verfahren der vorliegenden Erfindung ausgebildet sind. Bei den Kontakten 2 und 3 wird selbst dann, wenn sich die Gate-Leiterschicht 12 zu weit erstreckt und innerhalb des Fensters B gelangt, ein Kurzschluß zwischen der Gate-Leiterschicht 12 und der darüberliegenden Leiterschicht 10 durch den zusätzlichen Teil einer Isolierschicht 14 verhindert, die die Gate-Leiterschicht 12 bedeckt. Fig. 3 is a cross-sectional view of the integrated circuit is shown in FIG. 1, the three recessed source IGBT contacts are formed according to the method of the present invention. With contacts 2 and 3 , even if the gate conductor layer 12 extends too far and gets inside the window B, a short circuit between the gate conductor layer 12 and the conductor layer 10 above it is prevented by the additional part of an insulating layer 14 which covered the gate conductor layer 12 .
Nun wird die Grundstruktur des IGBT unter Bezugnahme auf Fig. 4 beschrieben.The basic structure of the IGBT will now be described with reference to FIG. 4.
Der IGBT hat ein Substrat aus einem großen Silizium (nicht gezeigt), auf dem eine epitaxiale Siliziumschicht 18 ausgebildet ist. Das Siliziumsubstrat ist mit einer metallischen elektrischen Kontaktschicht (nicht gezeigt) versehen, die als der Kollektor für den IGBT wirkt, und in dem Fall, daß die Erfindung auf einen MOSFET angewendet würde, als der Drain wirken würde. The IGBT has a large silicon substrate (not shown) on which an epitaxial silicon layer 18 is formed. The silicon substrate is provided with a metallic electrical contact layer (not shown) which acts as the collector for the IGBT and, in the event that the invention is applied to a MOSFET, acts as the drain.
Die Dicke der Epitaxieschicht 18 hängt vom erforderlichen Spannungsabfall ab. Im Fall eines MOSFET sind die Schicht 18 und das Substrat vom selben Typ, und in dem Fall eines IGBT sind die Schicht 18 und das Substrat vom gegensätzlichen Typ.The thickness of the epitaxial layer 18 depends on the required voltage drop. In the case of a MOSFET, layer 18 and the substrate are of the same type, and in the case of an IGBT, layer 18 and the substrate are of the opposite type.
Bei diesem Ausführungsbeispiel ist die Epitaxieschicht W8 vom n-Typ, und das große Silizium ist vom p-Typ.In this embodiment, the epitaxial layer W8 is from n-type, and the large silicon is p-type.
Das Gate der IGBT-Zelle ist durch die Gate-Leiterschicht 12 ausgebildet, die eine über Polysilizium liegende Gate-Oxid schicht 16 sein kann, wie beispielsweise Siliziumdioxid. Die Gate-Leiterschicht 12 ist wiederum durch eine weitere Isolierschicht 14 bedeckt, die ein Oxid sein kann und die auf der Gate-Leiterschicht 12 thermisch aufgewachsen oder abgelagert sein kann. Die Isolierschicht 14 muß dick genug sein, um während darauffolgender Diffusions-, Implantierungs- und Ätzprozesse als Maske zu wirken. Ein elektrischer Kontakt zur Gate-Leiterschicht 12 wird bei einem oder mehreren Gate- Kontakten 34 ausgebildet.The gate of the IGBT cell is formed by the gate conductor layer 12 , which may be a gate oxide layer 16 lying over polysilicon, such as silicon dioxide. The gate conductor layer 12 is in turn covered by a further insulating layer 14 , which can be an oxide and which can be thermally grown or deposited on the gate conductor layer 12 . The insulating layer 14 must be thick enough to act as a mask during subsequent diffusion, implantation and etching processes. An electrical contact to the gate conductor layer 12 is formed in one or more gate contacts 34 .
Der Source/Emitter der Zelle ist bei Kontakten 32 durch Ätzen auf eine herkömmliche Weise durch die Gate-Leiterschicht 12 und die Isolierschichten 16 und 14 eingeschnitten, wodurch identische und ausgerichtete Muster in den drei Schichten erzeugt werden. Diese Technik stellt sicher, daß dann, wenn Fehler beim Ätzen der Einschnitte A zu Mängeln in bezug auf das Muster der Gate-Leiterschicht 12 führen, dieselben Mängel in der darüberliegenden Isolierschicht 14 erzeugt werden. Insbesondere werden irgendwelche unerwünschten Teile der Gate- Leiterschicht 12, die sich in das Fenster B erstrecken, durch entsprechende Teile der Isolierschicht 14 bedeckt.The source / emitter of the cell is cut at contacts 32 by etching in a conventional manner through the gate conductor layer 12 and the insulating layers 16 and 14 , thereby creating identical and aligned patterns in the three layers. This technique ensures that if defects in the etching of the incisions A lead to defects in the pattern of the gate conductor layer 12 , the same defects are created in the overlying insulating layer 14 . In particular, any undesired parts of the gate conductor layer 12 that extend into the window B are covered by corresponding parts of the insulating layer 14 .
Zum vollständigen Isolieren der Gate-Leiterschicht 12 an den Seitenwänden des Einschnitts A werden die Ränder der Gate-Lei terschicht 12, die als Ergebnis des Ätzens des Einschnitts A freigelegt werden, durch die Ausbildung einer Isolierschicht 20, die typischerweise ein Oxid ist, passiviert. Die Schicht 20 kann durch wohlbekannte Ablagerungs- bzw. Abscheidungstechniken erzeugt werden.To completely isolate the gate conductor layer 12 on the side walls of the notch A, the edges of the gate conductor layer 12 , which are exposed as a result of the etching of the notch A, are passivated by forming an insulating layer 20 , which is typically an oxide. Layer 20 can be created by well-known deposition techniques.
Es gibt eine in der epitaxialen Siliziumschicht 18 ausgebildete Implantierung/Diffusion 22. Der Source des IGBT weist den Diffusionsbereich 24 auf, der bei diesem Ausführungsbeispiel mit der Basis des Einschnitts A und dem Körperdiffusionsbereich 22 durch eine Silizidschicht 26 elektrisch verbunden ist. Bei diesem Ausführungsbeispiel ist eine zweite Dosis der Implantierung 22 bei 28 bei der Implantierung/Diffusion 22 benachbart zur Silizidschicht 26 angezeigt.There is an implantation / diffusion 22 formed in the epitaxial silicon layer 18 . The source of the IGBT has the diffusion region 24 , which in this exemplary embodiment is electrically connected to the base of the incision A and the body diffusion region 22 by means of a silicide layer 26 . In this exemplary embodiment, a second dose of the implantation 22 is indicated at 28 in the case of the implantation / diffusion 22 adjacent to the silicide layer 26 .
Eine Isolierschicht 9 wird durch Ablagerung oder andere herkömmliche Mittel auf der durch Ätzen von Einschnitten A ausgebildeten gemusterten Oberfläche ausgebildet. Die Isolierschicht 9, die typischerweise ein Oxid niedriger Temperatur (LTO) ist, bedeckt dadurch die Isolierschichten 14 und 20 und die Einschnitte A.An insulating layer 9 is formed by deposition or other conventional means on the patterned surface formed by etching cuts A. The insulating layer 9 , which is typically a low temperature oxide (LTO), thereby covers the insulating layers 14 and 20 and the cuts A.
Nun werden die Schritte zum Beenden der Herstellung des IGBT unter Bezugnahme auf die Fig. 4 bis 8 beschrieben.The steps for finishing the manufacture of the IGBT will now be described with reference to FIGS. 4 to 8.
Wendet man sich wieder der Fig. 4 zu, wird eine Widerstandsmaske 30 auf der Oberfläche der Isolierschicht 9 ausgebildet, um die Bereiche bzw. Flächen B freizulegen, für die beabsichtigt ist, daß sie Source/Emitter-Kontakte 32 ausbilden, und die Bereiche bzw. Flächen C (von welchen einer gezeigt ist), für die beabsichtigt ist, daß sie Gate-Kontakte 34 ausbilden. Ein erstes Ätzen wird ausgeführt, um Fenster in der Isolierschicht 9 auszubilden. Das Ausmaß des Ätzens wird durch eine Zeitgabe begrenzt, oder durch Verwenden standardmäßiger Endstellentechniken, so daß im wesentlichen nur Material von der Isolierschicht 9 entfernt wird. Referring back to FIG. 4, a resist mask is formed on the surface of the insulating layer 9 30 to the areas or surfaces expose B for which it is intended that they form source / emitter contacts 32, and the areas or Areas C (one of which is shown) which are intended to form gate contacts 34 . A first etching is carried out to form windows in the insulating layer 9 . The extent of the etching is limited by timing or by using standard terminal techniques so that essentially only material is removed from the insulating layer 9 .
Das Ergebnis des ersten Ätzens ist in Fig. 5 gezeigt. Hier ist zu sehen, daß das Source/Emitter-Fenster B vollständig ist, wohingegen das Gate-Fenster C aufgrund des fortgesetzten Vorhandenseins der Isolierschicht 14, die die Gate- Leiterschicht 12 bedeckt, nicht zur Gate-Leiterschicht 12 durchgedrungen ist.The result of the first etching is shown in FIG. 5. Here it can be seen that the source / emitter window B is complete, whereas the gate window C has not penetrated to the gate conductor layer 12 due to the continued presence of the insulating layer 14 covering the gate conductor layer 12 .
Es wird aus dieser Figur klar, daß irgendwelche Mängel im Muster, das in der Gate-Leiterschicht 12 durch das Ätzen von Einschnitten A ausgebildet ist, die dazu führen, daß sich unerwünschte Teile der Gate-Leiterschicht in die Fenster B der Kontakte 32 erstrecken, nicht in unerwünschten Kurzschlüssen resultieren werden. Da die erste Ätzoperation, die auf die Source/Emitter-Kontakte 32 angewendet wird, auf ledigliches Entfernen von Material von der Schicht 9 beschränkt ist, wird die Isolierschicht 14, die über irgendwelchen solcher Mängel in der Gate-Leiterschicht 12 liegt, auf dieselbe Weise intakt bleiben, wie jener Teil der Isolierschicht 14, der bei einem Gate-Kontakt 34 freigelegt derart gesehen wird, daß er nach dem ersten Ätzen intakt bleibt.It is clear from this figure that any imperfections in the pattern formed in the gate conductor layer 12 by the etching of notches A that result in undesired parts of the gate conductor layer extending into the windows B of the contacts 32 , will not result in unwanted short circuits. Since the first etch operation applied to the source / emitter contacts 32 is limited to only removing material from the layer 9 , the insulating layer 14 overlying any such defects in the gate conductor layer 12 becomes the same remain intact, such as that part of the insulating layer 14 which is seen exposed at a gate contact 34 such that it remains intact after the first etching.
Fig. 6 zeigt eine zweite Widerstandsmaske 36, die auf der Oberfläche der Isolierschicht 9 und in den Fenstern B ausgebildet ist, um nur die Bereiche C (von welchen einer gezeigt ist) freizulegen, von denen beabsichtigt ist, daß sie Gate-Kontakte 34 ausbilden. FIG. 6 shows a second resistive mask 36 formed on the surface of the insulating layer 9 and in the windows B to expose only the areas C (one of which is shown) that are intended to form gate contacts 34 .
Ein zweites Ätzen wird unter Verwendung der zweiten Widerstandsmaske 36 derart ausgeführt, daß sich die Fenster C in die Isolierschicht 14 erstrecken, und das Ätzen des Gate- Kontakts wird somit beendet. Die resultierende vollständig geätzte Vorrichtung ist in Fig. 7 gezeigt.A second etching is performed using the second resistive mask 36 such that the windows C extend into the insulating layer 14 , and the etching of the gate contact is thus ended. The resulting fully etched device is shown in FIG. 7.
Leitende Schichten 10 (für die Source/Emitter-Kontakte) und eine Schicht 40 (für die Gate-Kontakte), und zwar typischerweise aus einer Aluminiummetallisierung, werden dann abgelagert, wie es in Fig. 8 gezeigt ist. Die Kontaktfenster B, die in der Isolierschicht 9 ausgebildet werden, lassen zu, daß die leitende Schicht 10 einen Kontakt zur Basis jedes Source/Emitter-Kontakts 32 herstellt. Bei diesem Ausführungsbeispiel muß die leitende Schicht 10 nur einen Kontakt in der Mitte jedes Source/Emitter-Kontakts 32 herstellen, da die Silizidschicht 26 darauf beruht, einen Strom unterhalb der Isolierschicht 9 zu Sourcebereichen 24 zu verteilen.Conductive layers 10 (for the source / emitter contacts) and a layer 40 (for the gate contacts), typically made of an aluminum metallization, are then deposited, as shown in FIG. 8. The contact windows B formed in the insulating layer 9 allow the conductive layer 10 to make contact with the base of each source / emitter contact 32 . In this embodiment, the conductive layer 10 only needs to make a contact in the middle of each source / emitter contact 32 since the silicide layer 26 relies on distributing a current below the insulating layer 9 to source regions 24 .
Ein Kontaktfenster C, das in den Isolierschichten 14 und 9 ausgebildet ist, läßt zu, daß eine leitende Schicht 40 einen Kontakt zur Gate-Leiterschicht 12 bei Gate-Kontakten 34 herstellt.A contact window C, which is formed in the insulating layers 14 and 9 , allows a conductive layer 40 to make contact with the gate conductor layer 12 at gate contacts 34 .
Obwohl sie oben unter Bezugnahme auf die Gate-Leiterschicht eines Leistungstransistors beschrieben ist, ist die Erfindung nicht auf solche Anwendungen beschränkt, und der erfahrene Praktiker bzw. der Fachmann auf dem Gebiet von Halbleitervorrichtungen wird schnell verstehen, wie die vorliegende Erfindung auf andere Halbleitervorrichtungen angewendet werden kann, um unerwünschte Kurzschlüsse zu verhindern. Insbesondere findet diese Erfindung auch Anwendung bei planaren Vorrichtungen und bei der Erzeugung leitender Schichten, die andere als zur Verwendung als Gates sind.Although above with reference to the gate conductor layer of a power transistor is the invention not limited to such applications, and the experienced Practitioner or specialist in the field of Semiconductor devices will quickly understand how that present invention to other semiconductor devices can be applied to unwanted short circuits prevent. In particular, this invention also applies in planar devices and in the generation of conductive ones Layers other than for use as gates.
Claims (11)
Versehen eines Halbleiterkörpers (18) mit einer defi nierten Oberfläche,
Anordnen einer ersten Isolierschicht (16) auf der Oberfläche,
Anordnen einer Leiterschicht (12) auf der ersten Iso lierschicht,
Anordnen einer zweiten Isolierschicht (14) auf der Leiterschicht,
Ausbilden eines Musters in der Leiterschicht (12) und eines Musters in jeder der Isolierschichten (16, 14), wobei die Muster im wesentlichen identisch und ausgerichtet zu einander sind; und
wobei das Verfahren weiterhin den Schritt zum Abla gern einer dritten Isolierschicht (9) auf der so ausgebil deten gemusterten Oberfläche aufweist;
wobei das Verfahren auch einen ersten und einen zwei ten Kontakt (32, 34) in der Halbleitervorrichtung zur Ver fügung stellt,
wobei in einem ersten Ätzprozeß der erste Kontakt (32) vollständig geätzt wird und der zweite Kontakt (34) teilweise geätzt wird; und
wobei das Ätzen des zweiten Kontakts (34) in einem zweiten Ätzprozeß beendet wird. 1. A method of manufacturing a semiconductor device, comprising the following steps:
Providing a semiconductor body ( 18 ) with a defined surface,
Arranging a first insulating layer ( 16 ) on the surface,
Arranging a conductor layer ( 12 ) on the first insulating layer,
Arranging a second insulating layer ( 14 ) on the conductor layer,
Forming a pattern in the conductor layer ( 12 ) and a pattern in each of the insulating layers ( 16 , 14 ), the patterns being substantially identical and aligned with each other; and
the method further comprising the step of depositing a third insulating layer ( 9 ) on the patterned surface thus formed;
the method also providing first and second contacts ( 32 , 34 ) in the semiconductor device,
wherein in a first etching process, the first contact ( 32 ) is completely etched and the second contact ( 34 ) is partially etched; and
wherein the etching of the second contact ( 34 ) is ended in a second etching process.
einen Halbleiterkörper (18) mit einer definierten Oberfläche,
eine erste Isolierschicht (16), die auf der Oberflä che angeordnet ist,
eine Leiterschicht (12), die auf der ersten Isolier schicht angeordnet ist,
eine zweite Isolierschicht (14), die auf der Leiter schicht angeordnet ist,
wobei jede der ersten Isolierschicht (16) und der zweiten Isolierschicht (14) und der Leiterschicht (12) ein Muster aufweist und wobei die Muster im wesentlichen iden tisch und ausgerichtet zueinander sind;
wobei die Halbleitervorrichtung weiterhin eine dritte Isolierschicht (9) aufweist, die auf der gemusterten Ober fläche angeordnet ist;
wobei die Vorrichtung einen ersten Kontakt (32) auf weist, der durch die dritte Isolierschicht (9) aber nicht durch die zweite Isolierschicht (14) geätzt ist, und einen zweiten Kontakt (34), der durch die zweite Isolierschicht (14) und die dritte Isolierschicht (9) geätzt ist.8. A semiconductor device comprising:
a semiconductor body ( 18 ) with a defined surface,
a first insulating layer ( 16 ) which is arranged on the surface,
a conductor layer ( 12 ) which is arranged on the first insulating layer,
a second insulating layer ( 14 ) which is arranged on the conductor layer,
each of the first insulating layer ( 16 ) and the second insulating layer ( 14 ) and the conductor layer ( 12 ) having a pattern, the patterns being substantially identical and aligned with one another;
wherein the semiconductor device further comprises a third insulating layer ( 9 ) which is arranged on the patterned surface;
the device having a first contact ( 32 ) which is etched through the third insulating layer ( 9 ) but not through the second insulating layer ( 14 ), and a second contact ( 34 ) through the second insulating layer ( 14 ) and the third insulating layer ( 9 ) is etched.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9727143A GB2332774B (en) | 1997-12-24 | 1997-12-24 | Insulated gate bipolar transistor |
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Family Applications (1)
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