DE19844010A1 - Bottom gate-type thin film transistor, useful for active matrix applications, has a doped semiconductor layer for forming an ohmic junction between a channel region and source-drain contacts - Google Patents
Bottom gate-type thin film transistor, useful for active matrix applications, has a doped semiconductor layer for forming an ohmic junction between a channel region and source-drain contactsInfo
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Abstract
Description
Die Erfindung betrifft einen Dünnschichttransistor nach dem Oberbegriff des Anspruchs 1 sowie ein Ver fahren zur Herstellung eines Dünnschichttransi stors. Die Erfindung ist in einem vom Bundesmini sterium für Forschung und Technologie mit einer Fördernummer 13N7051/9 geförderten Projekt entstan den.The invention relates to a thin film transistor according to the preamble of claim 1 and a ver drive to manufacture a thin film transi stors. The invention is in one of the Federal Mini for research and technology with one Funding number 13N7051 / 9 funded project was created the.
Dünnschichttransistoren mit Bottom-Gate-Struktur werden von einer Mehrzahl von Herstellern produ ziert. Solche Transistoren umfassen ein Substrat mit einer darauf strukturierten Gate-Elektrode und eine Halbleiterschicht mit intrinsischer Leitfähig keit, die auf dem Substrat und der Elektrode gegen letztere isoliert abgeschieden ist, um einen Kanal bereich mit vom Potential der Gateelektrode abhän giger Leitfähigkeit zu bilden. Um einen hohen Ein schaltstrom zu erzielen, ist diese Halbleiter schicht wenigstens in dem Kanalbereich über der Ga te-Elektrode polykristallin. Um eine effektive Stromleitung zwischen metallischen Source- und Drain-Kontakten einerseits und dem Kanalbereich andrerseits zu erzielen, ist es notwendig, daß sich zwischen den Kontakten und dem Kanalbereich dotier te Siliziumbereiche mit hinreichender Eigenleitfä higkeit befinden.Thin-film transistors with a bottom gate structure are produced by a large number of manufacturers graces. Such transistors include a substrate with a gate electrode structured thereon and a semiconductor layer with intrinsic conductivity speed against the substrate and the electrode the latter is isolated in isolation around a channel range depends on the potential of the gate electrode general conductivity. To a high one Achieving switching current is this semiconductor layer at least in the channel area over the Ga te electrode polycrystalline. To be effective Power line between metallic source and Drain contacts on the one hand and the channel area on the other hand, to achieve it is necessary that doped between the contacts and the channel region Silicon areas with sufficient self-conduction ability.
Diese Bereiche werden herkömmlicherweise durch Io nenimplantation in die intrinsische Halbleiter schicht hergestellt. Dabei ist es erforderlich, wenigstens die zukünftigen Kanalbereiche der Halb leiterschicht zu maskieren, so daß sie nicht im plantiert werden und in ihnen die intrinsische Leitfähigkeit erhalten bleibt. In einem zweiten Schritt werden auf den implantierten Bereichen me tallische Anschlußkontakte durch Aufbringen einer Metallschicht und selektives Abätzen hergestellt. Für ein solches Verfahren wird eine Vielzahl ver schiedener Masken benötigt, das Verfahren ist daher zeitaufwendig, kostspielig und fehlerträchtig.These areas are traditionally covered by Io implantation into intrinsic semiconductors layer made. It is necessary at least the future channel areas of the half masking the conductor layer so that they are not in the be planted and in them the intrinsic Conductivity is retained. In a second Step will me on the implanted areas tallische connection contacts by applying a Metal layer and selective etching manufactured. A large number are used for such a method different masks needed, the procedure is therefore time consuming, costly and error prone.
Außerdem ist nach dem Schritt des Implantierens ein Tempern der implantierten Halbleiterschicht bei ei ner Temperatur von mehreren 100 Grad Celsius erfor derlich, damit die implantierten Ionen Gitterplätze im Halbleitergefüge einnehmen und so ihre Funktion als Spender von Ladungsträgern wahrnehmen können. Dieser Schritt des Temperns verlängert den Gesamt herstellungsprozeß der Transistoren, außerdem macht er es unmöglich, Dünnschichttransistoren nach dem bekannten Verfahren auf temperaturunbeständigen Substraten wie den meisten Kunststoffen herzustel len.There is also an after the implanting step Annealing the implanted semiconductor layer at egg a temperature of several 100 degrees Celsius necessary for the implanted ion lattice sites in the semiconductor structure and thus their function can perceive as a donor of load carriers. This annealing step extends the overall Manufacturing process of the transistors, moreover, makes he impossible to thin film transistors after known methods on temperature-resistant Manufacture substrates like most plastics len.
Die Erfindung schlägt einen Dünnschichttransistor mit Bottom-Gate-Struktur nach Anspruch 1 vor, der mit geringem Aufwand herstellbar ist, einen hohen Einschaltstrom und einen geringen Ausschaltstrom hat und der für Aktiv-Matrix-Anwendungen auf einer Vielzahl von Substraten geeignet ist. Ferner wird nach Anspruch 8 ein Verfahren zur Herstellung eines Dünnschichttransistors mit den genannten Vorteilen vorgeschlagen.The invention proposes a thin film transistor Bottom gate structure according to claim 1, the can be produced with little effort, a high one Inrush current and a low breaking current and that for active matrix applications on one A variety of substrates is suitable. Furthermore, according to claim 8, a method for producing a Thin film transistor with the advantages mentioned suggested.
Dabei zeichnet sich der erfindungsgemäße Dünn schichttransistor dadurch aus, daß der notwendige Ohmsche Übergang zwischen Source-Kontakt bzw. Drain-Kontakt und Kanalbereich nicht mehr durch Io nenimplantation ausgebildet ist, sondern daß statt dessen eine eigene dotierte Halbleiterschicht als Leitfähigkeitsvermittler zwischen den Kontakten und dem Kanalbereich vorgesehen ist. Diese Maßnahme er laubt es, die dotierte Halbleiterschicht zunächst vollflächig auf der intrinsischen aufzubringen und oberhalb der Kanalbereiche die dotierte Schicht durch eine entsprechende Maskierung hindurch kon trolliert abzuätzen, so daß ein dotierungsfreier Kanalbereich von wohldefinierter, gleichmäßiger Dicke erhalten werden kann.The thin according to the invention is distinguished layer transistor in that the necessary Ohmic transition between source contact or Drain contact and channel area no longer through Io nenimplantation is trained, but that instead whose own doped semiconductor layer as Conductivity mediator between the contacts and the channel area is provided. This measure he according to the doped semiconductor layer first to apply over the entire area to the intrinsic and the doped layer above the channel regions through a corresponding masking con trolled so that a doping-free Channel area of well-defined, more even Thickness can be obtained.
Die Herstellung des Transistors gestaltet sich dann besonders einfach, wenn die polykristallinen Berei che der dotierten Halbleiterschicht nicht von dem Source- oder Drain-Kontakt bedeckt sind, insbeson dere, wenn sie sich streifenförmig entlang der Rän der dieser Kontakte erstrecken. The transistor is then manufactured particularly easy when the polycrystalline area surface of the doped semiconductor layer is not of that Source or drain contact are covered, in particular especially when they are streaked along the margins of these contacts extend.
Unterhalb der Source- und Drain-Kontakte ist die intrinsische Halbleiterschicht vorzugsweise amorph, das heißt die polykristallinen Zonen der intrinsi schen Schicht, die aufgrund der höheren Beweglich keit ihrer Ladungsträger eine bessere Leitfähigkeit als die amorphen aufweisen, sind im wesentlichen auf den Kanalbereich beschränkt.Below is the source and drain contacts intrinsic semiconductor layer, preferably amorphous, that is, the polycrystalline zones of the intrinsic layer due to the higher mobility better conductivity of their charge carriers than the amorphous ones are essentially limited to the channel area.
Als Elektrodenmaterialien kommen vorzugsweise Mo lybdän und/oder Tantal für die Gateelektrode und Molybdän für Source- und Drain-Kontakt in Betracht.Mo is preferably used as the electrode material lybdenum and / or tantalum for the gate electrode and Molybdenum considered for source and drain contact.
Der erfindungsgemäße Transistor kann auf weitgehend beliebigen Substraten, z. B. Glas, insbesondere aber auch auf Kunststoffsubstraten hergestellt sein.The transistor according to the invention can largely any substrates, e.g. B. glass, but in particular also be made on plastic substrates.
Das erfindungsgemäße Verfahren umfaßt folgende
Schritte:
The method according to the invention comprises the following steps:
- a) Erzeugen einer Schichtstruktur, in der ein Substrat, eine Gateelektrode, ein Gate- Dielektrikum, eine amorphe Halbleiterschicht mit intrinsischer Leitfähigkeit, eine dotierte Halblei terschicht, eine Kontaktmetallschicht und eine Pho toresistschicht aufeinanderfolgen. Diese Schichtstruktur kann mit diversen, dem Fachmann vertrauten Verfahren hergestellt werden. Zur Her stellung der amorphen Halbleiterschichten sind CVD- Verfahren bevorzugt. Insbesondere dann, wenn die Schichtstruktur auf einem Substrat mit geringer Temperaturbeständigkeit aufgebaut wird, ist ein plasmaunterstütztes CVD-Verfahren (PECVD) bevor zugt, da sich bei solchen Verfahren die Substrat temperatur auf ca. 250 Grad Celsius begrenzen läßt. a) Creating a layer structure in which a Substrate, a gate electrode, a gate Dielectric, an amorphous semiconductor layer with intrinsic conductivity, a doped semi-lead terschicht, a contact metal layer and a Pho successive layer of resist. This Layer structure can with various, the expert familiar processes are made. To Her position of the amorphous semiconductor layers are CVD Process preferred. Especially if the Layer structure on a substrate with little Temperature resistance is built up plasma-assisted CVD (PECVD) before because the substrate limit temperature to about 250 degrees Celsius.
- b) Belichten und Strukturieren des Photoresist. Hierfür werden dem Fachmann bekannte Techniken ein gesetzt, die nicht Gegenstand der Erfindung sind und nicht weiter beschrieben werden.b) Exposing and structuring the photoresist. Techniques known to those skilled in the art are used for this set that are not the subject of the invention and will not be described further.
- c) Ätzen der Kontaktmetallschicht, um Bereiche der dotierten Halbleiterschicht freizulegen.c) etching the contact metal layer to areas of the to expose doped semiconductor layer.
- d) Ausdehnen des Photoresist auf Randzonen der freigelegten Bereiche. In diesem Schritt wird vor zugsweise der Photoresist erhitzt, so daß er viskos wird und sich an seinen Rändern geringfügig aus breiten kann.d) Extending the photoresist to edge zones of the exposed areas. This step will be before preferably the photoresist is heated so that it is viscous and will look slightly at its edges can spread.
- e) Ätzen der dotierten Halbleiterschicht, um die intrinsische Halbleiterschicht freizulegen. In die sem Schritt werden zweckmäßigerweise Trockenätzver fahren eingesetzt, die eine genaue Kontrolle der Ätztiefe ermöglichen. Dabei sind die Randzonen der dotierten Halbleiterschicht, auf die sich in Schritt D der Photoresist ausgebreitet hat, vor dem Ätzangriff geschützt.e) etching the doped semiconductor layer in order to to expose intrinsic semiconductor layer. In the sem step expediently dry etching drive used, which is a precise control of the Enable etching depth. The edge zones are the doped semiconductor layer referenced in Step D has spread the photoresist before Corrosive attack protected.
- f) Anschließend wird der Photoresist entfernt.f) The photoresist is then removed.
- g) Die freigelegten Bereiche werden selektiv kri stallisiert. Hierzu eignet sich insbesondere das Bestrahlen mit einem gepulsten Laser. Pulsdauer und Energiedichte der Pulse wird dabei zweckmäßigerwei se so festgelegt, daß die bestrahlten Halbleiter oberflächen eine Temperatur erreichen, in der sie in kürzester Zeit auskristallisieren, wohingegen das darunterliegende Substrat kühl genug bleibt, um Schäden daran zu verhindern. Indem die Pulsdauer des Lasers kurz genug gewählt wird, lassen sich Temperaturgefälle von mehreren 100 Grad ohne Schwierigkeiten erzeugen. Insbesondere Pulsdauern zwischen 10 und 100 ns haben sich als geeignet er wiesen.g) The exposed areas are selectively kri installed. This is particularly suitable for this Irradiate with a pulsed laser. Pulse duration and The energy density of the pulses is expediently se set so that the irradiated semiconductors surfaces reach a temperature at which they crystallize out in no time, whereas the underlying substrate remains cool enough to To prevent damage to it. By the pulse duration of the laser is chosen short enough Temperature drop of several 100 degrees without Create difficulties. In particular pulse durations between 10 and 100 ns have been found suitable grasslands.
Um die Erhitzung des Halbleitermaterials auf seine Oberfläche zu konzentrieren, wählt man zweckmäßi gerweise eine Wellenlänge des Lasers, bei der die Absorption des Halbleitermaterials sehr hoch ist. Da die meisten Halbleiter im nahen Infrarot trans parent sind, sind Wellenlängen im Bereich des kurz welligen sichtbaren Spektrums und insbesondere im nahen Ultraviolett geeignet. Insbesondere hat sich ein Xenonchlorid-Excimerlaser als geeignet erwie sen.To heat the semiconductor material on its Concentrating the surface is appropriately chosen sometimes a wavelength of the laser at which the Absorption of the semiconductor material is very high. Since most semiconductors in the near infrared trans are parent, wavelengths are in the range of short wavy visible spectrum and especially in near ultraviolet. In particular has a xenon chloride excimer laser was found to be suitable sen.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines Aus führungsbeispiels mit Bezugnahme auf die beigefüg ten Fig. 1 bis 6, die verschiedene Stadien der Herstellung eines erfindungsgemäßen Dünnschicht transistors zeigen.Further features and advantages of the invention will become apparent from the following description of an exemplary embodiment from with reference to the accompanying FIGS. 1 to 6, which show different stages in the manufacture of a thin film transistor according to the invention.
Fig. 1 zeigt einen Querschnitt durch ein Stück ei ner Schichtstruktur auf einem Substrat 1, aus der ein Dünnschichttransistor gemäß der Erfindung ent stehen soll. Das Substrat besteht aus Glas; ein Kunststoff, der gegen die bei der Herstellung des Transistors auftretenden Temperaturen beständig ist, ist auch geeignet. Die Schichtstruktur umfaßt zuunterst eine Gateelektrode 2 aus Molybdän an der Stelle des zukünftigen Transistors. Ein Gate- Dielektrikum 3 aus Siliziumoxyd ist auf der gesam ten Substratfläche abgeschieden und isoliert das Gate 2 von der darüberliegenden intrinsischen Sili ziumschicht 4. Diese intrinsische Siliziumschicht 4 ist amorph und wurde durch PECVD aus Silan auf dem Gate-Dielektrikum 3 abgeschieden. Indem während des Abscheidevorgangs des Siliziums ab einem bestimmtem Zeitpunkt dem Silan eine Dotiermittelquelle, z. B. ein phosphorhaltiges Gas, zugesetzt wird, läßt sich eine stark n-dotierte Siliziumschicht 5 als klar von der intrinsischen Schicht 4 unterscheidbare Schicht auf dieser erzeugen. Die Dicke der n-dotierten Schicht 5 beträgt wenige 10 nm und ist deutlich geringer als die der intrinsischen Schicht 4. Auf der dotierten Schicht 5 liegt eine Kontakt metallschicht 6 aus Molybdän und Tantal. Fig. 1 shows a cross section through a piece egg ner layer structure on a substrate 1 , from which a thin film transistor according to the invention is to be ent. The substrate is made of glass; a plastic that is resistant to the temperatures occurring during the manufacture of the transistor is also suitable. The layer structure comprises at the bottom a gate electrode 2 made of molybdenum at the location of the future transistor. A gate dielectric 3 made of silicon oxide is deposited on the entire substrate surface and isolates the gate 2 from the intrinsic silicon layer 4 lying above it. This intrinsic silicon layer 4 is amorphous and was deposited on the gate dielectric 3 by PECVD from silane. By during the deposition process of the silicon from a certain point in time a dopant source, e.g. B. a phosphorus-containing gas is added, a heavily n-doped silicon layer 5 can be produced as a clearly distinguishable layer from the intrinsic layer 4 thereon. The thickness of the n-doped layer 5 is a few 10 nm and is significantly less than that of the intrinsic layer 4 . On the doped layer 5 is a contact metal layer 6 made of molybdenum and tantalum.
Die Photoresistschicht 7 auf der Kontaktmetall schicht 6 ist in Fig. 1 in bereits belichtetem und strukturiertem Zustand gezeigt, mit einem Fenster 8 oberhalb der Gateelektrode 2.The photoresist layer 7 on the contact metal layer 6 is shown in FIG. 1 in an already exposed and structured state, with a window 8 above the gate electrode 2 .
Fig. 2 zeigt den Zustand nach dem Ätzen der Kon taktmetallschicht 6. Das Fenster 8 reicht nun bis zur dotierten Siliziumschicht 5. Fig. 2 shows the state after etching of the metal layer 6 con tact. The window 8 now extends to the doped silicon layer 5 .
Anschließend wird die gesamte Anordnung von Substrat und Schichtstruktur bis zu einer Tempera tur erhitzt, bei der der Photoresist 7 viskos und zähflüssig wird. Diese Temperatur kann im Bereich von circa 200 bis 250 Grad liegen, und ist damit deutlich geringer als die Temperatur, bei der eine Kristallisierung der amorphen Siliziumschichten 4 und 5 stattfinden kann. Im zähflüssigen Zustand be ginnt der Photoresist 7 über die Ränder 9 der in die Kontaktmetallschicht geätzten Öffnung hinwegzu fließen und bedeckt so einen Streifen 10 an der Oberfläche der dotierten Schicht 5 entlang der Rän der 9, wie in Fig. 3 gezeigt. The entire arrangement of substrate and layer structure is then heated to a temperature at which the photoresist 7 becomes viscous and viscous. This temperature can be in the range of approximately 200 to 250 degrees, and is therefore significantly lower than the temperature at which the amorphous silicon layers 4 and 5 can crystallize. In the viscous state, the photoresist 7 begins to flow over the edges 9 of the opening etched into the contact metal layer and thus covers a strip 10 on the surface of the doped layer 5 along the edges of the 9 , as shown in FIG. 3.
Hieran schließt sich ein Trockenätzschritt an, z. B. Plasmaätzen. In diesem Schritt wird die dotierte Siliziumschicht 5 in der verkleinerten Öffnung des Fensters 8 bis auf die intrinsische Schicht 4 hin unter abgetragen, wie in Fig. 4 gezeigt. Bei die sem Trockenätzschritt wird die Zusammensetzung des Ätzgases ständig auf das Vorhandensein des in der Schicht 5 verwendeten Dotiermittels überwacht, z. B. mit massenspektrometrischen Methoden. Sobald die Überwachung ergibt, daß im abgetragenen Material kein Dotiermittel mehr vorhanden ist, so bedeutet dies, daß die intrinsische Schicht 4 erreicht ist, und der Ätzvorgang wird abgebrochen.This is followed by a dry etching step, e.g. B. plasma etching. In this step, the doped silicon layer 5 is removed in the reduced opening of the window 8 down to the intrinsic layer 4 , as shown in FIG. 4. In this dry etching step, the composition of the etching gas is constantly monitored for the presence of the dopant used in layer 5 , e.g. B. with mass spectrometric methods. As soon as the monitoring shows that there is no longer any dopant in the removed material, this means that the intrinsic layer 4 has been reached and the etching process is stopped.
Anschließend wird der Photoresist 7 beseitigt, und die Oberfläche der Schichtstruktur wird mit Pulsen eines Xenonchlorid-Excimerlasers mit einer Wellen länge von 308 nm und einer Pulsdauer von 30 ns be strahlt. Diese Bestrahlung führt dazu, daß im Fen ster 8 die Streifen 10 der dotierten Halbleiter schicht 5, die durch den Photoresist vor dem Trockenätzen geschützt waren, sowie der im Fenster 8 liegende Kanalbereich 11 der intrinsischen Schicht 4 eine polykristalline Struktur annehmen.Then the photoresist 7 is removed, and the surface of the layer structure is irradiated with pulses of a xenon chloride excimer laser with a wavelength of 308 nm and a pulse duration of 30 ns. This radiation leads to the fact that in the window 8 the strips 10 of the doped semiconductor layer 5 , which were protected from dry etching by the photoresist, and the channel region 11 in the window 8 of the intrinsic layer 4 assume a polycrystalline structure.
Fig. 6 zeigt den fertigen Dünnschichttransistor, dessen Oberfläche durch eine Passivierungsschicht 12 aus Siliziumoxyd abgedeckt ist. Beim hier ge zeigten Verfahrensablauf wird die Silziumoxyd schicht nach dem Laserbestrahlen aufgebracht; da sie für die verwendete Laserstrahlung durchlässig ist, ist es jedoch auch möglich, zunächst die Pas sivierungsschicht 12 zu erzeugen und dann die La serbestrahlung vorzunehmen. Fig. 6 shows the finished thin film transistor, the surface of which is covered by a passivation layer 12 of silicon oxide. In the process shown here, the silicon oxide layer is applied after laser irradiation; however, since it is transparent to the laser radiation used, it is also possible to first generate the passivation layer 12 and then to carry out the laser irradiation.
Die fertige Transistorstruktur gewährleistet einen leichten Übertritt von Ladung vom Source-Kontakt 13 in die in seinem Schatten amorph gebliebene dotier te Schicht 5 und insbesondere in deren kristalli sierten Randstreifen 10, von dort in den Kanalbe reich 11 und weiter in den Randstreifen 10 und die dotierte Schicht 5 unterhalb des Drain-Kontakts 14. Die gute Beweglichkeit der Ladungsträger im kri stallisierten Kanalbereich 11 gewährleistet einen hohen Einschaltstrom und schnelle Reaktionsfähig keit des Transistors.The finished transistor structure ensures an easy transfer of charge from the source contact 13 into the doped layer 5 which remained amorphous in its shadow and in particular in its crystallized edge strip 10 , from there in the channel region 11 and further into the edge strip 10 and the doped Layer 5 below the drain contact 14 . The good mobility of the charge carriers in the crystallized channel region 11 ensures a high inrush current and rapid responsiveness of the transistor.
Claims (15)
- a) Erzeugen einer Schichtstruktur, in der ein Substrat (1), eine Gateelektrode (2), ein Gate-Dielektrikum (3), eine amorphe Halbleiterschicht (4) mit intrinsischer Leitfähigkeit, eine dotierte Halbleiterschicht (5), ei ne Kontaktmetallschicht (6) und eine Photoresistschicht (7) aufeinanderfolgen;
- b) Belichten und Strukturieren des Photoresist (7);
- c) Ätzen der Kontaktmetallschicht (6), um Bereiche der dotierten Halbleiterschicht (5) freizulegen;
- d) Ausdehnen des Photoresist (7) auf Randzonen (10) der freigelegten Bereiche;
- e) Ätzen der dotierten Halbleiterschicht (5), um die intrinsische Halbleiterschicht (4) freizulegen;
- f) Entfernen des Photoresist (7);
- g) Kristallisieren der freigelegten Bereiche.
- a) generating a layer structure in which a substrate ( 1 ), a gate electrode ( 2 ), a gate dielectric ( 3 ), an amorphous semiconductor layer ( 4 ) with intrinsic conductivity, a doped semiconductor layer ( 5 ), a contact metal layer ( 6 ) and a photoresist layer ( 7 ) follow one another;
- b) exposing and structuring the photoresist ( 7 );
- c) etching the contact metal layer ( 6 ) in order to expose regions of the doped semiconductor layer ( 5 );
- d) expanding the photoresist ( 7 ) to edge zones ( 10 ) of the exposed areas;
- e) etching the doped semiconductor layer ( 5 ) to expose the intrinsic semiconductor layer ( 4 );
- f) removing the photoresist ( 7 );
- g) crystallizing the exposed areas.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998144010 DE19844010A1 (en) | 1998-09-25 | 1998-09-25 | Bottom gate-type thin film transistor, useful for active matrix applications, has a doped semiconductor layer for forming an ohmic junction between a channel region and source-drain contacts |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE1998144010 DE19844010A1 (en) | 1998-09-25 | 1998-09-25 | Bottom gate-type thin film transistor, useful for active matrix applications, has a doped semiconductor layer for forming an ohmic junction between a channel region and source-drain contacts |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19844010A1 true DE19844010A1 (en) | 2000-03-30 |
Family
ID=7882224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1998144010 Withdrawn DE19844010A1 (en) | 1998-09-25 | 1998-09-25 | Bottom gate-type thin film transistor, useful for active matrix applications, has a doped semiconductor layer for forming an ohmic junction between a channel region and source-drain contacts |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE19844010A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101425481B (en) * | 2007-10-30 | 2010-09-15 | 中华映管股份有限公司 | Pixel construction and manufacturing method thereof |
-
1998
- 1998-09-25 DE DE1998144010 patent/DE19844010A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101425481B (en) * | 2007-10-30 | 2010-09-15 | 中华映管股份有限公司 | Pixel construction and manufacturing method thereof |
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