DE19843980B4

DE19843980B4 - Circuit arrangement for suppressing interference impulses superimposed on a digital signal

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Publication number: DE19843980B4
Application number: DE1998143980
Authority: DE
Inventors: Christian Steffen
Original assignee: TDK Micronas GmbH
Current assignee: TDK Micronas GmbH
Priority date: 1998-09-24
Filing date: 1998-09-24
Publication date: 2004-11-25
Anticipated expiration: 2018-09-25
Also published as: DE19843980A1

Abstract

Schaltungsanordnung zur Unterdrückung von Störimpulsen, die einem digitalen Eingangssignal (ES) überlagert sind, mit einer Kette aus n hintereinandergeschalteten, mit einem Taktsignal (Φ) getakteten Registern (D1, D2, Dn), der das Eingangssignal (ES) zuführbar ist, zum vom Taktsignal (Φ) gesteuerten Durchleiten des Eingangssignals (ES), wobei in den Registern (D1, D2, Dn) ein erster und ein zweiter logischer Zustand des Eingangssignals (ES) speicherbar ist und wenigstens ein Teil der Register (D1, D2, Dn) ausgangsseitig mit einer Auswertungseinheit (UG) verbunden ist, die ein digitales Ausgangssignal (AS) erzeugt, das nur dann den zweiten Zustand aufweist, wenn alle Register dieses Teils der Register (D1, D2, Dn) den zweiten Zustand zeitgleich aufweisen, dadurch gekennzeichnet, daß der Teil der Register (D1, D2, Dn) ausgangsseitig zusätzlich mit einer weiteren Auswertungseinheit (OG) verbunden ist, die ein digitales Zwischensignal erzeugt, das nur dann den ersten logischen Zustand aufweist, wenn alle Register des Teils den ersten logischen Zustand zeitgleich aufweisen und...circuitry for oppression of glitches, which are superimposed on a digital input signal (ES) with a chain of n series connected, clocked with a clock signal (Φ) Registers (D1, D2, Dn) to which the input signal (ES) can be fed, to the clock signal (Φ) controlled passage of the input signal (ES), being in the registers (D1, D2, Dn) a first and a second logic state of the input signal (ES) can be stored and at least some of the registers (D1, D2, Dn) is connected on the output side to an evaluation unit (UG), which generates a digital output signal (AS) that only then second state if all the registers of this part of the registers (D1, D2, Dn) have the second state at the same time, characterized in that that the Part of the registers (D1, D2, Dn) on the output side as well a further evaluation unit (OG) is connected, which is a digital Intermediate signal generated that only the first logic state if all registers of the part have the first logic state have at the same time and ...

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Unterdrückung von Störimpulsen, die einem digitalen Eingangssignal überlagert sind.The The invention relates to a circuit arrangement for suppressing glitches, which are superimposed on a digital input signal.

Die Darstellung von Nachrichten in der Elektrotechnik erfolgt über analoge oder digitale Signale. Bei einem analogen Signal wird einem kontinuierlichen Wertebereich der Nachricht ebenfalls ein kontinuierlicher Bereich des Signals eindeutig umkehrbar zugeordnet. Bei einem digitalen Signal entsprechen dem kontinuierlichen Bereich der Nachricht nur endlich viele diskrete Signalwerte. Einen Sonderfall digitaler Signale stellen binäre Signale dar, die nur zwei Signalzustände einnehmen können. Der eine Zustand wird als logisch 0 oder „low", der andere als logisch 1 oder „high" bezeichnet.The Representation of messages in electrical engineering takes place via analog or digital signals. An analog signal becomes a continuous one Value range of the message is also a continuous range assigned to the signal clearly reversible. With a digital Signal correspond to the continuous area of the message only finally many discrete signal values. A special case of digital signals represent binary Signals that can only assume two signal states. The one state is designated as logic 0 or "low", the other as logic 1 or "high".

Zur Darstellung der Signalzustände der digitalen Signale werden in der Regel unterschiedliche Spannungspegel verwendet. Bei der Auswertung eines digitalen Signals wird jedem Spannungspegel ein digitaler Wert zugeordnet. Störimpulse, die dem digitalen Signal überlagert sind, können zu einer falschen Auswertung führen, wenn ihrem Spannungspegel ebenfalls ein digitaler Wert zugeordnet wird. Dies führt zu einer Verfälschung der zu übertragenden Nachricht.to Representation of the signal states The digital signals usually have different voltage levels used. When evaluating a digital signal, everyone Voltage level assigned a digital value. Interference impulses that the digital Signal superimposed are, can lead to an incorrect evaluation, if their voltage level is also assigned a digital value becomes. this leads to to a falsification the one to be transferred Message.

Sind die Störimpulse kürzer als die Periodendauer. des ungestörten digitalen Signals, können diese herausgefiltert werden. Dazu verwendet man Tiefpaßfilter, die die höher frequenten Störimpulse unterdrücken und das niederfrequente digitale Signal durchlassen. Mit der Grenzfrequenz des Tiefpaßfilters kann das Tiefpaßverhahten so eingestellt werden, daß möglichst nur die Störimpulse und nicht auch Anteile des digitalen Signals unterdrückt werden. Da ideale Tiefpaßfilter tech nisch nicht realisierbar sind, wird dies nur bedingt erreicht. Zudem ist die Einstellung einer geeigneten Grenzfrequenz schwierig.are the glitches shorter than the period. of the undisturbed digital signal, this can be filtered out. You use low pass filters the the higher frequency interference suppress and pass the low frequency digital signal. With the cutoff frequency of the low pass filter can the low pass be set so that as possible only the glitches and not also parts of the digital signal can be suppressed. Because ideal low-pass filters are not technically feasible, this is only partially achieved. It is also difficult to set a suitable cutoff frequency.

In der CH-PS 514 258 sind ein Verfahren und eine Anlage zur Feststellung des Zeichen- bzw. Pausenzustandes eines Elementes einer telegraphischen Nachricht beschrieben, bei denen eine Detektion durchgeführt wird, indem der Elementzustand bei acht aufeinanderfolgenden Abtastungen der Leitung und die Bedeutung des Elementes aufgrund eines Mehrheitsentscheides festgestellt wird.In the CH-PS 514 258 describes a method and a system for determining the character or pause status of an element of a telegraphic message, in which a detection is carried out by determining the element status after eight successive scans of the line and the meaning of the element on the basis of a majority decision.

Aus der DE 28 01 468 A1 ist eine Dekodierschaltung mit einem Schieberegister für digitale Signale bekannt, die ein Freigabesignal bei einer übereinstimmenden Binärkonfiguration erzeugt.From the DE 28 01 468 A1 a decoding circuit with a shift register for digital signals is known which generates an enable signal in the case of a matching binary configuration.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung zur Unterdrückung von Störimpulsen, die einem digitalen Eingangssignal überlagert sind, anzugeben, bei der genau einstellbar ist, welche Störimpulse mit welcher Dauer mit erhöhter Störsicherheit unterdrückt werden sollen. Gelöst wird diese Aufgabe mit einer Schaltungsanordnung mit den Merkmalen des Patentanspruchs 1.task The present invention is a circuit arrangement for suppression of glitches, that are superimposed on a digital input signal, with which it is possible to set exactly which interference pulses with which duration with increased immunity repressed should be. Is solved this task with a circuit arrangement with the features of Claim 1.

Vorteil der Erfindung ist es, daß nur solche Störimpulse unterdrückt werden, die eine kleinere als eine vorgegebene Zeitdauer aufweisen. In vorteilhafter Weise läßt sich diese vorgegebene Zeitdauer in Stufen einstellen, und sie ist über Schalter einfach veränderbar. Durch die Verwendung von Registern und Logikgattern läßt sich die erfindungsgemäße Schaltungsanordnung problemlos mit Standard-Bauelementen aufbauen. Die Halteschaltung sorgt für eine Erhöhung der Störsicherheit.advantage the invention is that only such glitches repressed that have a shorter than a predetermined period of time. In an advantageous manner set this predetermined period of time in stages, and it is via switch easily changeable. By using registers and logic gates the circuit arrangement according to the invention easy to assemble with standard components. The hold circuit ensures one increase interference immunity.

Eine vorteilhafte Ausbildung ist in dem Unteranspruch gekennzeichnet. Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen mittels der Zeichnung näher erläutert. Ent sprechende Elemente sind mit gleichen Bezugszeichen versehen. Es zeigen:A advantageous training is characterized in the subclaim. The invention is described below with the aid of exemplary embodiments Drawing closer explained. Ent speaking elements are provided with the same reference numerals. It demonstrate:

1 ein Zeitdiagramm digitaler Signale mit Störimpulsen, 1 a timing diagram of digital signals with glitches,

2 eine Schaltungsanordnung gemäß dem Stand der Technik, und 2 a circuit arrangement according to the prior art, and

3 eine erfindungsgemäße Schaltungsanordnung. 3 a circuit arrangement according to the invention.

Die Schaltungsanordnung gemäß 2 enthält n Register D1, D2, Dn, die zu einer Kette verschaltet sind. Dabei ist n eine natürliche Zahl. Ein Eingang E eines ersten Registers D1 bildet einen Eingang der Schaltungsanordnung. Ein Ausgang des Registers D1 ist mit einem Eingang eines zweiten Registers D2 und über einen Schalter S1 mit einem Eingang eines UND-Gatters UG verbunden. Ein Ausgang des zweiten Registers D2 ist mit einem Eingang eines letzten Registers Dn und über einen zweiten Schalter S2 mit einem zweiten Eingang des UND-Gatters UG verbunden. Ein Ausgang des letzten Registers Dn ist mit einem n-ten Eingang des UND-Gatters UG verbunden.The circuit arrangement according to 2 contains n registers D1, D2, Dn, which are interconnected to form a chain. N is a natural number. An input E of a first register D1 forms an input of the circuit arrangement. An output of the register D1 is connected to an input of a second register D2 and via a switch S1 to an input of an AND gate UG. An output of the second register D2 is connected to an input of a last register Dn and, via a second switch S2, to a second input of the AND gate UG. An output of the last register Dn is connected to an nth input of the AND gate UG.

Die zwischen dem zweiten Register D2 und dem letzten Register Dn in 2 gestrichelt eingetragene Linie soll andeuten, daß neben den in 2 eingetragenen drei Registern D1, D2, Dn zusätzliche Register vorgesehen sein können. Das UND-Gatter UG besitzt n Eingänge, von denen jeweils jeder mit einem Ausgang der Register D1, D2, Dn verbunden ist. In 2 sind drei Eingänge des UND-Gatters eingezeichnet, zusätzliche Eingänge, deren Anzahl der Zahl der zusätzlichen Register entspricht, sind mit Punkten angedeutet.The between the second register D2 and the last register Dn in 2 Dashed line is intended to indicate that in addition to the in 2 registered registers D1, D2, Dn additional registers can be provided. The AND gate UG has n inputs, each of which is connected to an output of registers D1, D2, Dn. In 2 three inputs of the AND gate are shown, additional inputs, the number of which corresponds to the number of additional registers, are indicated with dots.

Das UND-Gatter UG ist mit einem Eingang eines Ausgangsregisters DA verbunden. Ein Ausgang des Ausgangsregisters DA stellt zugleich einen Ausgang A der Schaltungsordnung dar.The AND gate UG is connected to an input of an output register DA. An output of the output register DA also provides an output A represents the circuit order.

Die Register D1, D2, Dn und das Ausgangsregister DA weisen jeweils einen Anschluss auf, an dem ein Taktsignal Φ zuführbar ist. Die Schalter S1, S2 sind als Wechselschalter ausgeführt, die in einem ersten Schaltzustand die entsprechenden Register D1, D2 mit dem UND-Gatter UG verbinden und in einem zweiten Schaltzustand jeweils mit einem Signal mit dem logischen Wert 1 verbunden sind. In 2 sind die Schalter S1, S2 im zweiten Schaltzustand eingetragen.The registers D1, D2, Dn and the output register DA each have a connection to which a clock signal Φ can be fed. The switches S1, S2 are designed as two-way switches, which in a first switching state connect the corresponding registers D1, D2 to the AND gate UG and in a second switching state are each connected to a signal with the logic value 1. In 2 the switches S1, S2 are entered in the second switching state.

An dem Eingang E der Schaltungsanordnung wird ein Eingangssignal ES angelegt, das einen Störimpuls enthält. Der Störimpuls kann positiv oder negativ sein. In 1 ist in der ersten Zeile eine Periode eines ungestörten digitalen Signals, in der zweiten Zeile die gleiche Periode des digitalen Signals mit einem positiven Störimpuls und in der letzten Zeile die gleiche Periode des digitalen Signals mit einem negativen Störimpuls über einer Zeit t aufgetragen. Das digitale Signal weist einen erste Zustand auf, der mit 0 bezeichnet ist und dem digitalen Wert „low" entspricht und einen zweiten Zustand, der mit 1 bezeichnet ist und dem digitalen Wert „high" entspricht. Der positive Störimpuls ist dem digitalen Signal während einer Zeitphase des digitalen Signals überlagert, während der es den logischen Zustand 0 aufweist. Sein Wert entspricht dem der logischen 1. Der Signalpegel des positiven Störimpulses muß nicht den Signalpegel der logischen 1 erreichen. Er muß lediglich über einer Schwelle liegen, so daß er bei der Auswertung des digitalen Signals als logische 1 interpretiert wird.An input signal ES which contains an interference pulse is applied to the input E of the circuit arrangement. The glitch can be positive or negative. In 1 a period of an undisturbed digital signal is plotted in the first line, in the second line the same period of the digital signal with a positive interference pulse and in the last line the same period of the digital signal with a negative interference pulse over a time t. The digital signal has a first state, which is denoted by 0 and corresponds to the digital value “low”, and a second state, which is denoted by 1 and corresponds to the digital value “high”. The positive interference pulse is superimposed on the digital signal during a time phase of the digital signal during which it has the logic state 0. Its value corresponds to that of logic 1. The signal level of the positive interference pulse does not have to reach the signal level of logic 1. It only has to be above a threshold so that it is interpreted as logic 1 when evaluating the digital signal.

Der negative Störimpuls nach 1, letzte Zeile, tritt während einer Phase des digitalen Signals auf, zu der es die logische 1 aufweist. Der negative Störimpuls nimmt während dieser Phase den Wert der logischen 0 an. Der Signalpegel des negativen Störimpulses kann auch über dem der logischen Null des digitalen Signals liegen. Er muß jedoch unterhalb einer weiteren Schwelle liegen, so daß er bei der Auswertung in einer nachfolgenden Signalstufe als logische 0 interpretiert wird.The negative glitch after 1 , last line, occurs during a phase of the digital signal for which it has the logical 1. The negative glitch takes on the value of logic 0 during this phase. The signal level of the negative interference pulse can also be above that of the logic zero of the digital signal. However, it must lie below a further threshold, so that it is interpreted as logic 0 in the evaluation in a subsequent signal stage.

Das an den Eingang E zugeführte Eingangssignal ES wird mit einem von dem Taktsignal Φ vorgegebenen Takt von dem Register D1 an das Register D2 bis zum letzten Register Dn weitergeleitet. Jedes Register speichert einen an seinem Eingang übergebenen Wert für die Dauer eines Taktes. Während dieser Dauer steht dieser Wert an seinem Ausgang zur Verfügung. Wird das Eingangssignal ES beim ersten Takt von dem Register D1 übernommen, so erreicht es nach weiteren n-1 Takten das letzte Register Dn.The fed to input E. Input signal ES is predetermined by the clock signal Φ Clock from register D1 to register D2 to the last register Dn forwarded. Each register stores one transferred at its input Value for the duration of a bar. While this value is available at its output for this duration. Will that Input signal ES taken from register D1 at the first clock, see above it reaches the last register Dn after a further n-1 cycles.

Beim ersten Schaltzustand der Schalter S1, S2 werden die Inhalte aller Register D1, D2, Dn vom UND-Gatter UG einer logischen UND-Verknüpfung unterzogen. Das Ergebnis der UND-Verknüpfung ist nur dann logisch 1, wenn sämtliche Inhalte der Register D1, D2, Dn logisch 1 sind. Das Ergebnis der UND-Verknüpfung wird dem Ausgangsregister DA zugeführt, an dessen Ausgang A ein gegenüber dem Eingangssignal ES zeitverzögertes Ausgangssignal AS entnommen werden kann. Dem Eingangssignal ES überlagerte positive Störimpulse mit einer Impulsdauer von T_PI = n · T_T tauchen im Ausgangssignal AS nicht mehr auf, d. h., sie werden unterdrückt. T_T ist die Periodendauer des Taktsignals Φ.In the first switching state of the switches S1, S2, the contents of all registers D1, D2, Dn are subjected to a logical AND operation by the AND gate UG. The result of the AND operation is logic 1 only if all of the contents of the registers D1, D2, Dn are logic 1. The result of the AND operation is supplied to the output register DA, from the output A of which an output signal AS which is delayed compared to the input signal ES can be taken. Positive interference pulses superimposed on the input signal ES with a pulse duration of T _PI = n · T _T no longer appear in the output signal AS, ie they are suppressed. T _T is the period of the clock signal Φ.

Die Periodendauer des Taktsignals Φ ist vorzugsweise ein Bruchteil der Periodendauer des digitalen Eingangssignals ES.The Period of the clock signal is Φ preferably a fraction of the period of the digital input signal IT.

Zu einem bestimmten Zeitpunkt ist das Eingangssignal ES auf die Register D1, D2, Dn verteilt. Weist es bis auf einen positiven Störimpuls einen Zustand auf, der der logischen 0 entspricht, so ist der Inhalt der Register logisch 0 mit Ausnahme mindestens eines der Register, das aufgrund des positiven Störimpulses eine logische 1 aufweist. Da das Ausgangssignal AS als logische Verknüpfung der Inhalte aller Register gebildet wird, nimmt es ebenfalls die logische 0 an. Der positive Störimpuls tritt im Ausgangssignal AS nicht auf.To At a certain point in time, the input signal ES is on the register D1, D2, Dn distributed. Indicates it except for a positive glitch a state that corresponds to logical 0, so is the content the register logical 0 with the exception of at least one of the registers, that because of the positive glitch has a logical 1. Since the output signal AS as a logical shortcut the content of all registers is formed, it also takes the logical 0. The positive glitch does not occur in the output signal AS.

Aus der bereits oben aufgestellten Beziehung T_PI = n · T_T ist ersichtlich, daß die Impulsdauer T_PI, bis zu der die positiven Störimpulse unterdrückt werden sollen, über die Anzahl der Register einstellbar ist. Zwar kann dies auch über die Periodendauer des Taktsignals T_T erfolgen, meistens ist jedoch ein Systemtakt vorgegeben, aus dem nur mit Aufwand ein Taktsignal mit variabler Periodendauer abgeleitet werden kann.It can be seen from the relationship T _PI = n * T _T already established above that the pulse duration T _PI up to which the positive interference pulses are to be suppressed can be set via the number of registers. Although this can also take place over the period of the clock signal T _T , a system clock is usually specified from which a clock signal with a variable period can only be derived with great effort.

Im zweiten Schaltzustand der Schalter S1, S2 sind die Register D1, D2, deren jeweiliger Ausgang mit einem der Schalter S1, S2 verbunden ist, von dem UND-Gatter UG entkoppelt. An Stelle des Eingangssignals ES, das am jeweiligen Ausgang der Register D1, D2 anliegt, wird jeweils eine logische 1 dem UND-Gatter UG zugeführt. Das Ergebnis der UND-Verknüpfung im UND-Gatter UG ist dann nur noch von den Inhalten der restlichen Register Dn abhängig.in the second switching state of the switches S1, S2 are the registers D1, D2, the respective output of which is connected to one of the switches S1, S2 is decoupled from the AND gate UG. Instead of the input signal ES, which is present at the respective output of registers D1, D2 a logical 1 each is fed to the AND gate UG. The result of the AND operation in AND gate UG is then only of the contents of the rest Register Dn dependent.

Befinden sich alle Schalter S1, S2 im ersten Schaltzustand, beträgt die Impulsdauer, bis zu der die positiven Störimpulse unterdrückt werden, T_PI. Weist der erste Schalter S1 den zweiten Schaltzustand, alle anderen den ersten Schaltzustand auf, so beträgt diese Impulsdauer T_PI _MaX – T_T. Sind der erste und der zweite Schalter S1, S2 im zweiten Schaltzustand, die restlichen im ersten, so beträgt diese Impulsdauer T_PIMax – 2 · TrIf all switches S1, S2 are in the first switching state, the pulse duration up to which the positive interference pulses are suppressed is T _PI . If the first switch S1 has the second switching state and all the others have the first switching state, this pulse duration is T _PI _MaX - T _T. If the first and second switches S1, S2 are in the second switching state, the rest in the first, this pulse duration T is _PIMax - 2 · Tr

Das letzte Register Dn ist direkt und nicht über einen Schalter mit dem UND-Gatter UG verbunden. Wenn alle Schalter S1, S2 in den zweiten Schaltzustand geschaltet sind, werden die positiven Störimpulse unterdrückt, deren Impulsdauer kleiner oder gleich der Periodendauer des Taktsignals ist, für die also gilt: T_PI ≤ T_T.The last register Dn is connected directly and not to the AND gate UG via a switch. If all switches S1, S2 are switched to the second switching state, the positive interference pulses are suppressed, the pulse duration of which is less than or equal to the period of the clock signal, for which therefore applies: T _PI ≤ T _T.

Mit der Schaltungsanordnung nach 2 werden nur positive Störimpulse unterdrückt. Um auch negative Störimpulse mit einer Impulsdauer T_NI aus dem Eingangssignal ES herausfiltern zu können, wird die Schaltungsanordnung nach 2 mit einem ODER-Gatter OG und einer Halteschaltung HS zu einer Schaltungsanordnung nach 3 erweitert. Jeweils der Ausgang jedes Register D1, D2 bis Dn ist zusätzlich mit dem ODER-Gatter OG, das erste Register D1, das zweite Register D2 bis zum vorletzten Register Dn-1 vorzugsweise über weitere Schalter SN1, SN2 verbunden. Dem ODER-Gatter OG werden also die gleichen Signale wie dem UND-Gatter UG zugeführt. Ein er ster weiterer Schalter SN1 ist zwischen dem Ausgang des ersten Registers D1, ein zweiter weiterer Schalter SN2 zwischen dem Ausgang des zweiten Registers D2 und jeweils einem Eingang des ODER-Gatters OG geschaltet. Der Ausgang des letzten Registers Dn ist direkt mit einem n-ten Eingang des ODER-Gatters OG verbunden. Es weist insgesamt n Eingänge auf.With the circuit arrangement after 2 only positive interference pulses are suppressed. In order to be able to filter out negative interference pulses with a pulse duration T _NI from the input signal ES, the circuit arrangement is shown in FIG 2 with an OR gate OG and a holding circuit HS to a circuit arrangement 3 extended. The output of each register D1, D2 to Dn is additionally connected to the OR gate OG, the first register D1, the second register D2 to the penultimate register Dn-1, preferably via further switches SN1, SN2. The same signals as the AND gate UG are thus supplied to the OR gate OG. A further switch SN1 is connected between the output of the first register D1, a second further switch SN2 is connected between the output of the second register D2 and one input of the OR gate OG. The output of the last register Dn is connected directly to an nth input of the OR gate OG. It has a total of n inputs.

Die Halteschaltung HS enthält das Ausgangsregister DA, ein weiteres ODER-Gatter OGH und ein weiteres UND-Gatter UGH.The Hold circuit HS contains the output register DA, another OR gate OGH and another AND gate UGH.

Ein Ausgang des ODER-Gatters OG ist mit einem Eingang des weiteren UND-Gatters UGH verbunden. Ein Ausgang dieses weiteren UND-Gatters UGH sowie der Ausgang des UND-Gatters UG sind mit jeweiligen Eingängen des jeweiligen ODER-Gatters OGH verbunden. Ein Ausgang des weiteren ODER-Gatters OGH ist an den Eingang des Ausgangsregisters DA angeschlossen. Der Ausgang des Ausgangsregisters DA ist mit einem weiteren Eingang des weiteren UND-Gatters UGH verbunden.On The output of the OR gate OG is connected to an input of the further AND gate UGH connected. An output of this further AND gate UGH as well the output of the AND gate UG are with respective inputs of the respective OR gate OGH connected. An output of the further OR gate OGH is connected to the input of the output register DA. The Output of the output register DA is with another input the further AND gate UGH connected.

Im ODER-Gatter OG werden die Inhalte sämtlicher Register D1, D2, Dn derart verknüpft, daß am Ausgang des ODER-Gatters OG nur dann eine logische 0 anliegt, wenn alle Inhalte eine logische 0 aufweisen. Die weiteren Schalter SN1, SN2 können wie die Schalter S1, S2 den ersten und den zweiten Schaltzustand aufweisen. Im ersten Schaltzustand ist das ODER-Gatter OG mit dem entsprechenden Ausgang des jeweiligen Registers D1, D2 verbunden. Im zweiten Schaltzustand wird über die weiteren Schalter SN1, SN2 dem ODER-Gatter OG jeweils eine logische 0 zugeführt.in the OR gate OG, the contents of all registers D1, D2, Dn linked in such a way that on Output of the OR gate OG is only a logic 0 if all contents have a logical 0. The other switches SN1, SN2 can like the switches S1, S2 have the first and the second switching state. In the first switching state, the OR gate is OG with the corresponding output of the respective register D1, D2 connected. In the second switching state is about the other switches SN1, SN2 each have a logical OR gate OG 0 fed.

Vorzugsweise ist der Schalter S1 mit dem weiteren Schalter SN1, der Schalter S2 mit dem weiteren Schalter SN2 gekoppelt, so daß der erste weitere Schalter SN1 den gleichen Zustand wie der erste Schalter S1 und er zweite weitere Schalter SN2 den gleichen Zustand wie der zweite Schalter S2 einnimmt. Die Impulsdauer T_PI, bis zu der die positiven Störimpulse unterdrückt werden, ist dann gleich der Impulsdauer T_NI, bis zu der die negativen Störimpulse herausgefiltert werden.The switch S1 is preferably coupled to the further switch SN1, the switch S2 to the further switch SN2, so that the first further switch SN1 has the same state as the first switch S1 and the second further switch SN2 the same state as the second switch S2 occupies. The pulse duration T _PI up to which the positive interference pulses are suppressed is then equal to the pulse duration T _NI up to which the negative interference pulses are filtered out.

Die Schalter S1, S2 können auch getrennt von den weiteren Schaltern SN1, SN2 angesteuert werden. Somit kann die Impulsdauer T_PI, bis zu der die positiven Störimpulse unterdrückt werden unabhängig von der Impulsdauer T_NI, bis zu der die nagativen Störimpulse herausgefiltert werden, gewählt werden.The switches S1, S2 can also be controlled separately from the other switches SN1, SN2. The pulse duration T _PI up to which the positive interference pulses are suppressed can thus be selected independently of the pulse duration T _NI up to which the nagative interference pulses are filtered out.

Weist das Eingangssignal ES während einer Phase, zu der es den Wert logisch 1 einnimmt, einen negativen Störimpuls auf, so führt dies dazu, daß sobald der negative Störimpuls das erste Register D1 erreicht, das Ausgangssignal des UND-Gatters UG den Wert logisch 0 annimmt. Das Ausgangsregister DA führt noch die logische 1, da in der Phase vor dem negativen Störimpuls die logische 1 des Eingangssignals übernommen wurde. Das ODER-Gatter OG liefert an das weitere UND-Gatter UGH eine logische 1, das wiederum eine logische 1 an das weitere ODER-Gatter OGH weitergibt. Die logische 0 des UND-Gatters UG und die logische 1 des weiteren UND-Gatters UGH verknüpft es zu einer logischen 1, die es an das Ausgangsregister DA weitergibt. Der negative Störimpuls wird also unterdrückt.has the input signal ES during a phase at which it takes the value logic 1, a negative glitch on, so leads this means that as soon as the negative glitch the first register D1 reaches, the output signal of the AND gate UG the value logic 0 assumes. The output register DA still has the logical 1, since in the phase before the negative glitch the logical 1 of Input signal accepted has been. The OR gate OG delivers to the further AND gate UGH a logical 1, which in turn is a logical 1 to the further OR gate OGH passes on. The logic 0 of the AND gate UG and the logic 1 of the further AND gate UGH linked it to a logical 1, which it passes on to the output register DA. The negative glitch is suppressed.

Bei einer logischen 0 des Eingangssignals ES ist sowohl das Ausgangssignal des UND-Gatters UG als auch das Ausgangssignal des ODER-Gatters OG logisch 0. Das Ausgangssignal AS ist deshalb auch logisch 0. Kommt in Folge eines positiven Störimpulses eine logische 1, so wird das Ausgangssignal des ODER-Gatters ebenfalls logisch 1. da das Ausgangssignal AS kurz vor dem positiven Störimpuls jedoch logisch 0 war, liefert das weitere UND-Gatter UGH an das weitere ODER-Gatter OGH eine logische 0. Da auch das Ausgangssignal des UND-Gatters UG logisch 0 ist, bleibt das Ausgangssignal bei der logischen 0. Der positive Störimpuls wird unterdrückt.at A logic 0 of the input signal ES is both the output signal of the AND gate UG and the output signal of the OR gate OG logic 0. The output signal AS is therefore logic 0. Coming as a result of a positive glitch a logic 1, the output signal of the OR gate is also logical 1. since the output signal AS shortly before the positive interference pulse but was logic 0, the further AND gate delivers UGH to that further OR gates OGH a logic 0. Since the output signal of the AND gate UG is logic 0, the output signal remains the logical 0. The positive glitch is suppressed.

Wechselt das Eingangssignal ES zu einer logischen 1, ist jeweils das Ausgangssignal des ODER-Gatters OG und nach n Takten des UND-Gatters UG logisch 1. Unabhängig von der UND-Verknüpfung des weiteren UND-Gatters UGH erhält das Ausgangsregister DA vom weiteren ODER-Gatter OGH eine logische 1, die als Ausgangssignal am Ausgang A der Schaltungsanordnung entnehmbar ist. Diese logische 1 wird selbst dann gehalten, wenn im Eingangssignal ES ein negativer Störimpuls auftritt, der dazu führt, daß das Ausgangssignal des UND-Gatters UG logisch 0 wird.Changes the input signal ES to a lo 1, the output signal of the OR gate OG and after n clocks of the AND gate UG is logical 1. Independent of the AND operation of the further AND gate UGH, the output register DA receives a logical 1 from the further OR gate OGH, which can be taken as the output signal at output A of the circuit arrangement. This logic 1 is held even if a negative interference pulse occurs in the input signal ES, which leads to the output signal of the AND gate UG becoming logic 0.

Claims

Circuit arrangement for suppressing interference pulses, which are superimposed on a digital input signal (ES), with a chain of n series-connected registers (D1, D2, Dn) clocked with a clock signal (Φ), to which the input signal (ES) can be fed, to the Clock signal (Φ) controlled passage of the input signal (ES), wherein a first and a second logic state of the input signal (ES) can be stored in the registers (D1, D2, Dn) and at least some of the registers (D1, D2, Dn) is connected on the output side to an evaluation unit (UG) which generates a digital output signal (AS) which only has the second state when all the registers of this part of the registers (D1, D2, Dn) have the second state at the same time, characterized in that that the part of the registers (D1, D2, Dn) on the output side is additionally connected to a further evaluation unit (OG) which generates a digital intermediate signal which only then has the first logical addition tand has when all the registers of the part have the first logical state at the same time and that the evaluation unit (UG) and the further evaluation unit (OG) are connected to a holding circuit (HS) which generates a digital output signal (AS) which when changing the Output signal of the evaluation unit (UG) from the second logic state to the first logic state maintains the second logic state when the digital intermediate signal has the second logic state.

Circuit arrangement according to claim 1, characterized in that the Hold circuit (HS) contains: - an AND gate (UGH), which has a first input with the further evaluation unit (Upper floor) is connected, - on OR gate (OGH), which has a first input with the evaluation unit (OG) and with a second input with an output of the AND gate (UGH) of the hold circuit (HS) is connected, - one with the clock signal (Φ) clocked output register (DA), whose input with an output of the OR gate (OGH) of the holding circuit (HS) and its output with a second input of the AND gate (UGH) of the hold circuit (HS) and a connection (A), at which the final output signal (AS) can be taken is connected.