DE19837011C1

DE19837011C1 - Peak voltage detection circuit arrangement

Info

Publication number: DE19837011C1
Application number: DE1998137011
Authority: DE
Inventors: Peter Busch
Original assignee: Wincor Nixdorf International GmbH
Current assignee: Wincor Nixdorf International GmbH
Priority date: 1998-08-14
Filing date: 1998-08-14
Publication date: 2000-02-10
Anticipated expiration: 2018-08-15
Also published as: WO2000010248A1

Abstract

The circuit arrangement includes a D/A converter (DA2) with several bits, arranged at the output, and an up/down counter (AAZ) connected before the D/A converter, which counts up fast at appearance of a new peak value, up to a count value corresponding to the peak value, and then slowly down. The up/down counter has preferably more bits than the D/A converter, and is connected in such way to it, that the D/A converter is connected at the higher bits of the counter. The up/down counter has preferably outputs for an access to the digital counter value.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Spitzen spannungserfassung für integrierte Schaltkreise gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a circuit arrangement for tips voltage detection for integrated circuits according to Preamble of claim 1.

Um in einem integrierten Schaltkreis für interne Zwecke einen Spitzenwert einer Spannung erfassen zu können, sind Analog- Spitzenspannungsdetektoren und Spitzenspannungsdetektoren mit einem Analog-Digitalwandler bekannt.To be integrated into an integrated circuit for internal purposes To be able to record the peak value of a voltage are analog Peak voltage detectors and peak voltage detectors with an analog-digital converter known.

Analog-Spitzenspannungsdetektoren benötigen wegen der Größe einen externen Speicherkondensator und dafür wiederum eine zusätzliche Anschlussmöglichkeit. Beides erhöht die Kosten für die Spitzenspannungsdetektion.Analog peak voltage detectors need because of the size an external storage capacitor and one for that additional connection option. Both increase costs for peak voltage detection.

Ein Spitzenspannungsdetektor mit einem Analog-Digitalwandler benötigt in einem integrierten Schaltkreis relativ viel Chipfläche. Der erhöhte Bedarf an Chipfläche ist auch durch das in diesem Fall notwendige Vorsehen eines digitalen Ver gleichs und einer Ablaufsteuerung bedingt. Der erhöhte Bedarf an Chipfläche steigert die Kosten für die Spitzenspannungsde tektion.A peak voltage detector with an analog-to-digital converter requires relatively much in an integrated circuit Chip area. The increased need for chip area is also through the provision of a digital ver same and a flow control. The increased need on chip area increases the cost of the peak voltage end section.

Analoge Spitzenspannungsdetektoren sind beispielsweise unter der Bezeichnung Spitzenspannungsgleichrichter aus E. Schrü fer, Elektrische Messtechnik, Carl Hanser Verlag München Wien, 1983, Seiten 56 und 57 bekannt.Analog peak voltage detectors are for example below the designation peak voltage rectifier from E. Schrü fer, Electrical Metrology, Carl Hanser Verlag Munich Vienna, 1983, pages 56 and 57.

Aus Patents abstracts of Japan, P-1047, 14. Mai 1990, Vol. 14, No. 226, "Peak Value Detecting Circuit", JP 2-54177 (A) ist eine Schaltung zum Ermitteln eines Spitzenwertes bekannt, welche einen A/D-Wandler und einen aufwärts oder abwärts zäh lenden Zähler aufweist. From Patents abstracts of Japan, P-1047, May 14, 1990, vol. 14, No. 226, "Peak Value Detecting Circuit", JP 2-54177 (A) a circuit for determining a peak value is known, which is tough an A / D converter and an up or down lending counter.

Aus DE 41 42 339 C2 ist eine Schaltungsanordnung zum Umsetzen von spannungsmodulierten Eingangssignalen in Datensignale be kannt, welche eine Zählstufe und einen Digital/Analog-Wandler aufweist.DE 41 42 339 C2 describes a circuit arrangement for implementation from voltage-modulated input signals to data signals knows which one counter and one digital / analog converter having.

Aus DE 32 24 478 C2 ist eine Informations-Wiedergabeanordnung bekannt, welche einen Vorwärts/Rückwärts-Zähler und einen daran angeschlossenen Digital-Analog-Wandler aufweist.From DE 32 24 478 C2 is an information display device known, which an up / down counter and a has connected digital-to-analog converter.

Aufgabe der vorliegenden Erfindung ist es daher, ausgehend von einer Schaltungsanordnung der eingangs genannten Art eine Schaltungsanordnung zur Spitzenspannungserfassung für inte grierte Schaltkreise anzugeben, die kostengünstig ist.The object of the present invention is therefore based on of a circuit arrangement of the type mentioned Circuit arrangement for peak voltage detection for inte Specified circuits that are inexpensive.

Gelöst wird diese Aufgabe durch eine Schaltungsanordnung ge mäß den Merkmalen des Anspruchs 1.This problem is solved by a circuit arrangement according to the features of claim 1.

Danach wird ein Auf/Ab-Zähler mit einem Digital-Analogwandler gleichzeitig als Spitzenwerterfasser verwendet. Die Spitzenwerterfassung erfolgt durch schnelles Aufwärtszählen, bis der Spitzenwert erreicht ist. Die Spit zenwertspeicherung erfolgt durch langsames Abwärtszählen. Durch das langsame Abwärtszählen bleibt der erfasste Wert quasi konstant.Then an up / down counter with a digital-to-analog converter at the same time as a top value detector used. The peak value acquisition is done by fast Count up until the peak is reached. The Spit The zen value is saved by slowly counting down. By slowly counting down the recorded value remains quasi constant.

Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen.Advantageous embodiments of the invention are the subject of subclaims.

Wird die Anzahl der Bitstellen des Auf/Ab-Zählers wesentlich höher gewählt als die des Digital-Analogwandlers, kann in den niederwertigen Bitstellen des Auf/Ab-Zählers zwischen den Vorgängen Spitzenwerterfassung und Spitzenwertspeicherung ein dynamischer Wechsel stattfinden, ohne dass sich das analoge Ausgangssignal am Digital-Analogwandler um mehr als die einem LSB-Schritt (LSB = Low Significant Bit) des Analog-Digital wandlers entsprechende Spannung ändert.The number of bit positions of the up / down counter becomes essential selected higher than that of the digital-to-analog converter, can in the least significant bit positions of the up / down counter between the Operations peak value acquisition and peak value storage dynamic change take place without the analog Output signal on the digital-to-analog converter by more than one LSB step (LSB = Low Significant Bit) of the analog-digital converter corresponding voltage changes.

Die Schaltungsanordnung ermöglicht für eine entsprechende Weiterverarbeitung problemlos den Abgriff des gespeicherten Spitzenspannungswertes in digitaler oder analoger Form.The circuit arrangement allows for a corresponding one Further processing easily the tap of the saved Peak voltage values in digital or analog form.

Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand einer Zeichnung näher erläutert. Darin zeigenAn exemplary embodiment of the invention is described below a drawing explained in more detail. Show in it

Fig. 1 einen Analog-Spitzenspannungsdetektor gemäß dem Stand der Technik in Prinzipdarstellung, Fig. 1 is an analog-to-peak voltage detector according to the prior art in basic representation,

Fig. 2 einen Spitzenspannungsdektor mit einem Analog-Digi talwandler gemäß dem Stand der Technik in Prinzip darstellung, und Fig. 2 shows a peak voltage detector with an analog-Digi talwandler according to the prior art in principle, and

Fig. 3 eine Schaltungsanordnung zur Spitzenspannungserfas sung für integrierte Schaltkreise gemäß der Erfin dung in Prinzipdarstellung. Fig. 3 shows a circuit arrangement for Spitzenspannungserfas solution for integrated circuits according to the inven tion in principle.

Der in der Fig. 1 gezeigte Analog-Spitzenspannungsdetektor weist eine in Serie geschaltete Eingangsdiode D sowie in an gegebener Reihenfolge und in Parallelschaltung einen Spei cherkondensator C und Ausgangswiderstand R auf.The analog peak voltage detector shown in FIG. 1 has an input diode D connected in series and, in a given sequence and in parallel, a storage capacitor C and output resistor R.

Ein Spitzenwert wird von der Eingangsdiode D erfasst und vom Speicherkondensator C gespeichert.A peak value is detected by the input diode D and by the Storage capacitor C stored.

Der in der Fig. 2 gezeigte Spitzenspannungsdetektor mit Ana log-Digitalwandler AD weist dem Analog-Digitalwandler AD nachfolgend in angegebener Reihenfolge und in Serienschaltung eine mit einem Vergleicher kombinierte Ablaufsteuerung ASV, weiter einen Speicher S und einen ersten Digital-Analogwand ler DA1 auf.The peak voltage detector shown in FIG. 2 with analog-to-digital converter AD has the analog-to-digital converter AD subsequently in the specified order and in series connection a sequence controller ASV combined with a comparator, further a memory S and a first digital-to-analog converter DA1.

Der Analog-Digitalwandler AD erfasst einen Eingangswert, der in der mit einem Vergleicher kombinierten Ablaufsteuerung ASV nach einem kurzen Zeitintervall mit einem vorhergehenden Wert verglichen wird. Je nach Ergebnis des Vergleichs wird der neue oder alte Wert im Speicher S digital gespeichert. Der erste Digital-Analogwandler DA1 formt den gespeicherten digi talen Wert in eine analoge Ausgangsspannung um.The analog-digital converter AD detects an input value that in the sequence control ASV combined with a comparator after a short time interval with a previous value is compared. Depending on the result of the comparison, the new or old value stored digitally in memory S. The first digital-to-analog converter DA1 forms the stored digi tal value into an analog output voltage.

Die in der Fig. 3 gezeigte Schaltungsanordnung zur Spitzen spannungserfassung für integrierte Schaltkreise weist einen Komparator K mit einem Plus- und einem Minuseingang, einen Oszillator OSZ, einen Auf/Ab-Zähler AAZ und einen zweiten Di gital-Analogwandler DA2 auf. Ferner sind ein Frequenzteiler FT und ein Taktumschalter TU vorgesehen.The circuit arrangement shown in FIG. 3 for peak voltage detection for integrated circuits has a comparator K with a plus and a minus input, an oscillator OSZ, an up / down counter AAZ and a second digital-to-analog converter DA2. Furthermore, a frequency divider FT and a clock switch TU are provided.

Ein analoges Eingangssignal E, dessen Spitzenwert zu erfassen ist, ist an den Pluseingang des Komparators K angelegt. Der Minuseingang des Komparators K ist mit einem Schaltungsan ordnungsausgang A, der gleichzeitig mit einem Ausgang des zweiten Digital-Analogwandlers DA2 verbunden ist. Damit liegt am Schaltungsanordnungsausgang A und am Minuseingang des Komparators K der vom zweiten Digital-Analogwandler DA2 in einen analogen Wert umgeformte, vom Auf/Ab-Zähler AAZ digital gespeicherte Spitzenwert an. An analog input signal E to detect its peak value is applied to the plus input of the comparator K. The The negative input of the comparator K is connected to a circuit order output A, which is simultaneously with an output of the second digital-to-analog converter DA2 is connected. With that lies at circuit arrangement output A and at the minus input of Comparator K of the second digital-to-analog converter DA2 in converted an analog value from the up / down counter AAZ digital stored peak value.

Das Ergebnis eines vom Komparator K direkt durchgeführten Vergleichs des analogen Eingangssignals E mit dem analogen Spitzenwert am Schaltungsanordnungsausgang A führt zu einem Signal am Ausgang des Komparators K, das als ein Auf/AB-Si gnal AAS an einen Zählrichtungseingang ZRE des Auf/Ab-Zählers AAZ und an einen Steuereingang des Taktumschalters TU ange legt ist. Das Auf/AB-Signal AAS steuert je nach Beschaffen heit den Auf/Ab-Zähler AAZ entweder in einen aufwärts oder in einen abwärts zählenden Zustand. Gleichzeitig steuert das Auf/AB-Signal AAS den Taktumschalter TU in eine von zwei mög lichen Stellungen ST1 oder ST2.The result of one carried out directly by the comparator K. Comparison of the analog input signal E with the analog Peak value at circuit arrangement output A leads to a Signal at the output of the comparator K, which as an up / down Si signal AAS to a counting direction input ZRE of the up / down counter AAZ and to a control input of the clock switch TU sets is. The up / down signal AAS controls depending on the procurement the up / down counter AAZ either in an up or in a counting down state. At the same time it controls Up / DOWN signal AAS the clock switch TU in one of two possible positions ST1 or ST2.

In der ersten Stellung ST1 schaltet der Taktumschalter TU ein vom Oszillator OSZ abgegebenes Oszillationssignal f_osz an ei nen Takteingang TE des Auf/Ab-Zählers AAZ durch. In der zwei ten Stellung ST2 schaltet der Taktumschalter TU ein vom Fre quenzteiler FT abgegebenes Ergebnissignal f_oszt an den Takt eingang TE des Auf/Ab-Zählers AAZ durch. Das Ergebnissignal f_oszt ist ausgehend von dem Oszillationssignal f_osz ein durch den Frequenzteiler FT um einen Faktor 2ⁿ, mit n » 1, 2, 3, ..., heruntergeteiltes Taktsignal.In the first position ST1, the clock switch TU switches an oscillation _signal f _osz emitted by the oscillator OSZ to a clock input TE of the up / down counter AAZ. In the second position ST2, the clock switch TU switches a result _{signal emitted} by the frequency divider FT to the clock input TE of the up / down counter AAZ. Starting from the oscillation _signal f _osz , the result _signal f _oszt is a clock signal divided by the frequency divider FT by a factor of 2 ⁿ , with n »1, 2, 3, ....

Der Auf/Ab-Zähler AAZ weist eine höhere Auflösung auf als der daran angeschlossene zweite Digital-Analogwandler DA2. Hat der zweite Digital-Analogwandler DA2 beispielsweise 8 Bit stellen, kann in diesem Fall der Auf/Ab-Zähler AAZ 16 Bit ha ben.The up / down counter AAZ has a higher resolution than that connected second digital-to-analog converter DA2. Has the second digital-to-analog converter DA2, for example, 8 bits in this case, the up / down counter AAZ 16 bit ha ben.

Der zweite Digital-Analogwandler DA2 ist an die höchstwerti gen Bitstellen des Auf/Ab-Zählers AAZ angeschlossen. Hat der Auf/Ab-Zähler AAZ 16 Bitstellen, ist der zweite Digital-Ana logwandler DA2 an die höchstwertigen Bitstellen D8 bis D15 des Auf/Ab-Zählers AAZ angeschlossen. The second digital-to-analog converter DA2 is the most valuable Bit positions of the up / down counter AAZ connected. Did he Up / down counter AAZ 16 bit digits, is the second digital Ana log converter DA2 to the most significant bit positions D8 to D15 of the up / down counter AAZ connected.

Am Analogausgang des zweiten Digital-Analogwandlers DA2 liegt der gespeicherte Spitzenwert an und ist, wie eingangs schon erwähnt, mit dem Minuseingang des Komparators K verbunden.Is at the analog output of the second digital-to-analog converter DA2 the stored peak value is and is, as already mentioned mentioned, connected to the negative input of the comparator K.

Trifft ein neuer Spitzenwert am Eingang der Schaltungsanord nung ein, schaltet der Ausgang des Komparators K mit dem Auf/AB-Signal AAS den Auf/Ab-Zähler AAZ in den aufwärts zäh lenden Zustand und den Taktumschalter TU auf die erste Stel lung ST1. Damit ist durch den Taktumschalter TU das gegenüber dem Ergebnissignal f_oszt des Frequenzteilers FT höher fre quente Oszillationssignal f_osz an den Takteingang TE des Auf/Ab-Zählers AAZ angelegt. Der Auf/Ab-Zähler AAZ zählt mit hoher Geschwindigkeit aufwärts. Der zweite Digital-Ana logwandler DA2 gibt gleichzeitig den im Auf/Ab-Zähler AAZ eingestellten Zahlenwert als Analogspannung aus. Das Auf wärtszählen erfolgt so lange, bis der Spitzenausgangswert ge ringfügig höher als das momentane Eingangssignal E ist. Da nach schaltet der Komparator K das Auf/AB-Signal AAS um, so dass das am Takteingang TE des Auf/Ab-Zählers AAZ anliegende Taktsignal zu entsprechend langsameren Frequenzen hin verän dert ist. Der Taktumschalter TU befindet sich zu diesem Zweck in der zweiten Stellung ST2. Der Auf/Ab-Zähler AAZ vermindert seinen Zählerstand langsam entsprechend der reduzierten Fre quenz f_osz/2ⁿ.If a new peak value arrives at the input of the circuit arrangement, the output of the comparator K switches with the up / down signal AAS the up / down counter AAZ to the upward counting state and the clock switch TU to the first position ST1. Thus, the oscillation _signal f _osz , which is higher in frequency than the result _signal f of the frequency divider FT, is _applied to the clock input TE of the up / down counter AAZ by the clock switch TU. The up / down counter AAZ counts up at high speed. The second digital analog converter DA2 simultaneously outputs the numerical value set in the up / down counter AAZ as an analog voltage. The counting continues until the peak output value is slightly higher than the current input signal E. Since after the comparator K switches the up / down signal AAS, so that the clock signal applied to the clock input TE of the up / down counter AAZ is changed to correspondingly slower frequencies. For this purpose, the clock switch TU is in the second position ST2. The up / down counter AAZ slowly reduces its counter reading in accordance with the reduced frequency f _osz / 2 ⁿ .

Solange kein neuer Spitzenwert am Eingang der Schaltung an liegt, erfolgt diese langsame Absenkung des Zählerstands des Auf/Ab-Zählers AAZ. Trifft überhaupt kein Spitzenwert mehr ein, vergeht eine Zeit von 2^m/(f_osz/2ⁿ) = 2^m.2ⁿ/f_osz, mit 2^m = höchster Zählerstand des Auf/Ab-Zählers AAZ, bis der Auf/Ab- Zähler AAZ vom höchsten Zählerstand bis zum Zählerstand 0 herunter gezählt hat.As long as there is no new peak value at the input of the circuit, the counter reading of the up / down counter AAZ is slowly lowered. If no peak value _arrives at all, a time of 2 ^m / (f _osz / 2 ⁿ ) = 2 ^m .2 ⁿ / f _osz , with 2 ^m = highest count of the up / down counter AAZ, until the up / down - Counter AAZ has counted down from the highest counter reading to counter reading 0.

In einer besonderer Ausführungsform der Schaltungsanordnung ist vorgesehen, dass der Zahlenwert des Auf/Ab-Zählers AAZ digital abgreifbar ist. In a special embodiment of the circuit arrangement it is provided that the numerical value of the up / down counter AAZ is digitally accessible.

Bei der Dimensionierung der vom Oszillator OSZ abgegebenen Frequenz und der vom Frequenzteiler FT durchgeführten Fre quenzteilung ist darauf zu achten, dass die vom Oszillator OSZ abgegebene Frequenz hoch genug ist, um den Auf/Ab-Zähler AAZ auch bei kurzen Signalspitzen schnell genug an den neuen Spitzenwert anpassen zu können.When dimensioning the output from the oscillator OSZ Frequency and the Fre performed by the frequency divider FT It is important to ensure that the division of the oscillator OSZ output frequency is high enough to the up / down counter AAZ fast enough to the new ones even with short signal peaks To be able to adjust the peak value.

Das Teilerverhältnis 2ⁿ ist andererseits nicht zu klein zu wählen, damit bei längeren Signalpausen der gespeicherte Spitzenwert nicht verloren geht. Außerdem ist das Taktver hältnis 2ⁿ nicht zu groß zu wählen, damit bei Betrieben mit absinkenden Spitzenwerten der Ausgangspegel der Schaltungsan ordnung dies nach angemessener Zeit korrekt anzeigt.The division ratio 2 ⁿ , on the other hand, should not be chosen too small, so that the stored peak value is not lost during longer signal pauses. In addition, the clock ratio 2 ⁿ should not be chosen too large, so that the output level of the circuit arrangement shows this correctly after a suitable time in the case of operations with falling peak values.

Claims

1. Circuit arrangement for peak voltage detection for integrated circuits with a digital-analog converter arranged at the output and having several bit positions, since characterized in that before the digital-analog converter (DA2), a new peak value quickly reaches a count corresponding to the peak value up and then slowly down counting up / down counter (AAZ) is provided.

2. Circuit arrangement according to claim 1, characterized ge indicates that the up / down counter (AAZ) is opposite the digital-to-analog converter (DA2) has more bit positions and that the up / down counter (AAZ) in the manner of the digital Ana log converter (DA2) is connected upstream of the digital Ana log converter (DA2) to the most significant bit positions of the up / down Counter (AAZ) is connected.

3. Circuit arrangement according to one of claims 1 or 2, characterized in that the up / down counter (AAZ) Taps for a tap of the digital meter reading Has.

4. Circuit arrangement according to one of the preceding claims, characterized in that a comparator (K) is provided with a minus and a plus input, at the plus input an analog input signal (E) is applied and the minus input with an output of the digital-to-analog converter (DA2) and is connected in parallel to a circuit arrangement output (A), that an output of the comparator (K) is connected to a counting direction input (ZRE) of the up / down counter (AAZ) and in parallel to a control input of a clock switch (TU), that an an oscillation _signal (f _osz ) emit the oscillator (OSZ) and a frequency divider (FT) are provided, of which the oscillator (OSZ) with one of two inputs of the clock switch (TU) and the frequency divider (FT) with the other of the two inputs of the clock changeover switch (TU) is connected, and that in a first position (ST1) of the clock changeover switch (TU) connected to the input connected to the oscillator (OSZ) u nd in a second position (ST2) of the clock switch (TU) with the input connected to the frequency divider (FT) connected output of the clock switch (TU) is connected to a clock input (TE) of the up / down counter (AAZ).