DE19824568C2

DE19824568C2 - Method and circuit arrangement for taking events into account in the course of the execution of a program, in particular in a program-controlled switching device

Info

Publication number: DE19824568C2
Application number: DE1998124568
Authority: DE
Inventors: Peter Haas
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1998-06-02
Filing date: 1998-06-02
Publication date: 2000-05-25
Anticipated expiration: 2018-06-03
Also published as: DE19824568A1

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Schal tungsanordnung zur Berücksichtigung von Ereignissen im Zuge des Ablaufs eines Programms, insbesondere bei der Durchfüh rung vermittlungstechnischer Vorgänge in einer programmge steuerten Vermittlungseinrichtung, wobei auf das Auftreten der betreffenden Ereignisse hin diesen entsprechende Unter brechungsmeldungen von einer Unterbrechungs-Steuereinrichtung erzeugt werden, welche mittels dieser Unterbrechungsmeldungen ein das Programm ausführendes Prozessorsystems jeweils in ei nen Unterbrechungszustand überzuführen erlaubt, in dem der Programmablauf unterbrochen wird, welcher nach Bearbeitung der jeweiligen Unterbrechungsmeldung wieder aufgenommen wird.The invention relates to a method and a scarf arrangement to take into account events in the course the execution of a program, especially when it is being carried out mediation processes in a program controlled switching center, being on the occurrence of the events in question this corresponding sub Break reports from an interrupt control device are generated, which by means of these interruption messages a processor system executing the program in each case in egg NEN interrupt state allowed in which the Program sequence is interrupted, which after processing the respective interruption message is resumed.

Es hat sich gezeigt, daß eine derartige Vorgehensweise den Datendurchsatz des Prozessorsystems in zuweilen unerwünscht starkem Maße einschränkt. Der Grund dafür liegt darin, daß häufig die eigentliche Unterbrechungsbehandlung, nämlich das Einspringen in eine Unterbrechungsroutine, das Retten und Re staurieren der im Prozessorsystem zuvor vorhandenen Register inhalte und das Zurückspringen in das gerade unterbrochene Programm, etwa die gleiche Zeit in Anspruch nimmt wie die ei gentliche Bearbeitung der jeweiligen Unterbrechungsmeldung.It has been shown that such an approach Data throughput of the processor system sometimes undesirable severely restricted. The reason for this is that often the actual interruption treatment, namely that Jump into an interrupt routine, the rescue and re restore the registers previously in the processor system content and jumping back into the just interrupted Program, takes about the same time as the egg processing of the respective interruption report.

Durch die US-Patentschrift 5,414,858 ist ein Verfahren be kannt, bei dem eine Methode zur Behandlung von Übergängen von einem sogenannten Polling-Modus in einen Unterbrechungsmodus und umgekehrt vorgeschlagen wird, in welchen Zentraleinheiten eines Personalcomputers oder einer Workstation Dienstanfragen von Peripherieeinheiten abarbeiten. A method is known from US Pat. No. 5,414,858 knows a method for treating transitions from a so-called polling mode in an interrupt mode and vice versa, in which central units a personal computer or a workstation service requests from peripheral units.

In der US-Patentschrift 5,287,458 wird ein asynchrones Kommu nikationselement offenbart, das benutzerseitige auswählbare Warteschlangen (FIFOs) in Form eines Sender- und Empfänger- Puffers aufweist, um den Aufwand für eine CPU-Unterbrechung zu verringern. Vor allem werden durch eine eingeführte Sen derverzögerungszeit mehrere Unterbrechungen für den Fall, daß ein Sender-Puffer leer ist, eliminiert.In US Pat. No. 5,287,458 an asynchronous commu Nikationselement disclosed, the user-selectable Queues (FIFOs) in the form of a sender and receiver Buffer has the hassle of a CPU interrupt to reduce. Above all, an imported Sen the delay time several interruptions in the event that a transmitter buffer is empty, eliminated.

Beide genannten Verfahrensweisen können jedoch dem eingangs erläuterten Nachteil des Standes der Technik nicht abhelfen.However, both of the above procedures can do that at the beginning explained disadvantage of the prior art does not remedy.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, einen Weg zu zeigen, wie der Datendurchsatz bei einem Prozessorsystem der eingangs genannten Art unter Berücksichtigung von Ereig nissen im Zuge des Ablaufs eines Programms gesteigert werden kann.The invention is therefore based on the object, a way to show how data throughput in a processor system of the type mentioned at the beginning, taking Ereig into account can be increased in the course of a program can.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Ver fahren der eingangs genannten Art erfindungsgemäß dadurch, daß vor Beginn eines Programmablaufs zumindest einzelne Er eignisse betreffende Angaben unter Einbeziehung der Unterbre chungs-Steuereinrichtung in einer gesonderten Erfassungs- Speichereinrichtung gespeichert werden, auf deren gespei cherte Angaben hin durch das Prozessorsystem in einem Ab fragebetrieb jeweils durch die betreffenden Ereignisse fest gelegte Arbeitsvorgänge ausgeführt werden, und daß nach der Ausführung des jeweiligen Arbeitsvorgangs bezüglich des zuge hörigen Ereignisses unter Einbeziehung der Unterbrechungs- Steuereinrichtung festgelegt wird, ob dessen anschließendes Auftreten im Unterbrechungsbetrieb oder Abfragebetrieb be rücksichtigt wird.The above problem is solved by a Ver drive of the type mentioned at the outset according to the invention, that at least individual Er events related information including the sub control device in a separate detection Storage device can be stored, on its saved Information provided by the processor system in one section question operation determined by the relevant events laid operations are carried out, and that after the Execution of the respective work process with respect to the hearing event including the interruption Control device is determined whether its subsequent Occurrence in interruption or query operation is taken into account.

Die Erfindung bringt den Vorteil mit sich, daß durch vor Be ginn eines Programmablaufs zunächst erfolgende Ausführung bzw. Bearbeitung der zumindest einzelne Ereignisse betreffen den Angaben in einem Abfragebetrieb mit einer kürzeren Ar beitszeit im Prozessorsystem ausgekommen werden kann als dies unter alleiniger Nutzung der üblichen Unterbrechungs-Steuer einrichtung der Fall wäre. Der Grund hierfür liegt vor allem darin, daß die für die oben erwähnte Unterbrechungsbehandlung notwendigen Maßnahmen im Zuge des Abfragebetriebs entfallen können. Im übrigen kann durch die Einbeziehung der Unterbre chungs-Steuereinrichtung in die Festlegung der in einem Ab fragebetrieb jeweils zu berücksichtigenden Ereignisse in vor teilhafter Weise die prioritätsabhängige Berücksichtigung der Ereignisse, wie sie bisher nur in der Unterbrechungs- Steuereinrichtung üblich war, hier für den Abfragebetrieb mit ausgenutzt werden.The invention has the advantage that by before Be execution of a program run or processing of at least individual events the information in a query operation with a shorter Ar time in the processor system can get by as this using only the usual interruption tax facility would be the case. The main reason for this is in that for the interrupt treatment mentioned above necessary measures in the course of the query operation are omitted can. Incidentally, by including the Unterbre chungs control device in the determination of in a Ab question operation to be considered in each case in advance the priority-dependent consideration of the Events that were previously only in the interruption Control device was common to use here for query operation be exploited.

Zur Durchführung des Verfahrens gemäß der Erfindung dient zweckmäßigerweise eine Schaltungsanordnung mit einem den Pro grammablauf steuernden Prozessorsystem, das einen Prozessor aufweist, welcher mit einer Unterbrechungs-Steuereinrichtung verbunden ist. Diese Schaltungsanordnung ist gemäß der Erfin dung dadurch gekennzeichnet, daß die Unterbrechungs-Steuer einrichtung eine zweistufige Steuereinrichtung mit einer er sten Steuereinrichtungsstufe und einer sich daran anschlie ßenden zweiten Steuereinrichtungsstufe ist, daß in der ersten Steuereinrichtungsstufe den einzelnen Ereignissen bzw. deren Ereignisquellen jeweils eine Registerstufe zugehörig ist, die für den Abfragebetrieb und den Unterbrechungsbetrieb in un terschiedliche Zustände setzbar ist, daß mit den Ausgängen jeweils einer Gruppe derartiger Registerstufen ein Decoder eingangsseitig verbunden ist, der von den ihm eingangsseitig zugeführten Signalen jeweils eines ausgangsseitig weiterlei tet, daß in der zweiten Steuereinrichtungsstufe Registerstu fen vorgesehen sind, die eingangsseitig an den Ausgängen sämtlicher Decoder der ersten Steuereinrichtungsstufe ange schlossen sind und die ausgangsseitig mit den Eingängen eines weiteren Decoders verbunden sind, welcher ausgangsseitig nacheinander die einen Unterbrechungsbetrieb bewirkenden Si gnale abzugeben gestattet, und daß mit den Ausgängen der zu der genannten ersten Steuereinrichtungsstufe gehörenden De coder die Eingangsseite einer Ereignis-Erfassungseinrichtung verbunden ist, in der Angaben bezüglich der in einem Abfrage betrieb zu berücksichtigenden Ereignisse festgehalten werden.Serves to carry out the method according to the invention expediently a circuit arrangement with a Pro Processor system that controls a processor which has an interrupt control device connected is. This circuit arrangement is according to the Erfin dung characterized in that the interruption tax device a two-stage control device with a he most tax facility level and one following it ßenden second control device level is that in the first Control device level of the individual events or their Event sources each have a register level that for interrogation and interruption in un Different states can be set with the outputs a decoder for each group of such register stages is connected on the input side, that of the input side fed signals forward one each on the output side tet that in the second level of control register fen are provided on the input side at the outputs all decoders of the first control device level are closed and the output side with the inputs of a further decoders are connected, which on the output side successively the interruption Si gnale allowed, and that with the exits of the De mentioned belonging to the first level of tax establishment coder the input side of an event detection device is linked in the details regarding in a query events to be taken into account.

Dieser Schaltungsaufbau bringt den Vorteil eines relativ ge ringen Aufwands mit sich, um die für einen Abfragebetrieb zu berücksichtigenden Ereignisse zu erfassen, da nämlich ein Teil der Unterbrechungs-Steuereinrichtung, und zwar deren er ste Stufe für die prioritätsabhängige Berücksichtigung der Ereignisse im Abfragebetrieb mit ausgenutzt ist.This circuit structure brings the advantage of a relatively ge wrestle with it to do that for a query operation events to be taken into account, namely a Part of the interrupt control device, namely the one he level for the priority-dependent consideration of the Events in the query mode is also used.

Vorzugsweise weist die Ereignis-Erfassungseinrichtung ein Re gister auf, dessen Registerstufen eingangsseitig mit den Aus gängen der Decoder der ersten Steuereinrichtungsstufe und ausgangsseitig mit den Eingängen eines noch weiteren Decoders verbunden sind, der jeweils einer Registerstufe des mit ihm vorhandenen Registers entsprechende Angaben liefert, welche zusammen mit einer vom Ausgang der jeweils zugehörigen ersten Steuereinrichtungsstufe bereitgestellten Angabe in einem ge sonderten Speicher bzw. Register für den Abfragebetrieb durch den Prozessor gespeichert werden. Hierdurch ergibt sich der Vorteil eines relativ geringen schaltungstechnischen Aufwands für die Realisierung der Ereignis-Erfassungseinrichtung.The event detection device preferably has a Re gister on, the register levels on the input side with the off the decoders of the first control device stage and on the output side with the inputs of a further decoder are connected, each one of the register level with it existing register provides the corresponding information which together with one from the exit of the corresponding first Tax facility level provided in a ge special memory or register for query operation the processor can be saved. This results in the Advantage of a relatively low circuit complexity for the realization of the event detection device.

Zweckmäßigerweise sind in den Registerstufen der Ereignis-Er fassungseinrichtung die invertierten Werte derjenigen Werte gespeichert, die in den entsprechenden Registerstufen der zweiten Steuereinrichtungsstufe gespeichert sind. Dies bringt den Vorteil mit sich, daß eine Synchronisierung zwischen den im Abfragebetrieb und den im Unterbrechungsbetrieb jeweils zu berücksichtigenden Ereignissen erreicht ist, womit sicher gestellt ist, daß ein Ereignis nicht gleichzeitig sowohl im Unterbrechungsbetrieb als auch im Abfragebetrieb berücksich tigt wird.It is expedient in the register stages of the event Er detection device the inverted values of those values stored in the corresponding register levels of second control device level are stored. This brings the advantage with it that a synchronization between the in interrogation mode and in interruption mode events is taken into account, which for sure is that an event does not occur simultaneously in both Interrupt mode as well as in query mode is done.

Anhand von Zeichnungen wird die Erfindung nachstehend bei spielsweise näher erläutert.The invention is illustrated below with reference to drawings explained in more detail, for example.

Fig. 1 zeigt in einem Blockschaltbild ein Prozessorsystem, bei dem die vorliegende Erfindung angewandt ist. Fig. 1 shows a block diagram of a processor system in which the present invention is applied.

Fig. 2 zeigt ein Blockschaltbild einer in Fig. 1 angedeute ten Unterbrechungs-Steuereinrichtung und einer Er eignis-Erfassungseinrichtung. Fig. 2 shows a block diagram of an interruption control device indicated in FIG. 1 and an event detection device.

Die in Fig. 1 in einem Blockschaltbild dargestellte Schal tungsanordnung umfaßt ganz allgemein gesagt ein Prozessor system mit einem Prozessor bzw. einer Zentraleinheit CPU. Das Prozessorsystem mit seinem Prozessor CPU dient dazu, ein Pro gramm aus gegebenenfalls in einer Vielzahl vorgesehener Pro gramme ablaufen zu lassen, bei denen es sich insbesondere um der Durchführung von vermittlungstechnischen Vorgängen in ei ner programmgesteuerten Vermittlungseinrichtung dienende Pro gramme handelt. Der Prozessor CPU, bei dem es sich beispiels weise um einen Prozessor 80386 der Firma Intel Corp. handeln kann, ist über ein Busleitungssystem Bs mit einem ROM-Spei cher M1 als Festspeicher für das jeweils ablaufende Programm und einem RAM-Speicher M2 als Schreib-Lese-Speicher sowie mit einer Schnittstelleneinrichtung SE als einer weiteren mögli chen Einrichtung verbunden. Das Busleitungssystem Bs umfaßt eine Adreßbusleitung AB, eine Steuerbusleitung CB und eine Datenbusleitung DB. Jede dieser Busleitungen weist eine Mehr zahl von Einzelleitungen, beispielsweise 16 Einzelleitungen auf, was durch einen die jeweilige Busleitung kreuzenden kur zen Schrägstrich angedeutet ist.The circuit arrangement shown in Fig. 1 in a block diagram comprises, quite generally speaking, a processor system with a processor or a central processing unit CPU. The processor system with its processor CPU is used to run a program, possibly from a variety of programs provided, which are, in particular, the implementation of switching processes in a program-controlled switching device serving programs. The processor CPU, which is, for example, an 80386 processor from Intel Corp. can act, is connected via a bus line system Bs with a ROM memory M1 as a read-only memory for the program currently running and a RAM memory M2 as a read-write memory, and with an interface device SE as a further possible device. The bus line system Bs comprises an address bus line AB, a control bus line CB and a data bus line DB. Each of these bus lines has a plurality of individual lines, for example 16 individual lines, which is indicated by a short slash crossing the respective bus line.

Die Schnittstelleneinrichtung SE ist mit Anschlüssen ea1 bis eay verbunden, die der Dateneingabe bzw. Datenausgabe dienen können. An dieser Stelle sei noch angemerkt, daß die Schnitt stelleneinrichtung SE beispielsweise ein USART-Chip sein kann, daß der ROM-Speicher irgendein Festspeicher, wie ein EPROM- oder ein Flash-Speicher sein kann, und daß der RAM- Speicher irgendein Schreib-Lese-Speicher, wie ein DRAM- oder SRAM-Speicher sein kann.The interface device SE has connections ea1 to eay connected, which are used for data input or data output can. At this point it should be noted that the cut location device SE, for example, be a USART chip can that the ROM memory any random memory, such as a Can be EPROM or a flash memory, and that the RAM Store any random access memory, such as a DRAM or SRAM memory can be.

Der Prozessor CPU ist gemäß Fig. 1 über eine Steuerleitung Ci und eine Unterbrechungs-Adressenleitung Ai noch mit Ausgängen einer Unterbrechungs-Steuereinrichtung IC verbunden, die ein gangsseitig mit einer Reihe von Eingangsanschlüssen E1 bis Ex verbunden ist, an denen Ereignisquellen angeschlossen sein können. Bei einer tatsächlichen Ausführungsform kann die Un terbrechungs-Steuereinrichtung IC beispielsweise 256 Ein gangsanschlüsse aufweisen, an denen eine ebenso große Anzahl von Ereignisquellen angeschlossen sein kann. Die betreffenden Ereignisquellen können im Falle einer programmgesteuerten Vermittlungseinrichtung durch unterschiedliche Signalquellen gebildet sein, die auf ihre jeweilige Aktivierung hin z. B. bestimmte Signalbearbeitungen oder -abgaben bzw. -eingaben anfordern. Die betreffende Unterbrechungs-Steuereinrichtung IC ist ausgangsseitig über die erwähnte Unterbrechungs- Adressenleitung Ai mit der Datenbusleitung DB des in Fig. 1 dargestellten Prozessorsystems und über die erwähnte Steuer leitung Ci mit einem Unterbrechungseingang Ip des Prozessors CPU verbunden. Über diese Leitungen gibt die Unterbrechungs- Steuereinrichtung IC an den Prozessor CPU auf das Auftreten von entsprechenden Ereignissen hin Unterbrechungsmeldungen ab, auf die hin dann im Unterbrechungsbetrieb gearbeitet wird. Dabei wird über die Steuerleitung Ci an den Prozessor CPU des Prozessorsystems ein Unterbrechungssignal abgegeben, auf das hin der betreffende Prozessor CPU dann durch die auf der Datenbusleitung DB von der Unterbrechungs-Steuereinrich tung IC her abgegebene Adresse bzw. Angabe eine dieser ent sprechende Unterbrechungsroutine ausführt.The processor CPU is shown in FIG. 1 Ci and an interrupt address line Ai is connected via a control line or to outputs an interrupt controller IC, which is output side connected to a series of input terminals E1 to Ex a in which event sources can be connected. In an actual embodiment, the interruption control device IC can have, for example, 256 input connections to which an equally large number of event sources can be connected. In the case of a program-controlled switching device, the event sources in question can be formed by different signal sources which, depending on their respective activation, z. B. request certain signal processing or input or input. The relevant interrupt control device IC is connected on the output side via the aforementioned interrupt address line Ai to the data bus line DB of the processor system shown in FIG. 1 and via the aforementioned control line Ci to an interrupt input Ip of the processor CPU. The interrupt control device IC uses these lines to send interrupt messages to the processor CPU in response to the occurrence of corresponding events, which are then operated in interrupt mode. In this case, an interrupt signal is emitted via the control line Ci to the processor CPU of the processor system, to which the processor CPU in question then executes one of these interruption routines by the address or indication given on the data bus line DB by the interruption control device IC.

Mit dem Prozessor CPU und der Unterbrechungs-Steuereinrich tung IC ist gemäß Fig. 1 noch eine Ereignis-Erfassungsein richtung AS verbunden, die eingangsseitig von der Unterbre chungs-Steuereinrichtung IC über eine Steuerleitung Ca und eine Adressenleitung Aa her gesteuert wird und die ausgangs seitig über das genannte Busleitungssystem Bs des Prozessor systems mit dem Prozessor CPU verbunden und durch diesen ab fragbar ist. Hierauf wird weiter unten noch näher eingegangen werden. An dieser Stelle sei jedoch angemerkt, daß die Ereig nis-Erfassungseinrichtung AS dazu dient, unter Steuerung durch den Prozessor CPU vor Beginn eines Programmablaufs zu mindest einzelne Ereignisse betreffende Angaben zu speichern, auf die hin das Prozessorsystem mit seiner Zentraleinheit bzw. seinem Prozessor CPU in einem Abfragebetrieb die durch die betreffenden Ereignisse festgelegten Arbeitsvorgänge aus führt, woraufhin dann jeweils bezüglich des zugehörigen Er eignisses unter Mitwirkung durch den Prozessor CPU festgelegt wird, ob das anschließende Auftreten im Unterbrechungsbetrieb durch die betreffende Unterbrechungs-Steuereinrichtung oder im Abfragebetrieb durch die Ereignis-Erfassungseinrichtung AS und die Zentraleinheit CPU berücksichtigt wird.With the processor CPU and the interrupt Steuereinrich IC processing is shown in Fig. 1 nor an event Erfassungsein direction AS connected on the input side of the interrup Chung controller IC via a control line Ca and an address line Aa forth is controlled and the output side via said bus line system Bs of the processor system is connected to the processor CPU and can be queried by it. This will be discussed in more detail below. At this point, however, it should be noted that the event detection device AS serves, under the control of the processor CPU, to store at least individual events relating to the processor system with its central unit or its processor CPU before the start of a program run a query operation carries out the operations determined by the relevant events, whereupon it is determined with respect to the associated event with the participation of the processor CPU whether the subsequent occurrence in the interrupt operation by the relevant interruption control device or in the query operation by the event detection device AS and the CPU is taken into account.

Fig. 2 veranschaulicht in einem Blockschaltbild einen mögli chen Aufbau der in Fig. 1 jeweils durch einen Schaltungsblock dargestellten Einrichtungen IC und AS. Aus Fig. 2 geht dabei hervor, daß die Unterbrechungs-Steuereinrichtung IC zweistu fig aufgebaut ist sie besteht aus einer ersten Steuerein richtungsstufe mit Einzelstufen S11 bis S1n und aus einer sich daran anschließenden zweiten Steuereinrichtungsstufe S2. Die zu der ersten Steuereinrichtungsstufe gehörenden Einzel stufen S11 bis S1n, bei denen es sich z. B. um 16 Einzelstufen handeln kann, sind alle in gleicher Weise aufgebaut. Jede Einzelstufe weist eingangsseitig ein Register der Register Reg11 bis Reg1n mit einer Anzahl, beispielsweise jeweils 16 Registerstufen auf, die eingangsseitig jeweils mit einem der vorhandenen Eingangsanschlüsse E11 bis Em1 bzw. E1n bis Emn verbunden sind und die damit jeweils mit einer der vorhande nen Ereignisquellen verbunden sind. Jede der betreffenden Re gisterstufen ist durch die mit ihr verbundene Ereignisquelle in einen bestimmten Zustand setzbar. Insgesamt können unter Berücksichtigung der beispielsweise angegebenen Zahlen hier 256 Ereignisquellen berücksichtigt werden. Dabei können die Ereignisquellen mit den genannten Eingangsanschlüssen in ei ner festgelegten Prioritäten der jeweils auftretenden Ereig nisse entsprechenden Reihenfolge verbunden sein. Dies bedeu tet, daß ein beispielsweise am Eingangsanschluß E11 auftre tendes Ereignis höhere Priorität besitzt als ein am Eingangs anschluß Em1 auftretendes Ereignis. Fig. 2 illustrates in a block diagram a possi ble structure of the devices IC and AS shown in Fig. 1 each by a circuit block. From Fig. 2 it can be seen that the interruption control device IC is constructed in two stages, it consists of a first control device stage with individual stages S11 to S1n and a subsequent second control device stage S2. The individual stages S11 to S1n belonging to the first control device stage, which are e.g. B. can be 16 individual levels, all are constructed in the same way. On the input side, each individual stage has a register of the registers Reg11 to Reg1n with a number, for example 16 register stages each, which are connected on the input side to one of the existing input connections E11 to Em1 or E1n to Emn, and which are each connected to one of the existing event sources are. Each of the relevant register levels can be set to a specific state by the event source connected to it. A total of 256 event sources can be taken into account here, taking into account the figures given, for example. In this case, the event sources can be connected to the input connections mentioned in a specific order according to the priorities of the events that occur. This means that an event occurring, for example, at the input connection E11 has higher priority than an event occurring at the input connection Em1.

Die Registerstufen jedes Registers der Register Reg11 bis Reg1n der Einzelstufen S11 bis S1n sind über ein Busleitungs system Bs von dem Prozessorsystem gemäß Fig. 1 ansteuerbar, wie dies weiter unten noch erläutert wird. Ausgangsseitig sind die erwähnten Register jeweils an der Eingangsseite ei nes der Decoder Dec11 bis Dec1n angeschlossen. Diese Decoder geben auf die ihnen eingangsseitig zugeführten Signale hin an einem der Ausgänge A11 bis An1 jeweils ein Unterbrechungs signal und an einem der Ausgänge I11 bis In1 jeweils eine In dex-Nummer ab, welche die jeweils zu berücksichtigende Ereig nisquelle aus der einzelnen Einzelstufe der ersten Steuerein richtungsstufe angibt. Dabei setzt sich in jeder Einzelstufe das höherpriorisierte Ereignis den Ereignissen niedrigerer Priorität gegenüber durch. The register stages of each register of the registers Reg11 to Reg1n of the individual stages S11 to S1n can be controlled by the processor system according to FIG. 1 via a bus line system Bs, as will be explained further below. On the output side, the registers mentioned are each connected to the input side of one of the decoders Dec11 to Dec1n. These decoders each send an interrupt signal to one of the outputs A11 to An1 and an index number to one of the outputs I11 to In1, which indicates the event source to be taken into account from the individual individual stage of the first Tax level indicates. In each individual stage, the higher-priority event prevails over the lower-priority events.

Die zweite Steuereinrichtungsstufe S2 der Unterbrechungs- Steuereinrichtung IC besteht auf ihrer Eingangsseite aus ei nem Register Reg2 mit einer der Anzahl der Einzelstufen S11 bis S1n der ersten Steuereinrichtungsstufe entsprechenden An zahl von Registerstufen. Diese Registerstufen des Registers Reg2 sind mit Eingängen E1s bis Ens an den die Unterbre chungssignale liefernden Ausgängen A11 bis An1 der Decoder Dec11 bis Dec1n sämtlicher Einzelstufen der ersten Steuerein richtungsstufe angeschlossen.The second controller level S2 of the interrupt Control device IC consists of egg on its input side Register Reg2 with one of the number of individual stages S11 to S1n corresponding to the first controller level number of register levels. These register levels of the register Reg2 are with inputs E1s to Ens at the sub-areas outputs A11 to An1 of the decoder Dec11 to Dec1n of all individual levels of the first control direction level connected.

Ausgangsseitig sind die Registerstufen des Registers Reg2 mit den Eingängen eines Decoders Dec2 verbunden, bei dem es sich praktisch um einen Prioritäts-Decoder handelt, der von den ihm eingangsseitig geführten Signalen jeweils eines auswählt und eine diesem entsprechende Vektor-Nummer am Ausgang V und ein Unterbrechungssignal am Ausgang A2 gibt. Das am Ausgang A2 der zweiten Steuereinrichtungsstufe S2 der Unterbrechungs steuereinrichtung IC gemäß Fig. 2 auftretende Unterbrechungs signal wird dem Prozessor bzw. der Zentraleinheit CPU gemäß Fig. 1 an deren Unterbrechungseingang Ip zugeführt. Die am Ausgang V der zweiten Steuereinrichtungsstufe S2 auftretende Vektor-Nummer, die gemäß Fig. 1 über die Datenbusleitung DB dem Prozessor CPU zugeführt wird, veranlaßt den betreffenden Prozessor CPU, einen durch diese Nummer festgelegten spezifi schen Unterbrechungsvorgang auszuführen.On the output side, the register stages of register Reg2 are connected to the inputs of a decoder Dec2, which is practically a priority decoder, which selects one of the signals carried on the input side and a vector number corresponding to this at output V and an interrupt signal at exit A2 there. The interrupt signal occurring at the output A2 of the second control device stage S2 of the interruption control device IC according to FIG. 2 is fed to the processor or the central unit CPU according to FIG. 1 at its interrupt input Ip. The occurring at the output V of the second control device stage S2 vector number, which is supplied to the processor CPU according to FIG. 1 via the data bus line DB, causes the processor CPU in question to carry out a specific interruption process determined by this number.

An dieser Stelle sei angemerkt, daß in Fig. 2 verschiedene Leitungen, wie die vom gerade erwähnten Ausgang V der zweiten Steuereinrichtungsstufe S2 wegführende Leitung, durch einen kurzen Schrägstrich gekreuzt ist. Dadurch ist wie in Fig. 1 angedeutet, daß es sich bei der jeweiligen Leitung um eine mehrere Einzelleitungen aufweisende Busleitung handelt.At this point it should be noted that in FIG. 2 different lines, such as the line leading away from the output V just mentioned of the second control device stage S2, are crossed by a short slash. As is indicated in FIG. 1, this means that the respective line is a bus line having a plurality of individual lines.

In Fig. 2 ist unterhalb der die Unterbrechungssteuereinrich tung IC bildenden Steuereinrichtungsstufen noch die in Fig. 1 als Block dargestellte Ereignis-Erfassungseinrichtung AS in ihrem grundsätzlich möglichen Aufbau veranschaulicht. Die be treffende Ereignis-Erfassungseinrichtung AS weist in ihrem Eingangsteil im wesentlichen den gleichen Schaltungsteil auf, wie ihn die zweite Steuereinrichtungsstufe S2 der Unterbre chungs-Steuereinrichtung IC gemäß Fig. 2 aufweist. Demgemäß ist eingangsseitig ein Register Reg3 mit der gleichen Anzahl von Registerstufen vorgesehen, wie sie das Register Reg2 auf weist. Diesem Register Reg3 ist hier ein als Prioritätsde coder arbeitender Decoder Dec3 nachgeordnet. Die Registerstu fen des eingangsseitigen Registers Reg3 der Ereignis-Erfas sungseinrichtung AS sind mit Eingängen E1z bis Enz wie die Registerstufen des Registers Reg2 der zweiten Steuereinrich tungsstufe S2 an den Unterbrechungssignale liefernden Aus gängen A11 bis An1 sämtlicher Einzelstufen der ersten Steuer einrichtungsstufe der Unterbrechungs-Steuereinrichtung IC an geschlossen, allerdings mit der Maßgabe, daß in ihrer Lage einander entsprechende Registerstufen der beiden Register Reg2 und Reg3 jeweils zueinander komplementäre Zustände ge speichert enthalten.In FIG. 2, below the control device stages forming the interruption control device IC, the event detection device AS shown as a block in FIG. 1 is illustrated in its fundamentally possible structure. The event detection device AS concerned has in its input part essentially the same circuit part as that of the second control device stage S2 of the interruption control device IC according to FIG. 2. Accordingly, a register Reg3 is provided on the input side with the same number of register stages as the Reg2 register has. This register Reg3 is followed by a decoder Dec3 operating as a priority decoder. The register stages of the input-side register Reg3 of the event detection device AS are with inputs E1z to Enz like the register stages of the register Reg2 of the second control device stage S2 at the outputs A11 to An1 of all the individual stages of the first control device stage of the interruption control device IC closed, but with the proviso that in their position corresponding register stages of the two registers Reg2 and Reg3 each contain mutually complementary states ge stores.

Der Decoder Dec3 der Ereignis-Erfassungseinrichtung AS gibt ausgangsseitig jeweils eine der ihm eingangsseitig angebote nen Unterbrechungs-Nummern bzw. -Signale an einem Ausgang Ia ab. Diese durch ein mehrere Bits umfassendes Signal gebildete Nummer wird über entsprechende Leitungen Bx der einen Ein gangsseite eines Ereignis-Speichers EQ zugeführt, dem an ei ner anderen Eingangsseite vom Ausgang eines Datenselektors Ds über entsprechende Leitungen By die der betreffenden Unter brechungsnummer zugehörige Index-Nummer aus der ersten Steu ereinrichtungsstufe der Unterbrechungs-Steuereinrichtung IC zugeführt wird. Dazu wird das am Ausgang Ia des Decoders Dec3 auftretende Signal einem Auswahleingang Ese des Datenselek tors Ds zugeführt, der dadurch entsprechend eingestellt wird und jeweils einen seiner mit den Leitungen B11 bis B1n ver bundenen Eingänge zu seinem mit den Leitungen By verbundenen Ausgang durchschaltet. Ausgangsseitig ist der Ereignis-Spei cher EQ mit einem Busleitungssystem Bs verbunden, welches - wie in Fig. 1 angedeutet - mit sämtlichen Busleitungen des Prozessorsystems verbunden ist.The decoder Dec3 of the event detection device AS outputs on the output side one of the interrupt numbers or signals offered to it on the input side at an output Ia. This number, formed by a signal comprising several bits, is fed via corresponding lines Bx to the one input side of an event memory EQ, the index number associated with the relevant interruption number from the output of a data selector Ds via corresponding lines By on the other input side the first control device stage of the interruption control device IC is supplied. For this purpose, the signal occurring at the output Ia of the decoder Dec3 is fed to a selection input Ese of the data selector Ds, which is accordingly set and switches one of its inputs connected to lines B11 to B1n to its output connected to lines By. On the output side, the event memory EQ is connected to a bus line system Bs, which - as indicated in FIG. 1 - is connected to all bus lines of the processor system.

In dem Ereignis-Speicher EQ, der auch durch ein Register ge bildet sein kann, sind damit Angaben über solche Ereignisse bzw. bezüglich der dazugehörigen Ereignisquellen gespeichert, die nicht im Unterbrechungsbetrieb durch die Unterbrechungs- Steuereinrichtung IC erfaßt werden sollen. Von dieser Maßnah me wird einmal vor Beginn eines Programmablaufs des in Fig. 1 angedeuteten Prozessorsystems Gebrauch gemacht, und danach kann bezüglich jedes Ereignisses individuell festgelegt wer den, ob dessen nächstes Auftreten im Abfragebetrieb durch den Prozessor des Prozessorsystems oder im Unterbrechungsbetrieb durch die zugehörige Unterbrechungs-Steuereinrichtung ge steuert zu berücksichtigen ist.In the event memory EQ, which can also be formed by a register, information about such events or with regard to the associated event sources is stored, which should not be detected by the interruption control device IC in interrupt operation. This measure is used once before the start of a program run of the processor system indicated in FIG. 1, and afterwards it can be individually determined with respect to each event, whether its next occurrence in query mode by the processor of the processor system or in interrupt mode by the associated interrupt Control device must be considered ge controlled.

Um diese Verfahrensweise noch näher zu verdeutlichen, sei an genommen, daß vor Beginn eines Programmablaufs in dem in Fig. 1 angedeuteten Prozessorsystem zunächst diejenigen mög lichen Ereignisse bzw. deren zugehörige Ereignisquellen in der Unterbrechungs-Steuereinrichtung IC maskiert werden, die nicht in einem Unterbrechungsbetrieb des Prozessorsystems zu erfassen sind. Unter Berücksichtigung der oben angegebenen Beispielszahlen sind dies hier maximal 256 Ereignisquellen. Dies geschieht gemäß Fig. 2 zunächst in den Registerstufen der Register Reg11 bis Reg1n der ersten Steuereinrichtungs stufe der betreffenden Unterbrechungs-Steuereinrichtung IC durch Eintragen eines sogenannten Maskierungsbits M unter Steuerung durch das Prozessorsystem über das Busleitungs system Bs. Das Vorhandensein eines derartigen Maskierungsbits M, beispielsweise in dem Register Reg11 führt zur Eintragung eines entsprechenden Maskierungsbits M in der entsprechenden Registerstufe des Registers Reg2 der zweiten Steuereinrich tungsstufe S2 der Unterbrechungs-Steuereinrichtung IC, wenn der Decoder Dec11 der ersten Einzel- bzw. Teilstufe S11 als der ersten Steuereinrichtungsstufe gerade die erwähnte Regi sterstufe des Registers Reg11 ausgewählt hat. In diesem Falle führt die entsprechende Registerstufe des Registers Reg3 der Ereignis-Erfassungseinrichtung AS ein Maskierungsbit M, wo mit das betreffende Ereignis bzw. deren zugehörige Quelle im Abfragebetrieb und nicht im Unterbrechungsbetrieb berücksich tigt wird. Nach der Berücksichtigung bzw. Bearbeitung des be treffenden Ereignisses durch das Prozessorsystem gemäß Fig. 1 werden die zuvor festgelegten Maskierungsbits gelöscht, und zwar entweder nur in den Registern der ersten Steuereinrich tungsstufe oder sämtlichen Registern durch den Prozessor CPU. Das Prozessorsystem legt dann bezüglich der jeweils zugehöri gen Ereignisquelle erneut programmgesteuert fest, ob deren anschließend auftretendes Ereignis im Unterbrechungsbetrieb oder im Abfragebetrieb zu berücksichtigen ist.In order to clarify this procedure in more detail, it should be assumed that, before the start of a program run in the processor system indicated in FIG. 1, those possible events or their associated event sources are masked in the interruption control device IC which are not in an interruption mode of the Processor system are to be recorded. Taking into account the example numbers given above, this is a maximum of 256 event sources. This is done according to FIG. 2, initially in the register stages of the registers REG11 to Reg1n the first control setup stage the relevant interrupt controller IC by entering a so-called masking bits M under the control of the processor system via the bus line system Bs. The presence of such mask bits M, e.g. in the register Reg11 leads to the entry of a corresponding masking bit M in the corresponding register stage of the register Reg2 of the second control device stage S2 of the interruption control device IC when the decoder Dec11 of the first individual or sub-stage S11 as the first control device stage just mentioned the register stage of the Reg11 register. In this case, the corresponding register stage of the register Reg3 of the event detection device AS carries a masking bit M, where the event in question or its associated source is taken into account in the query mode and not in the interrupt mode. After the relevant event has been taken into account or processed by the processor system according to FIG. 1, the previously determined masking bits are deleted, either only in the registers of the first control device stage or in all registers by the processor CPU. The processor system then determines, with respect to the associated event source, again in a program-controlled manner whether its event that subsequently occurs is to be taken into account in the interrupt mode or in the query mode.

Im Zusammenhang mit dem Ereignis-Speicher EQ ist hier noch anzumerken, daß dieser vereinfacht als ein Speicher darge stellt ist, der auf der einen Seite Schreibeingänge und auf der anderen Seite Leseausgänge aufweist und der unter Zugrun delegung der oben angegebenen Beispielzahlen lediglich eine Größe zur Aufnahme der genannten Angaben für maximal 256 Er eignisquellen zu haben braucht. Der betreffende Speicher wird dabei hinsichtlich der Schreibvorgänge durch die Unterbre chungs-Steuereinrichtung IC gesteuert, und hinsichtlich der Lesevorgänge wird er durch den Prozessor bzw. die Zentralein heit CPU gemäß Fig. 1 gesteuert. Zur Gewährleistung eines störungsfreien Betriebs muß dabei sichergestellt werden, daß bezüglich einer Speicherzelle bzw. eines Speicherbereiches dieses Speichers EQ nicht gleichzeitig geschrieben und gele sen wird, da sonst der Fall auftreten könnte, daß die gelese nen Signale nicht eindeutig den tatsächlich geschriebenen Si gnalen entsprechen.In connection with the event memory EQ, it should also be noted here that this is simplified as a memory which has write inputs on one side and read outputs on the other side and which, based on the example numbers given above, is only a size for recording of the above information for a maximum of 256 event sources. The relevant memory is controlled with regard to the write operations by the interruption control device IC, and with regard to the read operations it is controlled by the processor or the central unit CPU according to FIG. 1. To ensure trouble-free operation, it must be ensured that EQ is not written and read at the same time with respect to a memory cell or a memory area of this memory, since otherwise the case could arise that the read signals do not clearly correspond to the signals actually written.

Claims

1. A method for taking events into account in the course of the execution of a program, in particular a program serving to carry out switching processes in a switching device, the corresponding interrupt messages being generated by an interruption control device upon occurrence of the relevant events, which means These interruption messages allow a processor system executing the program to be transferred to an interruption state, in which the program flow is interrupted, which is resumed after the respective interruption message has been processed, characterized in that, before the start of a program run, at least individual events-related information, including the sub-message Chungs control device (IC) are stored in a separate acquisition storage device (AS), on the stored information by the processor system (CPU, M1, M2) in a request A operation are carried out in each case by the events determined by the events involved, and that after the execution of the respective work operation with respect to the associated event, including the interruption control device (IC), it is determined whether its subsequent occurrence in the interruption operation or interrogation operation is taken into account.

2. Circuit arrangement for performing the method according to claim 1, with a program sequence controlling the processor system having a processor (CPU) which is connected to an interruption control device (IC), characterized in that the interruption control device (IC ) is a two-stage control unit with a first control unit stage (S11 to S1n) and an adjoining second control unit stage (S2),
that in the first control device level (S11 to S1n) the individual events or their event sources each have a register level which can be set in different states for the query mode and the interrupt mode,
that the outputs of a group of such register stages (Reg11 to Reg1n) are connected on the input side to a decoder (Dec11 to Dec1n) which passes one of the signals supplied to it on the input side, one on the output side,
that in the second control device stage (S2) on the input side register stages (Reg2) at the outputs of all decoders (Dec11 to Dec1n) of the first control device level are connected and on the output side are connected to the inputs of a further decoder (Dec2), which on the output side one after the other Signals which cause interruption operation can be given,
and that with the outputs of the decoder (S11 to S1n) belonging to said first control device stage (Dec11 to Dec1n) the input side of an event detection device (AS) is connected in which information regarding the events to be taken into account in an interrogation operation is recorded .

3. Circuit arrangement according to claim 2, characterized ge indicates that the event detection direction (AS) has a register (Reg3) whose register stages on the input side with the outputs of the decoders (Dec11 to Dec1n) of the first control device stage (S11 to S1n) and on the output side with the inputs of a further De coders (Dec3) are connected, each of a register level of the corresponding Anga with the existing register (Reg3) ben delivers, which together with one from the output of each because associated first control device level (S11 to S1n) information provided in a separate memory or register (EQ) for query operation by the processor (CPU) can be saved.

4. Circuit arrangement according to claim 3, characterized ge indicates that in the register levels (Reg3) the event detection device (AS) the inverted who te of the values that are stored in the corresponding corresponding register stages (Reg2) of the second control device level (S2) are saved.