Die
Erfindung bezieht sich auf die Halbleitertechnologie und betrifft
insbesondere einen Schaltkreis für
die Anwendung in einer integrierten Schaltung im Submikrometerbereich
zum Schutz von internen Schaltkreisen gegen elektrostatische Entladungen,
im folgenden ESD-Schutzschaltkreis genannt (ESD: electrostatic discharge).The
This invention relates to semiconductor technology and relates
in particular a circuit for
the application in a submicrometer integrated circuit
to protect internal circuits against electrostatic discharge,
hereinafter referred to as ESD protection circuit (ESD: electrostatic discharge).
ESD-Schutzschaltkreise
sind beispielsweise in der DE
195 18 550 C2 beschreibenESD protection circuits are for example in the DE 195 18 550 C2 describe
Bei
der Herstellung von integrierten Schaltungen stellt die elektrostatische
Entladung (ESD) ein ernsthaftes Problem dar, welche Schäden in den
internen Schaltkreisen der integrierten Schaltungen verursachen
kann.at
the production of integrated circuits represents the electrostatic
Discharge (ESD) is a serious problem which damages in the
cause internal circuits of the integrated circuits
can.
Dieses
Problem kann durch einen ESD-Schutzschaltkreis gelöst werden,
der an die Eingang/Ausgangsanschlüsse von CMOS-Bauelementen (complementary
metal-oxide semiconductor) angeschlossen, auf dem Chip selbst ausgebildet
ist. Da die Technologie der Halbleiterherstellung in den Submikrometerbereich
der Integration fortgeschritten ist, ist der herkömmliche
ESD-Schutzschaltkreis nicht länger
geeignet, eine ausreichende ESD-Festigkeit
(Widerstandsfähigkeit
der integrierten Schaltung gegen elektrostatische Entladungen) zu
gewährleisten.
Dieses Problem wird im folgenden, bezugnehmend auf die 1–3,
näher erläutert.This problem can be solved by an ESD protection circuit connected to the input / output terminals of complementary metal-oxide semiconductor (CMOS) devices formed on the chip itself. As semiconductor manufacturing technology has progressed to the sub-micron level of integration, conventional ESD protection circuitry is no longer able to provide sufficient ESD (electrostatic discharge resistance) capability of the integrated circuit. This problem will be discussed below with reference to FIGS 1 - 3 , explained in more detail.
1 zeigt ein Prinzipschaltbild
eines herkömmlichen
ESD-Schutzschaltkreises, der an die Eingangsstufe 10 des
internen Schaltkreises einer integrierten Schaltung angeschlossen
ist. Wie aus 1 ersichtlich,
ist ein ESD-Schutzschaltkreis, der ein Feldoxidbauelement F1 (FOD),
einen Widerstand R1 und einen ersten NMOS-Transistor N1 aufweist, dessen
Gateanschluss auf Masse liegt, zwischen dem Eingangsanschluss IP
und der Eingangsstufe 10 eingebaut, die aus einem CMOS
gebildet ist, das ein Paar in Reihe geschalteter PMOS- und NMOS-Transistoren
aufweist. Das FOD F1 ist über seinen
Drainanschluss mit dem Eingangsanschluss IP und über seinen Sourceanschluss
mit Masse VSS verbunden. Der Widerstand
R1 ist zwischen den Eingangsanschluss IP und die Eingangsstufe 10 geschaltet.
Der erste NMOS-Transistor N1 ist über seinen Drainanschluss mit
dem Knotenpunkt zwischen dem Widerstand R1 und der Eingangsstufe 10 verbunden
und über
seinen Sourceanschluss an Masse VSS angeschlossen.
Der Gateanschluss des NMOS-Transistors ist an dessen Sourceanschluss und
damit mit diesem zusammen an Masse VSS angeschlossen.
Wenn eine Überspannung
infolge elektrostatischer Entladung am Eingangsanschluss IP anliegt,
wird sie durch den Widerstand R1 zum Gateoxid der gepaarten PMOS-
und NMOS-Transistoren der
Eingangsstufe 10 geleitet. Um die an dem Gateoxid abfallende Überspannung
zu unterdrücken,
ist der erste NMOS-Transistor N1, dessen Gateanschluss auf Massa
liegt, derart ausgelegt, dass er im Durchbruchbereich arbeitet,
so dass der ESD-Strom nach Masse abgeführt werden kann. Wird die integrierte
Schaltung jedoch in der Submikrometertechnologie hergestellt, wird
das Gateoxid zum Zwecke des Hochgeschwindigkeits- und Niederspannungsbetriebs
mit einer sehr kleinen Schichtdicke ausgebildet. Diese kleine Schichtdicke
senkt die Durchbruchspannung des Gateoxid in der Eingangsstufe 10 bedeutend.
Um sicherzustellen, dass der ESD-Schutzschaltkreis dennoch wirksam
bleibt, ist es in diesem Fall erforderlich, dass die Durchbruchspannung
des Gate-geerdeten
ersten NMOS-Transistors N1 kleiner als die Durchbruchspannung des
Gateoxid in der Eingansstufe 10 ist. Um dies zu erreichen,
muss die Kanallänge
des Gate-geerdeten ersten NMOS-Transistors N1 so kurz wie möglich sein,
um die gewünschte niedrige
Durchbruchspannung zu gewährleisten. Eine
kleine Kanallänge
macht jedoch den Gate-geerdeten
ersten NMOS-Transistor N1 unerwünscht
weniger widerstandsfähig
gegen hohen ESD-Stress. Die Bereitstellung des Widerstands R1 ist
eine Lösung
für dieses
Problem, indem der Widerstand R1 den ESD-Strom, der durch den Gate-geerdeten NMOS-Transistor
N1 fliesst, verringern kann. Je grösser der Widerstandswert des
Widerstands R1, umso mehr kann der Widerstand R1 den ESD-Strom, der
durch den Gate-geerdeten NMOS-Transistor fliesst, verringern. Ein
grösserer
Widerstandswert für den
Widerstand R1 verursacht jedoch eine beträchtliche unerwünschte Zeitverzögerung des
Signals, welches vom Eingangsanschluss IP zu der Eingangsstufe 10 der
integrierten Schaltung übertragen wird,
wodurch die Leistung der integrierten Schaltung verschlechtert wird.
Aus der vorhergehenden Beschreibung ist ersichtlich, dass die Benutzung
des ESD- Schutzschaltkreises
nach 1 in einer integrierten
Schaltung zu Kompromissen in der Ausführung dieses ESD-Schutzschaltkreises
führt. 1 shows a schematic diagram of a conventional ESD protection circuit connected to the input stage 10 the internal circuit of an integrated circuit is connected. How out 1 As can be seen, an ESD protection circuit comprising a field oxide device F1 (FOD), a resistor R1 and a first NMOS transistor N1 whose gate is grounded is between the input terminal IP and the input stage 10 which is formed of a CMOS having a pair of series connected PMOS and NMOS transistors. The FOD F1 is connected via its drain terminal to the input terminal IP and via its source terminal to ground V SS . The resistor R1 is between the input terminal IP and the input stage 10 connected. The first NMOS transistor N1 is connected through its drain to the node between the resistor R1 and the input stage 10 connected and connected via its source terminal to ground V SS . The gate terminal of the NMOS transistor is connected to the source terminal and thus together with this ground V SS . When an electrostatic discharge overvoltage is applied to the input terminal IP, it becomes the gate oxide of the paired PMOS and NMOS transistors of the input stage through the resistor R1 10 directed. In order to suppress the overvoltage dropped across the gate oxide, the first NMOS transistor N1 whose gate terminal is at ground is designed to operate in the breakdown region so that the ESD current can be dissipated to ground. However, when the integrated circuit is fabricated in sub-micrometre technology, the gate oxide is formed with a very small layer thickness for high-speed and low-voltage operation. This small layer thickness lowers the breakdown voltage of the gate oxide in the input stage 10 significant. In this case, to ensure that the ESD protection circuit remains effective, it is necessary for the breakdown voltage of the gate-grounded first NMOS transistor N1 to be smaller than the breakdown voltage of the gate oxide in the input stage 10 is. To achieve this, the channel length of the gate-grounded first NMOS transistor N1 must be as short as possible to ensure the desired low breakdown voltage. However, a small channel length makes the gate-grounded first NMOS transistor N1 undesirably less resistant to high ESD stress. The provision of resistor R1 is one solution to this problem by allowing resistor R1 to reduce the ESD current flowing through the gate-grounded NMOS transistor N1. The greater the resistance of resistor R1, the more resistance R1 can reduce the ESD current flowing through the gate-grounded NMOS transistor. However, a larger resistance for the resistor R1 causes a considerable undesirable time delay of the signal going from the input terminal IP to the input stage 10 is transferred to the integrated circuit, whereby the performance of the integrated circuit is degraded. From the foregoing description, it can be seen that the use of the ESD protection circuit after 1 in an integrated circuit leads to compromises in the design of this ESD protection circuit.
In
dem Schaltkreis nach 1 wird
das FOD F1 verwendet, um den ESD-Strom von dem Eingangsanschluss
IP aufzunehmen. Dieses FOD P1 ist ohne LDD-Struktur (lightly-doped
drain, schwachdotierten Drainanschluss) ausgebildet, so dass es
eine grössere
Festigkeit gegenüber
dem ESD-Strom hat als der Gategeerdete NMOS-Transistor N1. In der Praxis,
wenn das FOD F1 in der 0,5 μm
CMOS-Technologie hergestellt wird, ist die ESD-Festigkeit des FOD
F1 zweimal grösser
als die des Gate-geerdeten NMOS-Transistors N1, wenn beide die gleiche
Layoutfläche
aufweisen. Wenn das FOD P1 mit einer gossen Kanallänge ausgebildet
wird, kann es eine höhere
Durchbruchspannung haben als der Gate-geerdete erste NMOS-Transistor
N1. Die Durchbruchspannung des FOD F1 kann darum nahezu gleich oder
grösser
als die Durchbruchspannung des Gateoxid in der Eingangstufe 10 sein.
Deshalb kann die Kombination von FOD P1 mit dem ersten Gate-geerdeten
NMOS-Transistor N1 einen ESD-Schutz für die Eingangsstufe 10 der
integrierten Schaltung gewährleisten.In the circuit after 1 FOD F1 is used to pick up the ESD current from the input terminal IP. This FOD P1 is formed without LDD structure (lightly-doped drain), so that it has a greater resistance to the ESD current than the gate-grounded NMOS transistor N1. In practice, when the FOD F1 is manufactured in 0.5 μm CMOS technology, the ESD strength of the FOD F1 is twice greater than that of the gate-grounded NMOS transistor N1 when both have the same layout area. If the FOD P1 is formed with a cast channel length, it may have a higher breakdown voltage than the gate-grounded first NMOS transistor N1. The breakthrough The voltage of the FOD F1 can therefore be almost equal to or greater than the breakdown voltage of the gate oxide in the input stage 10 be. Therefore, the combination of FOD P1 with the first gate-grounded NMOS transistor N1 may provide ESD protection for the input stage 10 ensure the integrated circuit.
Durch
jüngste
Forschungen wurde herausgefunden, dass eine Vorspannung, an das
Substrat der integrierten Schaltung angelegt, dazu verwendet werden
kann, die ESD-Festigkeit zu erhöhen. 2 zeigt einen Graph, der
bei unterschiedlichen Substratvorspannungen die unterschiedlichen IDS-VDS-Kennlinien
(Drain-Source-Strom über Drain-Source
Spannung) des FOD F1 und des Gate-geerdeten ersten NMOS-Transistors
N1 im Schaltkreis nach 1 darstellt,
wenn diese im Durchbruchbereich arbeiten. Wie aus 2 ersichtlich, stellt die Kurve 20 die
IDS-VDS-Kennlinie
des Gate-geerdeten ersten NMOS-Transistors N1 dar, wenn das Substrat
mit 0 V vorgespannt ist. Diese Kurve 20 zeigt einen zweiten
Durchbruchpunkt 21 in der IDS-VDS-Kennlinie des ersten NMOS-Transistors N1.
Die Kurve 22 stellt die IDS-VDS-Kennlinie
des FOD F1 dar, wenn das Substrat mit 0 V vorgespannt ist, wobei
die Kurve 22 einen zweiten Durchbruchpunkt 23 in
der Kennlinie des FOD F1 zeigt. Die Kurve 24 stellt die
IDS-VDS-Kennlinie
des FOD F1 dar, wenn an das Substrat eine Vorspannung von 0,8 V
angelegt ist, wobei die Kurve 24 einen zweiten Durchbruchpunkt 25 in
der Kennlinie des FOD P1 zeigt. Aus den Kennlinien nach 2 ist ersichtlich, dass
die Position des zweiten Durchbruchpunktes des FOD F1 und des Gate-geerdeten
ersten NMOS-Transistors N1 durch die angelegte Substratvorspannung
beeinflusst werden kann.Recent research has found that bias applied to the integrated circuit substrate can be used to increase ESD strength. 2 FIG. 12 is a graph showing, at different substrate bias voltages, the different I DS -V DS characteristics (drain-source current across drain-source voltage) of the FOD F1 and the gate-grounded first NMOS transistor N1 in the circuit 1 represents when they work in the breakthrough area. How out 2 seen, represents the curve 20 the I DS -V DS characteristic of the gate-grounded first NMOS transistor N1 when the substrate is biased at 0V. This curve 20 shows a second breakthrough point 21 in the I DS -V DS characteristic of the first NMOS transistor N1. The curve 22 represents the I DS -V DS characteristic of the FOD F1 when the substrate is biased at 0V, with the curve 22 a second breakthrough point 23 in the characteristic curve of the FOD F1 shows. The curve 24 represents the I DS -V DS characteristic of the FOD F1 when a bias of 0.8 V is applied to the substrate, with the curve 24 a second breakthrough point 25 in the characteristic curve of the FOD P1 shows. From the characteristics after 2 It can be seen that the position of the second breakdown point of the FOD F1 and the gate-grounded first NMOS transistor N1 can be influenced by the applied substrate bias voltage.
Die
ESD-Festigkeit des FOD kann durch Ermitteln der Beziehung zwischen
dem zweiten Durchbruchstrom It2 und der
Substratvorspannung VSB bestimmt werden. 3 zeigt einen Graph, in dem die Punkte
die It2-VSB-Kennlinie
des FOD F1 nach 1 darstellen,
wenn dieses in der 0,5 μm
CMOS-Technologie hergestellt ist, und die Rechtecke die It2-VSB-Kennlinie des Gate-geerdeten
ersten NMOS-Transistors N1 nach 1 darstellen.
Die Stromstärke
It2 bezogen auf die Breite des Kanals des
FOD F1 kann durch Einstellung der an das Substrat angelegten Vorspannung
in Durchlassrichtung erhöht
werden. Aus 2 und 3 ist ersichtlich, dass die
Stromstärke
It2 im ersten NMOS-Transistor N1 bei 0 V
Substratvorspannung 4,8 mA/μm
beträgt.
Wenn eine 0 V Vorspannung an das Substrat des FOD P1 angelegt wird,
beträgt
die Stromstärke
It2 9,0 mA/μm; und wenn eine 0,8 V Vorspannung
angelegt wird, wird die Stromstärke
It2 auf 18,2 mA/μm erhöht, welche etwa viermal grösser ist
als die im Gate-geerdeten ersten NMOS-Transistor N1 mit 0 V Substratvorspannung
und zweimal grösser
ist als die im FOD, wenn 0 V Substratvorspannung angelegt wird.The ESD strength of the FOD can be determined by determining the relationship between the second breakdown current I t2 and the substrate bias voltage VSB. 3 Figure 12 shows a graph in which the points trace the I t2 -V SB characteristic of the FOD F1 1 when fabricated in 0.5 μm CMOS technology, and the rectangles trace the I t2 -V SB characteristic of the gate-grounded first NMOS transistor N1 1 represent. The current intensity I t2 relative to the width of the channel of the FOD F1 can be increased by adjusting the bias applied to the substrate in the forward direction. Out 2 and 3 It can be seen that the current intensity I t2 in the first NMOS transistor N1 at 0 V substrate bias is 4.8 mA / μm. When a 0V bias is applied to the substrate of the FOD P1, the current I t2 is 9.0 mA / μm; and when a 0.8V bias is applied, the current I t2 is increased to 18.2mA / μm, which is about four times greater than the gate-grounded first NMOS transistor N1 with 0V substrate bias and twice greater than that in the FOD when 0V substrate bias is applied.
Die
ESD-Festigkeit eines ESD-Schutzschaltkreises ist im wesentlichen
proportional zu der Stärke des
zweiten Durchbruch- Stroms It2. Anders gesagt, die
ESD-Festigkeit des ESD-Schutzschaltkreises
im Human body mode (HBM, Mass zur Bestimmung der elektrostatischen
Aufladung einer Person) ist ungefähr gleich der Multiplikation
der Grösse
des zweiten Durchbruchstroms mit dem Wert des Standard-Entladungswiderstands
in HBM, d. h. 1500 Ω.
Wenn daher an das Substrat des FOD eine geeigneten Vorspannung angelegt
wird, kann das FOD mit nur einer kleinen Layoutfläche auf
dem integrierten Schaltkreis eine relativ grosse ESD-Festigkeit
bereitstellen.The ESD strength of an ESD protection circuit is substantially proportional to the magnitude of the second breakdown current I t2 . In other words, the ESD resistance of the ESD protection circuit in human body mode (HBM) is approximately equal to the multiplication of the size of the second breakdown current with the value of the standard discharge resistance in HBM, ie 1500 Ω , Therefore, if proper bias is applied to the substrate of the FOD, the FOD can provide relatively high ESD strength with only a small layout area on the integrated circuit.
DE 195 18 550 C2 beschreibt
eine latchup-freie, vollständig
geschützte,
CMOS-Chipinterne Schaltung zum Schutz von in Gehäuse eingesetzten, internen
integrierten Schaltungen (IC's)
vor unerwünscht
hohen Spannungsspitzen, die sich aus elektrostatischen Entladungen
(ESE) aufgrund ihrer Handhabung ergeben, und insbesondere eine Eingangsschutzschaltung,
die direkt sowohl NMOS- als auch PMOS-Elemente der Eingangsstufe
einer integrierten Schaltung vor ESE-Beschädigungen schützt. DE 195 18 550 C2 describes a latchup-free, fully protected, CMOS on-chip circuit for protecting internal integrated circuits (ICs) used in housings from undesirably high voltage spikes resulting from electrostatic discharge (ESD) due to their handling, and more particularly to an input protection circuit directly protects both NMOS and PMOS elements of the input stage of an integrated circuit from ESD damage.
Es
ist daher Aufgabe der Erfindung einen substratgetriggerten ESD-Schutzschaltkreis
zu schaffen, insbesondere für
die Anwendung in integrierten Schaltungen im Submikrometerbereich,
um einen hohen ESD-Schutz zu gewährleisten,
welcher ohne zusätzliche
Herstellungsschritte hergestellt werden kann. It
Therefore, an object of the invention is a substrate-triggered ESD protection circuit
to create, in particular for
the application in sub-micron integrated circuits,
to ensure a high ESD protection,
which without additional
Manufacturing steps can be produced.
Diese
Aufgabe wird durch den ESD-Schutzschaltkreis gemäß Anspruch 1 gelöst.These
The object is achieved by the ESD protection circuit according to claim 1.
Gemäss dem Prinzip
der Erfindung, weist der ESD-Schutzschaltkreis:
- (a)
eine Eingangsstufe, die zwischen den Eingangsanschluss und den internen
Schaltkreis der integrierten Schaltung geschaltet ist;
- (b) einen ersten NMOS-Transistor, dessen Drainanschluss an den
Eingangsanschluss angeschlossen ist und dessen Gateanschluss mit
Masse verbunden ist;
- (c) einen Widerstand, an dessen einen Anschluss unter Festlegung
eines Knotenpunktes zwischen dem Widerstand und dem Sourceanschluss
des NMOS-Transistors dieser über
seinen Sourceanschluss angeschlossen ist, wobei der andere Anschluss
des Widerstands an Masse angeschlossen ist; und
- (d) ein FOD (Feldoxidbauelement, field oxide device) mit einem
darin ausgebildeten parasitären LBJT
(lateraler Bipolartransistor, lateral bipolar junction transistor)
auf, wobei das FOD über
seinen Drainanschluss mit dem Eingangsanschluss und über seinen
Sourceanschluss mit Masse verbunden ist.
According to the principle of the invention, the ESD protection circuit has: - (a) an input stage connected between the input terminal and the internal circuit of the integrated circuit;
- (b) a first NMOS transistor having its drain connected to the input terminal and its gate connected to ground;
- (c) a resistor having one terminal connected to its node, defining a node between the resistor and the source of the NMOS transistor, connected across its source, the other terminal of the resistor being connected to ground; and
- (d) an FOD (field oxide device) having a parasitic LBJT (lateral bipolar transistor, lateral bipolar Junction transistor), wherein the FOD is connected via its drain terminal to the input terminal and via its source terminal to ground.
Im
diesem ESD-Schutzschaltkreis ist das Substrat des FOD sowie der
Sourceanschluss und das Substrat des ersten NMOS-Transistors gemeinsam
an den Knotenpunkt angeschlossen. Der Kollektor des parasitäre LBJT
ist aus dem Drainanschluss des FOD gebildet. Der Emitter des parasitären LBJT ist
aus dem Sourceanschluss des FOD gebildet und die Basis ist aus dem
Substrat des FOD gebildet.in the
This ESD protection circuit is the substrate of the FOD and the
Source and the substrate of the first NMOS transistor in common
connected to the node. The collector of parasitic LBJT
is formed from the drain of the FOD. The emitter of the parasitic LBJT is
formed from the source of the FOD and the base is from the
Substrate of the FOD formed.
Gemäss einem
anderen Aspekt der Erfindung ist das Feldoxidbauelement FOD ein
zweiter NMOS-Transistor, der zusätzlich über seinen Gateanschluss
mit Masse (VSS) verbunden ist.According to another aspect of the invention, the field oxide device FOD is a second NMOS transistor which is additionally connected via its gate to ground (V SS ).
Gemäss einem
weiteren Aspekt der Erfindung weist der erste NMOS-Transistor einen
Kanal eines ersten Halbleitertyps auf, wobei der erste NMOS-Transistor
statt an Masse (VSS) an eine Vorspannung
angeschlossen ist und wobei der zweite NMOS-Transistor einen Kanal
des ersten Halbleitertyps aufweist und der zweite NMOS-Transistor
statt an Masse (VSS) an die Vorspannung
angeschlossen ist.According to a further aspect of the invention, the first NMOS transistor has a channel of a first semiconductor type, wherein the first NMOS transistor is connected to a bias voltage instead of ground (V SS ) and wherein the second NMOS transistor has a channel of the first semiconductor type and the second NMOS transistor is connected to the bias instead of ground (V SS ).
Die
Erfindung schafft einen ESD-Schutzschaltkreis, der durch die Anwendung
eines substratgetriggerten Verfahrens charakterisiert ist, mit dem ein
parasitärer
LBJT im ESD-Schutzschaltkreis
getriggert und dadurch der zweite Durchbruchstrom erhöht wird,
um so den ESD-Schutz zu verbessern. Ferner kann bei dem ESD-Schutzschaltkreis
gemäss Erfindung
eine kleine Triggerspannung für
den ESD-Schutz verwendet werden und dennoch wird ein verbesserter
ESD-Schutz für
integrierte Schaltungen im Submikrometerbereich gewährleistet.
Ausserdem ist der ESD-Schutzschaltkreis nach der Erfindung durch
die Bereitstellung einer N-Wannen-Struktur im Substrat charakterisiert,
auf dem der ESD-Schutzschaltkreis
und die damit verbundenen integrierten Schaltungen im Submikrometerbereich ausgebildet
werden, um den ESD-Schutz zu verbessern.The
The invention provides an ESD protection circuit provided by the application
a substrate-triggered method is characterized, with a
parasitic
LBJT in the ESD protection circuit
triggered and thereby the second breakdown current is increased,
so as to improve the ESD protection. Furthermore, in the ESD protection circuit
according to the invention
a small trigger voltage for
The ESD protection will be used and still will be an improved
ESD protection for
Ensures integrated circuits in the submicron range.
In addition, the ESD protection circuit according to the invention by
characterizes the provision of an N-well structure in the substrate,
on the the ESD protection circuit
and the associated integrated circuits formed in submicron range
to improve the ESD protection.
Die
Erfindung wird anhand der folgenden detaillierten Beschreibung einer
bevorzugten Ausführungsform
unter Bezugnahme auf die Zeichnung näher erläutert, in der:The
The invention will become apparent from the following detailed description of a
preferred embodiment
with reference to the drawing, in which:
1 ein
Prinzipschaltbild eines herkömmlichen
ESD-Schutzschaltkreis zeigt; 1 shows a schematic diagram of a conventional ESD protection circuit;
2 einen
Graph zeigt, der die unterschiedlichen IDS-VDS-Kennlinien (Drain-Source-Strom über Drain-Source-Spannung)
eines FOD und eines NMOS-Transistors darstellt, welche im herkömmlichen
ESD-Schutzschaltkreis nach 1 verwendet werden; 2 FIG. 12 is a graph showing the different I DS -V DS characteristics (drain-source current across drain-source voltage) of a FOD and an NMOS transistor used in the conventional ESD protection circuit of FIG 1 be used;
3 einen
Graph zeigt, der die It2-VSB-Kennlinie
eines FOD darstellt, das in der 0,5 μm CMOS-Technologie hergestellt
ist; 3 shows a graph illustrating the I t2 -V SB characteristic of a FOD made in 0.5 μm CMOS technology;
4 ein
Prinzipschaltbild der ersten bevorzugten Ausführungsform des ESD-Schutzschaltkreises
gemäss
der Erfindung zeigt; 4 shows a schematic diagram of the first preferred embodiment of the ESD protection circuit according to the invention;
5 einen
schematischen Querschnitt einer ersten Realisierung des ESD-Schutzschaltkreises
nach 4 in dem Substrat der integrierten Schaltung im
Submikrometerbereich zeigt; 5 a schematic cross section of a first implementation of the ESD protection circuit according to 4 in the substrate of the sub-micron integrated circuit;
6 einen
schematischen Querschnitt einer zweiten Realisierung des ESD-Schutzschaltkreises
nach 4 in dem Substrat der integrierten Schaltung im
Submikrometerbereich zeigt; 6 a schematic cross section of a second implementation of the ESD protection circuit according to 4 in the substrate of the sub-micron integrated circuit;
7 ein
Prinzipschaltbild der zweiten bevorzugten Ausführungsform des ESD-Schutzschaltkreises
gemäss
der Erfindung zeigt; 7 shows a schematic diagram of the second preferred embodiment of the ESD protection circuit according to the invention;
8 einen
schematischen Querschnitt der ersten Realisierung des ESD-Schutzschaltkreises nach 7 in
dem Substrat der integrierten Schaltungen im Submikrometerbereich
zeigt; 8th a schematic cross section of the first implementation of the ESD protection circuit according to 7 in the sub-micron integrated circuit substrate;
9 einen
schematischen Querschnitt der zweiten Realisierung des ESD-Schutzschaltkreises nach 7 in
dem Substrat der integrierten Schaltungen im Submikrometerbereich
zeigt; 9 a schematic cross section of the second implementation of the ESD protection circuit according to 7 in the sub-micron integrated circuit substrate;
10 ein
Prinzipschaltbild der dritten bevorzugten Ausführungsform des ESD-Schutzschaltkreises
gemäss
der Erfindung zeigt; 10 shows a schematic diagram of the third preferred embodiment of the ESD protection circuit according to the invention;
11 einen
Graph zeigt, der die IDS-VDS-Kennlinie
(Drain-Source-Strom über Drain-Source-Spannung)
des Gate-geerdeten ersten NMOS-Transistors N1 darstellt, der im
ESD-Schutzschaltkreis
nach der Erfindung angewandt wird; 11 Fig. 12 is a graph showing the I DS -V DS characteristic (drain-source current across drain-source voltage) of the gate-grounded first NMOS transistor N1 employed in the ESD protection circuit of the invention;
12 einen
Graph zeigt, der die I-V-Kennlinie (Strom über Spannung) des Widerstands
R1 darstellt, der im ESD-Schutzschaltkreis nach der Erfindung angewandt
wird; 12 Fig. 12 is a graph showing the IV characteristic (current vs. voltage) of the resistor R1 applied in the ESD protection circuit according to the invention;
13 einen
Graph zeigte der die IC-VCE-Kennlinie
(Kollektorstrom über
Kollektor-Emitter-Spannung)
des parasitären
LBJT im ESD-Schutzschaltkreis nach der Erfindung darstellt; und 13 Fig. 10 is a graph showing the I C -V CE characteristic (collector current versus collector-emitter voltage) of the parasitic LBJT in the ESD protection circuit of the invention; and
14 einen
Graph zeigt, der die unterschiedlichen I-V-Kennlinien (Strom über Spannung) des
ESD-Schutzschaltkreises nach der Erfindung darstellt. 14 a graph showing the different IV characteristics (current over voltage) of the ESD protection circuit according to the invention represents.
Erste bevorzugte
Ausführungsform
der ErfindungFirst preferred
embodiment
the invention
4 zeigt
ein Prinzipschaltbild der ersten bevorzugten Ausführungsform
des ESD-Schutzschaltkreises
gemäss
der Erfindung, der durch substratgetriggerte Anwendung charakterisiert
wird, um den ESD-Schutz des internen Schaltkreises 40 der integrierten
Schaltung im Submikrometerbereich zu gewährleisten. Wie aus 4 ersichtlich,
ist der erfindungsgemässe
ESD-Schutzschaltkreis zwischen den Eingangsanschluss IP und die
Eingangsstufe 10 des internen Schaltkreises 40 der
integrierten Schaltung eingebaut. Der ESD-Schutzschaltkreis weist
einen Gate-geerdeten ersten Kurzkanal-NMOS-Transistor N1, einen
Widerstand R1 und ein Feldoxidbauelement F1 (FOD) auf. Der erste
NMOS-Transistor N1 ist über
seinen Drainanschluss an den Eingangsanschluss IP angeschlossen,
sein Gateanschluss ist mit Masse VSS verbunden
und sein Sourceanschluss ist an den einen Anschluss des Widerstands
R1 angeschlossen, wobei der andere Anschluss des Widerstands R1
mit Masse VSS verbunden ist. Das FOD F1
ist über
seinen Drainanschluss an den Eingangsanschluss IP angeschlossen
und über
seinen Sourceanschluss mit Masse VSS verbunden.
Die Eingangsstufe 10 ist ein aus einem PMOS-Transistor und
einem NMOS-Transistor
ausgebildeter CMOS-Schaltkreis, der zwischen die Versorgungsspannung
VDD und Masse VSS geschaltet
ist. Das FOD P1 hat einen darin ausgebildeten parasitären lateralen
Bipolartransistor B1 (Lateral Bipolar Junction Transistor, LBJT),
der mit gestrichelter Linie neben dem FOD F1 in 4 eingezeichnet
ist. Der Sourceanschluss und das Substrat des ersten NMOS-Transistors
N1 sind beide mit dem Substrat des FOD F1 verbunden. Der Kollektor
des parasitären
LBJT B1 ist aus dem Drainanschluss des FOD F1 gebildet, der Emitter
ist aus dem Sourceanschluss des FOD F1 gebildet und die Basis ist
aus dem Substrat des FOD F1 gebildet. Des weiteren ist die Basis
des parasitären
LBJT B1 mit dem Knotenpunkt zwischen dem Widerstand R1 und dem Sourceanschluss
des ersten NMOS-Transistors
N1 verbunden. 4 FIG. 3 shows a block diagram of the first preferred embodiment of the ESD protection circuit according to the invention, which is characterized by substrate-triggered application, for the ESD protection of the internal circuit 40 to ensure the submicron integrated circuit. How out 4 can be seen, the inventive ESD protection circuit between the input terminal IP and the input stage 10 of the internal circuit 40 built-in integrated circuit. The ESD protection circuit comprises a gate-grounded first short-channel NMOS transistor N1, a resistor R1, and a field oxide device F1 (FOD). The first NMOS transistor N1 is connected via its drain terminal to the input terminal IP, its gate terminal is connected to ground V SS and its source terminal is connected to one terminal of the resistor R1, wherein the other terminal of the resistor R1 is connected to ground V SS , The FOD F1 is connected via its drain connection to the input terminal IP and connected via its source terminal to ground V SS . The entrance level 10 is a formed of a PMOS transistor and an NMOS transistor CMOS circuit which is connected between the supply voltage V DD and ground V SS . The FOD P1 has a parasitic lateral bipolar transistor B1 (LBJT) formed therein, shown in dashed line next to the FOD F1 in FIG 4 is drawn. The source and the substrate of the first NMOS transistor N1 are both connected to the substrate of the FOD F1. The collector of the parasitic LBJT B1 is formed of the drain of the FOD F1, the emitter is formed of the source of the FOD F1, and the base is formed of the substrate of the FOD F1. Furthermore, the base of the parasitic LBJT B1 is connected to the node between the resistor R1 and the source of the first NMOS transistor N1.
Bei
dem herkömmlichen
Schaltkreis nach 1 wird das FOD F1 getriggert
(in Durchlassrichtung geschaltet), wodurch ein Rücksprung-Durchbruch an seinem
Drainanschluss (drain snapback breakdown) entsteht. Bei der erfindungsgemässen Ausführungsform
nach 4 wird das FOD F1 durch das Setzen einer geeigneten
Vorspannung in Durchlassrichtung am Basis-Emitter-Übergang
des parasitären
LBJT B1 im FOD P1 und anschliessendes Anlegen der Substratvorspannung
getriggert, um so den parasitären
LBJT B1 zu triggern. Wenn an das FOD P1 eine positive Substratvorspannung
angelegt wird, ist die Schwellspannung, um das FOD F1 zu triggern,
geringer als die Draindurchbruchspannung des FOD F1. Daher kann
bei elektrostatischer Entladung die Kombination des ersten NMOS-Transistors N1
und des Widerstands R1 einen substrattriggernden Strom bereitstellen,
um damit den parasitären LBJT
B1 zu triggern und dadurch den gewünschten ESD-Schutz für die Eingangsstufe 10 und
den internen Schaltkreis 40 der integrierter Schaltung
im Submikrometerbereich zu gewährleisten.In the conventional circuit after 1 the FOD F1 is triggered (switched on in the forward direction), creating a return breakdown at its drain snapback breakdown. In the inventive embodiment according to 4 For example, the FOD F1 is triggered by setting an appropriate forward bias on the base-emitter junction of the parasitic LBJT B1 in the FOD P1 and then applying the substrate bias to trigger the parasitic LBJT B1. When a positive substrate bias voltage is applied to the FOD P1, the threshold voltage to trigger the FOD F1 is less than the drain breakdown voltage of the FOD F1. Thus, upon electrostatic discharge, the combination of the first NMOS transistor N1 and the resistor R1 may provide a substrate triggering current to trigger the parasitic LBJT B1 and thereby provide the desired ESD protection for the input stage 10 and the internal circuit 40 to ensure the integrated circuit in the submicron range.
Wenn
an den Gehäuseanschlüssen der
integrierten Schaltung im Submikrometerbereich eine elektrostatische
Ladung anliegt, wird diese an den Eingangsanschluss IP und danach
an den ersten NMOS-Transistor N1 weitergeleitet, wodurch ein Rücksprung-Durchbruch
im ersten NMOS-Transistor N1 entsteht. Dieser Rücksprung-Durchbruch erzeugt einen
Strom im Substrat (nämlich
den sogenannten substrattriggernden Strom), der durch die Basis
des parasitären
LBJT B1 im FOD F1 fliesst. Wenn der Durchbruchstrom über den
Widerstand R1 zu Masse VSS fliesst, wird
das Potential am Substrat erhöht,
wodurch der parasitäre
LBJT B1 im FOD F1 durch den substrattiggernden Strom sehr schnell
getriggert wird. Auf diese Weise kann das FOD P1 durch eine relativ
kleine Spannung sehr schnell in Durchlassrichtung geschaltet werden,
um die ESD-Spannung über
dem Gateoxid in der Eingangsstufe zu unterdrücken und somit eine Beschädigung des
Gateoxid in der Eingangsstufe durch die ESD-Spannung zu verhindern.
Aus der vorhergehenden Beschreibung ist klar ersichtlich, dass der
Betrieb des erfindungsgemässen
ESD-Schutzschaltkreises
sich wesentlich von dem des herkömmlichen
Schutzschaltkreises nach 1 unterscheidet.When an electrostatic charge is applied to the package terminals of the submicron integrated circuit, it is forwarded to the input terminal IP and then to the first NMOS transistor N1, resulting in a return breakdown in the first NMOS transistor N1. This return breakdown generates a current in the substrate (namely, the so-called substrate-triggering current) flowing through the base of the parasitic LBJT B1 in the FOD F1. When the breakdown current flows via resistor R1 to ground V SS , the potential at the substrate is increased, causing the parasitic LBJT B1 in FOD F1 to be triggered very rapidly by the substrate-gating current. In this way, the FOD P1 can be switched very fast in the forward direction by a relatively small voltage to suppress the ESD voltage across the gate oxide in the input stage and thus prevent damage to the gate oxide in the input stage by the ESD voltage. From the foregoing description, it can be clearly seen that the operation of the ESD protection circuit according to the invention is significantly different from that of the conventional protection circuit 1 different.
5 zeigt
einen schematischen Querschnitt einer ersten Realisierung des ESD-Schutzschaltkreises
nach 4 in dem Substrat der integrierten Schaltung im
Submikrometerbereich, welche in der 0,25 μm CMOS-Grabenisolationstechnik
hergestellt ist. Die symmetrische Halbleiterstruktur nach 5 ermöglicht einen
gleichmässigen
Strom, wodurch die Zuverlässigkeit
des ESD-Schutzschaltkreises erhöht
werden kann. Wie aus 5 ersichtlich, sind der erste
NMOS-Transistor N1, der Widerstand R1 und das FOD F1 auf einem Substrat
ausgebildet, beispielsweise einem P-Typ Substrat 54, das
mit einer ersten N-Wanne 50 und
einer zweiten N-Wanne 56 versehen ist. 5 shows a schematic cross section of a first implementation of the ESD protection circuit after 4 in the sub-micron integrated circuit substrate fabricated in the 0.25 μm CMOS trench isolation technique. The symmetrical semiconductor structure according to 5 allows a steady current, which can increase the reliability of the ESD protection circuit. How out 5 As can be seen, the first NMOS transistor N1, the resistor R1 and the FOD F1 are formed on a substrate, for example a P-type substrate 54 That with a first N-tub 50 and a second N-tub 56 is provided.
Wie
aus 5 ersichtlich, ist die erste N-Wanne 50 mit
dem Eingangsanschluss IP und dem Drainanschluss 52 des
ersten NMOS-Transistors N1 elektrisch verbunden, um den Drainanschluss
des ersten NMOS-Transistors N1 vor dem Durchbrennen zu schützen. In
der MOS-Technologie im Submikrometerbereich wird der erste NMOS-Transistor
N1 mit einem Kurzkanal, einem LDD, und einem auf Silizid basierten
Diffusionsbereich ausgebildet, wodurch die ESD-Schutzfähigkeit
erheblich geschwächt
wird. Die erste N-Wanne 50 ermöglicht, dass der erste NMOS-Transistor
N1 einen ESD-Stromunterdrückungseffekt
hat, der den ersten NMOS-Transistor N1 vor elektrostatischer Entladung
schützen
kann, bevor das FOD F1 getriggert wird. Der erste NMOS-Transistor
N1 kann das FOD F1 durch das P-Typ-Substrat 54 triggern,
er ist jedoch nicht das primäre
Element, um den ESD-Strom abzuleiten. Daher beeinflusst die Bereitstellung
der ersten N-Wanne 50 den ersten NMOS-Transistor N1 nicht in dessen Triggerfähigkeit.How out 5 The first N-well is visible 50 with the input terminal IP and the drain terminal 52 of the first NMOS transistor N1 is electrically connected to protect the drain of the first NMOS transistor N1 from burning through. In sub-micron MOS technology, the first NMOS transistor N1 is formed with a short channel, an LDD, and a silicide-based diffusion region, significantly weakening the ESD protection capability. The first N-tub 50 allows the first NMOS transistor N1 to have an ESD current suppression effect that can protect the first NMOS transistor N1 from electrostatic discharge before the FOD F1 is triggered. The first NMOS transistor N1 may drive the FOD F1 through the P-type substrate 54 trigger, but it is not the primary element to derive the ESD current. Therefore, the provision of the first N-well influences 50 the first NMOS transistor N1 not in its trigger capability.
Der
Widerstand R1 ist durch den parasitären Substratwiderstand realisiert.
Die zweite N-Wanne 56 ist
in dem Sourcebereich des FOD F1 ausgebildet, welcher den Triggerstrom
von dem hochdotierten P-Typ-Diffusionsbereich 58 einsammelt,
um dadurch am Basis-Emitter-Übergang
des parasitären
LBJT B1 im FOD F1 eine Vorspannung in Durchlassrichtung anzulegen
und dadurch den parasitären
LBJT B1 im FOD F1 in Durchlassrichtung (eingeschalteten Zustand)
zu triggern. Die zweite N-Wanne 56 kann ferner den Widerstandswert
des Widerstands R1 erhöhen.
Erreicht daher der erste NMOS-Transistor N1 seinen Durchbruchpunkt
infolge elektrostatischer Ladung, die am Eingangsanschluss IP anliegt,
fliesst der Durchbruchstrom des ersten NMOS-Transistors N1 durch
den hochdotierten P-Typ-Diffusionsbereich 58 hindurch zum
P-Typ Substrat 54. Der substrattriggernde Strom wird von
der zweiten N-Wanne 56 im FOD P1 gesammelt, um dadurch
den Basis- Emitter-Übergang
des parasitären
LBJT B1 im FOD F1 vorzuspannen. Dies bewirkt, dass das FOD F1 schnell
in Durchlassrichtung geschaltet wird, um somit den ESD-Strom vom
Eingangsanschluss IP abzuleiten und so zu verhindern, dass der ESD-Strom in
die Eingangsstufe 10 fliesst. Erfindungsgemäss wird
daher der ESD-Schutzschaltkreis durch die vorangegangene substrattriggernde
Eigenschaft erheblich in seinem ESD-Schutz verbessert.The resistor R1 is realized by the parasitic substrate resistance. The second N-tub 56 is formed in the source region of the FOD F1 which receives the trigger current from the heavily doped P-type diffusion region 58 to thereby assert a forward bias voltage at the base-emitter junction of the parasitic LBJT B1 in the FOD F1, thereby triggering the parasitic LBJT B1 in the FOD F1 in forward direction (on state). The second N-tub 56 may further increase the resistance of the resistor R1. Therefore, when the first NMOS transistor N1 reaches its breakdown point due to electrostatic charge applied to the input terminal IP, the breakdown current of the first NMOS transistor N1 flows through the heavily doped P-type diffusion region 58 through to the P-type substrate 54 , The substrate-trigging current is from the second N-well 56 in the FOD P1 to thereby bias the base-emitter junction of the parasitic LBJT B1 in the FOD F1. This causes the FOD F1 to be switched quickly in the forward direction, thus diverting the ESD current from the input terminal IP and thus preventing the ESD current from entering the input stage 10 flows. According to the invention, therefore, the ESD protection circuit is significantly improved in its ESD protection by the previous substrate-triggering property.
6 zeigt
einen schematischen Querschnitt einer zweiten Realisierung des ESD-Schutzschaltkreises
nach 4 in dem Substrat der integrierten Schaltung im
Submikrometerbereich. Diese Realisierung unterscheidet sich von
der nach 5 nur dadurch, dass der ESD-Schutzschaltkreis
hier mit einer grossen dritten N-Wanne 60 gebildet wird anstatt
der zweiten N-Wanne 56 im ESD-Schutzschaltkreis nach 5.
Die Halbleiterstruktur des parasitären LBJT B1 nach 6 ist
asymmetrisch (im Gegensatz dazu weist der parasitäre LBJT
B1 nach 5 eine symmetrische Struktur
auf), so dass der Drainanschluss und der Sourceanschluss des FOD F1
in einer anderen Weise wie nach 5 mit dem Eingangsanschluss
IP und Masse verbunden sind. Nach 6 ist der
Drainanschluss 62 (der eine hochdotierte Diffusionsschicht
ist) des FOD F1 ganz in die dritte N-Wanne 60 einbezogen,
so dass der Kollektor des parasitären LBJT B1 in seiner Charakteristik
verbessert werden kann, um dadurch die ESD-Festigkeit des FOD P1
zu erhöhen. 6 shows a schematic cross section of a second implementation of the ESD protection circuit according to 4 in the submicron integrated circuit substrate. This realization differs from that 5 only in that the ESD protection circuit here with a large third N-well 60 is formed instead of the second N-well 56 in the ESD protection circuit 5 , The semiconductor structure of the parasitic LBJT B1 after 6 is asymmetric (in contrast, the parasitic LBJT B1 detects 5 a symmetric structure), so that the drain and the source of the FOD F1 in a different way as after 5 are connected to the input terminal IP and ground. To 6 is the drain connection 62 (which is a highly doped diffusion layer) of the FOD F1 all the way into the third N-well 60 so that the collector of the parasitic LBJT B1 can be improved in characteristics, thereby increasing the ESD strength of the FOD P1.
Zweite bevorzugte
Ausführungsform
der ErfindungSecond preferred
embodiment
the invention
7 zeigt
ein Prinzipschaltbild der zweiten bevorzugten Ausführungsform
des ESD-Schutzschaltkreises
gemäss
der Erfindung, der die substratgetriggerte Eigenschaft nützt, um
einen zuverlässigen
ESD-Schutz für
den NMOS-Transistor zu gewährleisten,
der mit einer dünnen
Oxidschicht im ESD-Schutzschaltkreis ausgebildet ist. 7 shows a schematic diagram of the second preferred embodiment of the ESD protection circuit according to the invention, which uses the substrate-triggered property to ensure a reliable ESD protection for the NMOS transistor, which is formed with a thin oxide layer in the ESD protection circuit.
Wie
aus 7 ersichtlich, ist der ESD-Schutzschaltkreis nach
dieser Ausführungsform
zwischen den Eingangsanschluss IP und die Eingangsstufe 10 des
internen Schaltkreises 40 der integrierten Schaltung eingebaut.
Dieser ESD-Schutzschaltkreis weist einen ersten NMOS-Transistor
N1, einen Widerstand R1 und einen zweiten NMOS-Transistor N2 auf.
Der erste NMOS-Transistor N1 ist in Struktur und äusserer
Beschaltung im wesentlichen mit dem ersten NMOS-Transistor N1 nach 4 identisch.How out 7 As can be seen, the ESD protection circuit according to this embodiment is between the input terminal IP and the input stage 10 of the internal circuit 40 built-in integrated circuit. This ESD protection circuit has a first NMOS transistor N1, a resistor R1 and a second NMOS transistor N2. The first NMOS transistor N1 is in structure and external wiring substantially with the first NMOS transistor N1 after 4 identical.
Der
Drainanschluss des ersten NMOS-Transistor N1 ist an den Eingangsanschluss
IP angeschlossen, der Gateanschluss des ersten NMOS-Transistors
N1 ist mit Masse VSS verbunden und der Sourceanschluss
des ersten NMOS-Transistors N1 ist über den Widerstand R1 mit Masse
VSS verbunden. Der Drainanschluss des zweiten NMOS-Transistor
N2 ist an den Eingangsanschluss IP angeschlossen und der Gateanschluss
des zweiten NMOS-Transistors N2 ist mit Masse VSS verbunden.
Der Sourceanschluss des zweiten NMOS-Transistors N2 ist an dessen
Gateanschluss und damit mit diesem zusammen an Masse VSS angeschlossen. Der
Sourceanschluss und das Substrat des ersten NMOS-Transistors N1 sind zusammen an das
Substrat des zweiten NMOS-Transistors N2 angeschlossen. Ferner weist
der zweite NMOS-Transistor N2 einen parasitären LBJT B1 auf, der durch
die gestrichelte Linie neben dem zweiten NMOS-Transistors N2 in 7 dargestellt
ist. Der Kollektor des parasitären
LBJT B1 ist aus dem Drainanschluss des zweiten NMOS-Transistors
N2 gebildet und der Emitter des parasitären LBJT B1 ist aus dem Sourceanschluss
des zweiten NMOS-Transistors N2 gebildet. Die Basis des parasitären LBJT
B1 ist aus dem Substrat des zweiten NMOS-Transistors N2 gebildet
und ist mit dem Knotenpunkt zwischen dem Widerstand R1 und dem Sourceanschluss
des ersten NMOS-Transistors
N1 verbunden.The drain terminal of the first NMOS transistor N1 is connected to the input terminal IP, the gate terminal of the first NMOS transistor N1 is connected to ground V SS , and the source terminal of the first NMOS transistor N1 is connected to ground V SS via the resistor R1. The drain terminal of the second NMOS transistor N2 is connected to the input terminal IP, and the gate terminal of the second NMOS transistor N2 is connected to ground V SS . The source terminal of the second NMOS transistor N2 is connected to the gate terminal and thus together with this ground V SS . The source and the substrate of the first NMOS transistor N1 are connected together to the substrate of the second NMOS transistor N2. Furthermore, the second NMOS transistor N2 has a parasitic LBJT B1, which is indicated by the dashed line next to the second NMOS transistor N2 in FIG 7 is shown. The collector of the parasitic LBJT B1 is formed of the drain of the second NMOS transistor N2, and the emitter of the parasitic LBJT B1 is formed of the source of the second NMOS transistor N2. The base of the parasitic LBJT B1 is formed of the substrate of the second NMOS transistor N2, and is connected to the node between the resistor R1 and the source of the first NMOS transistor N1.
In
der Ausführungsform
nach 7 ist der zweite NMOS-Transistor N2 mit einer
grossen Kanallänge
ausgebildet, um ihm zu ermöglichen,
einen hohen ESD-Strom bereit zustellen. Für den Fall einer elektrostatischen
Entladung wird der parasitäre
LBJT B1 im zweiten NMOS-Transistor N2 durch den substrattriggernden
Strom von dem ersten NMOS-Transistor
N1 und dem Widerstand R1 getriggert.In the embodiment according to 7 The second NMOS transistor N2 is formed with a large channel length to enable it to provide a high ESD current. In the case of electrostatic discharge, the parasitic LBJT B1 in the second NMOS transistor N2 is triggered by the substrate-triggering current from the first NMOS transistor N1 and the resistor R1.
8–9 zeigen
schematische Querschnitte, die zwei unterschiedliche Realisierungen des
ESD-Schutzschaltkreises nach 7 in der
integrierten Schaltung im Submikrometerbereich darstellen, welche
in der CMOS-Technologie hergestellt ist. 8th - 9 show schematic cross sections, the two different implementations of the ESD protection circuit according to 7 in the submicron integrated circuit, which is manufactured in CMOS technology.
Bezugnehmend
auf 8 ist der ESD-Schutzschaltkreis gemäss der ersten
Realisierung auf einem Substrat 54, beispielsweise ein P-Typ-Substrat,
ausgebildet, das mit einer ersten N-Wanne 50 und einer zweiten
N-Wanne 56 versehen ist. Die erste N-Wanne 50 kann
den ESD-Strom, der durch den ersten Kurzkanal-NMOS-Transistor N1 fliesst,
unterdrücken.
Die zweiten N-Wannen 56 können die Leistung des parasitären LBJT
B1 des zweiten NMOS-Transistor
N2 und die Zuverlässigkeit
des zweiten NMOS-Transistors N2 hinsichtlich des ESD-Schutzes verbessern.
Die Realisierung des ESD-Schutzschaltkreis nach 8 ist ähnlich der
in 5 dargestellten Realisierung der ersten bevorzugten
Ausführungsform,
so dass sie hier nicht näher beschrieben
wird.Referring to 8th is the ESD protection circuit according to the first realization on a substrate 54 , For example, a P-type substrate, formed with a first N-well 50 and a second N-tub 56 is provided. The first N-tub 50 can suppress the ESD current flowing through the first short channel NMOS transistor N1. The second N-tubs 56 may improve the performance of the parasitic LBJT B1 of the second NMOS transistor N2 and the reliability of the second NMOS transistor N2 in terms of ESD protection. The realization of the ESD protection circuit according to 8th is similar to the one in 5 illustrated realization of the first preferred embodiment, so that it will not be described here.
Bezugnehmend
auf 9 unterscheidet sich der ESD-Schutzschaltkreis
gemäss
der zweiten Realisierung nach 9 von der
ersten Realisierung nach 8 nur dadurch, dass die zweiten
N-Wannen 56 nach 8 durch
eine grössere
dritte N-Wanne 60 ersetzt ist. Die dritte N-Wanne 60 ist
breiter angelegt, derart, dass sie sich in den Kanalbereich des zweiten
NMOS-Transistors N2 erstreckt und den Drainanschluss 62 des
zweiten NMOS-Transistors N2 ganz darin einschliesst. Hierdurch wird
die Durchbruchspannung des zweiten NMOS-Transistors N2 weiter reduziert. Daher
kann die ESD-Spannung am Eingangsanschluss IP auf einen niedrigeren
Pegel begrenzt werden und somit das dünne Gateoxid in der Eingangsstufe
der integrierten Schaltung besser geschützt werden.Referring to 9 differs according to the ESD protection circuit according to the second realization 9 from the first realization 8th only in that the second N-wells 56 to 8th through a larger third N-tub 60 is replaced. The third N-tub 60 is broader such that it extends into the channel region of the second NMOS transistor N2 and the drain terminal 62 of the second NMOS transistor N2 completely encloses therein. As a result, the breakdown voltage of the second NMOS transistor N2 is further reduced. Therefore, the ESD voltage at the input terminal IP can be limited to a lower level and thus better protected the thin gate oxide in the input stage of the integrated circuit.
Dritte bevorzugte Ausführungsform
der ErfindungThird preferred embodiment
the invention
10 zeigt
ein Prinzipschaltbild der dritten bevorzugten Ausführungsform
des ESD-Schutzschaltkreises
gemäss
der Erfindung, der ebenso auf der obengenannte substratgetriggerten
Eigenschaft beruht. Wie aus 10 ersichtlich,
ist der ESD-Schutzschaltkreis
nach dieser Ausführungsform
zwischen den Eingangsanschluss IP und die Eingangsstufe 10 des
internen Schaltkreises 40 der integrierten Schaltung eingebaut,
um den internen Schaltkreis vor elektrostatischer Entladung zu schützen. 10 shows a schematic diagram of the third preferred embodiment of the ESD protection circuit according to the invention, which is also based on the above-mentioned substrate-triggered property. How out 10 As can be seen, the ESD protection circuit according to this embodiment is between the input terminal IP and the input stage 10 of the internal circuit 40 integrated circuit to protect the internal circuit from electrostatic discharge.
Der
untere Teil des ESD-Schutzschaltkreis ist identisch mit dem Schaltkreis
nach 7 und weist einen ersten NMOS-Transistor N1, einen
Widerstand R1 und einen zweiten NMOS-Transistor N1 auf, welche wie im Schaltkreis
nach 7 geschaltet sind. Der ESD-Schutzschaltkreis der dritten bevorzugten
Ausführungsform
weist des weiteren einen ersten PMOS-Transistor P1, einen zweiten
Widerstand R2 und einen zweiten PMOS-Transistor P2 auf, welche in
einer Spiegelanordnung bezüglich
des ersten NMOS-Transistors N1 des ersten Widerstands R1 bzw. des
zweiten NMOS-Transistors N2 angeordnet sind. Ähnlich zu der Verbindungsanordnung
der jeweiligen Bauelemente im unteren Teil des ESD-Schutzschaltkreises
ist der Drainanschluss des ersten PMOS-Transistors P1 an den Eingangsanschluss
IP angeschlossen, der Gateanschluss des ersten PMOS-Transistors
P1 ist an die Versorgungsspannung VDD angeschlossen
und der Sourceanschluss des ersten PMOS-Transistors P1 ist über den Widerstand R2 an die
Versorgungsspannung VDD angeschlossen. Der
Sourceanschluss des ersten PMOS-Transistors P1 ist an dessen Gateanschluss und
damit mit diesem zusammen an die Versorgungsspannung VDD angeschlossen.
Der Sourceanschluss und das Substrat des ersten PMOS-Transistors
P1 sind zusammen an das Substrat des zweiten PMOS-Transistors P2
angeschlossen. Der zweite PMOS-Transistor P2 weist einen parasitärer LBJT
B2 auf, der durch die gestrichelte Linie neben dem zweiten PMOS-Transistor P2 in 10 dargestellt
ist. Der Kollektor des parasitären
LBJT B2 ist aus dem Drainanschluss des zweiten PMOS-Transistors
P2 gebildet und der Emitter des parasitären LBJT B2 ist aus dem Sourceanschluss
des zweiten PMOS-Transistors P2 gebildet. Die Basis des parasitären LBJT
B2 ist aus dem Substrat des zweiten PMOS-Transistors P2 gebildet
und an den Knotenpunkt zwischen dem Widerstand R2 und dem Sourceanschluss
des ersten PMOS-Transistors P1 angeschlossen. Der erste NMOS-Transistor
N1 und der Widerstand R1 können gemeinsam
den zweiten NMOS-Transistor N2 über dessen
Substrat in Durchlassrichtung (eingeschalteter Zustand) triggern. Ähnlich können der
erste PMOS-Transistor
P1 und der Widerstand R2 gemeinsam den zweiten PMOS-Transistor P2 über dessen Substrat
in Durchlassrichtung triggern.The lower part of the ESD protection circuit is identical to the circuit after 7 and has a first NMOS transistor N1, a resistor R1 and a second NMOS transistor N1, which as in the circuit according to 7 are switched. The ESD protection circuit of the third preferred embodiment further comprises a first PMOS transistor P1, a second resistor R2 and a second PMOS transistor P2, which in a mirror arrangement with respect to the first NMOS transistor N1 of the first resistor R1 and the second NMOS transistor N2 are arranged. Similar to the connection arrangement of the respective components in the lower part of the ESD protection circuit, the drain terminal of the first PMOS transistor P1 is connected to the input terminal IP, the gate terminal of the first PMOS transistor P1 is connected to the supply voltage V DD , and the source terminal of the first PMOS -Transistor P1 is connected via the resistor R2 to the supply voltage V DD . The source terminal of the first PMOS transistor P1 is connected to the gate terminal and thus together with this to the supply voltage V DD . The source and the substrate of the first PMOS transistor P1 are connected together to the substrate of the second PMOS transistor P2. The second PMOS transistor P2 has a parasitic LBJT B2, which is indicated by the broken line next to the second PMOS transistor P2 in FIG 10 is shown. The collector of the parasitic LBJT B2 is formed of the drain of the second PMOS transistor P2, and the emitter of the parasitic LBJT B2 is formed of the source of the second PMOS transistor P2. The base of the parasitic LBJT B2 is formed of the substrate of the second PMOS transistor P2 and connected to the node between the resistor R2 and the source of the first PMOS transistor P1. The first NMOS transistor N1 and the resistor R1 can jointly trigger the second NMOS transistor N2 via its substrate in the forward direction (switched-on state). Similarly, the first PMOS transistor P1 and the resistor R2 together may trigger the second PMOS transistor P2 across its substrate in the forward direction.
Der
zweite NMOS-Transistor N2 und der zweite PMOS-Transistor P2 sind
mit einer grossen Kanallänge
ausgebildet, um einen hohen ESD-Strom bereit zustellen. Im Gegenteil
sind der erste NMOS-Transistor N1 und der erste PMOS-Transistor P1
mit einer kleinen Kanallänge
ausgebildet, so dass sie eine kleine Rücksprungspannung haben. Das komplementäre Design
des ESD-Schutzschaltkreises nach 10 ermöglicht es,
den ESD-Schutz für die
Eingangsstufe 10 und den internen Schaltkreis 40 der
integrierten Schaltung im Submikrometerbereich zu verbessern.The second NMOS transistor N2 and the second PMOS transistor P2 are formed with a large channel length to provide a high ESD current. On the contrary, the first NMOS transistor N1 and the first PMOS transistor P1 are formed with a small channel length to have a small return voltage. The complementary design of the ESD protection circuit 10 allows the ESD protection for the input stage 10 and the internal circuit 40 to improve the submicron integrated circuit.
Die
Realisierung des ESD-Schutzschaltkreis nach 10 ist ähnlich der
in 8-9 dargestellten Realisierung
der zweiten bevorzugten Ausführungsform,
so dass sie hier nicht näher
beschrieben wird.The realization of the ESD protection circuit to 10 is similar to the one in 8th - 9 illustrated implementation of the second preferred embodiment, so that it will not be described here.
11 zeigt
einen Graph, der die IDS-VDS-Kennlinie
(Drain-Source-Strom über Drain-Source-Spannung)
des ersten Gate-geerdeten NMOS-Transistors N1 darstellt, der in
allen drei bevorzugten Ausführungsformen
des ESD-Schutzschaltkreis gemäss
der Erfindung angewandt wird. Die Kurve 110 stellt die
IDS-VDS-Kennlinie
dar. Die Rücksprung-Spannung
ist in der Kurve mit VSP gekennzeichnet.
Der erste NMOS-Transistor N1 nach der Erfindung ist derart ausgelegt,
dass er im Rücksprung-Bereich
arbeitet (d. h. im Bereich VDS > VSP), so
dass er die ESD-Spannung an dem Gateoxid der Eingangsstufe 10 unterdrücken kann.
Je kleiner die Rücksprung-Spannung
ist, umso grösser
ist der daraus resultierende ESD-Schutz. Entsteht ein Rücksprung-Durchbruch,
dann kann der NMOS-Transistor getriggert werden. 11 FIG. 12 is a graph illustrating the I DS -V DS characteristic (drain-source current across drain-source voltage) of the first gate-grounded NMOS transistor N1 included in all three preferred embodiments of the ESD protection circuit according to the invention is applied. The curve 110 represents the I DS -V DS characteristic. The return voltage is indicated by V SP in the curve. The first NMOS transistor N1 according to the invention is designed to operate in the return range (ie in the range V DS > V SP ), so that it detects the ESD voltage at the gate oxide of the input stage 10 can suppress. The smaller the return voltage, the greater the resulting ESD protection. If a return breakdown occurs, then the NMOS transistor can be triggered.
Der
erste Durchbruchpunkt ist mit (Vt1, It1) gekennzeichnet. Je kleiner die erste
Durchbruchspannung Vt1, ist, desto höher ist
der ESD-Schutz für
die Eingangsstufe 10. Grundsätzlich kann der ESD- Schutz
dadurch verbessert werden, dass der erste NMOS-Transistor N1 mit einer kleinen Kanallänge, kleiner
Rücksprung-Spannung
VSP und kleiner Durchbruchspannung Vt1 ausgebildet wird.The first breakpoint is marked (V t1 , I t1 ). The smaller the first breakdown voltage V t1 , the higher the ESD protection for the input stage 10 , Basically, the ESD protection can be improved by forming the first NMOS transistor N1 with a small channel length, small return voltage V SP and small breakdown voltage V t1 .
12 zeigt
einen Graph, der die I-V-Kennlinie 120 (Strom über Spannung)
des in dem erfindungsgemässen
ESD-Schutzschaltkreis angewandten Widerstands R1 darstellt, der
in dem P-Typ-Substrat 54 durch den PN-Übergangs realisiert ist. 12 shows a graph showing the IV characteristic 120 (Current vs. voltage) of the resistor R1 applied in the ESD protection circuit according to the invention, that in the P-type substrate 54 realized by the PN junction.
13 zeigt
einen Graph, der bei unterschiedlichen Grössen des Basisstrom Ib im parasitären LBJT B1 die IC-VCE-Kennlinien (Kollektorstrom über Kollektor-Emitter-Spannung)
des parasitären LBJT
B1 in dem im ESD-Schutzschaltkreis nach 4 angewendeten
FOD P1 und die IC-VCE-Kennlinien
des parasitären
LBJT B1 in dem ESD-Schutzschaltkreis nach 7 und 10 angewendeten zweiten
NMOS-Transistor N2 darstellt. Die Kurve 130 stellt die
IC-VCE-Kennlinie
des parasitären
LBJT B1 bei Ib = 0 dar. Ist der parasitäre LBJT
B1 in Durchlassrichtung geschaltet, wird Ib grösser als
0. Die Kurven 132, 134, 136 stellen die
jeweiligen IC-VCE-Kennlinien des
parasitären
LBJT B1 für
drei unterschiedlichen Grössen
des Ib, in ansteigender Ordnung dar. Die IC-VCE-Kennlinien 130, 132, 134, 136 haben
einen gemeinsamen Durchbruchpunkt bei (Vt2,
It2). Übersteigt der
Kollektorstrom IC den zweiten Durchbruchstrom It2,
kann das Bauelement, in dem der parasitäre LBJT B1 liegt, dauerhaft
geschädigt
werden. Der Wert von It2 stellt daher den
Grenzwert für
den ESD-Schutz durch den parasitären
LBJT B1 dar. Weist das Bauelement einen grössere Kanalbreite und eine
grössere Kanallänge auf,
wird dadurch der Wert von It2 erhöht. 13 shows a graph of different sizes of the base current I b in the parasitic LBJT B1, the I C -V CE characteristics (collector current collector-emitter voltage) of the parasitic LBJT B1 in the ESD protection circuit according to 4 applied FOD P1 and I C -V CE characteristics of the parasitic LBJT B1 in the ESD protection circuit 7 and 10 applied second NMOS transistor N2 represents. The curve 130 represents the I C -V CE characteristic of the parasitic LBJT B1 at I b = 0. If the parasitic LBJT B1 is switched in the forward direction, I b becomes greater than 0. The curves 132 . 134 . 136 represent the respective I C -V CE characteristics of the parasitic LBJT B1 for three different magnitudes of the I b , in increasing order. The I C -V CE characteristics 130 . 132 . 134 . 136 have a common breakdown point at (V t2 , I t2 ). If the collector current IC exceeds the second breakdown current I t2 , the component in which the parasitic LBJT B1 is located can be permanently damaged. The value of I t2 therefore represents the limit value for the ESD protection by the parasitic LBJT B1. If the component has a larger channel width and a larger channel length, this increases the value of I t2 .
14 stellt
die Kennlinien des ESD-Schutzschaltkreises nach der Erfindung für Vergleichszwecke
gemeinsam in einem Graph dar. In 14 stellt
die durchgezogenen Kurve 140 die Gesamt-Strom-Spannungs-Kennlinie
des ESD-Schutzschaltkreises dar, der die substratgetriggerte Eigenschaft
für den
ESD-Schutz nutzt, während
die gestrichelten Kurven 110, 120, 130, 132, 134, 136 die Strom-Spannung-Kennlinien
nach den 11, 12 und 13 darstellen. 14 represents the characteristics of the ESD protection circuit according to the invention for comparison purposes together in a graph. In 14 represents the solid curve 140 the total current-voltage characteristic of the ESD protection circuit that uses the substrate-triggered property for ESD protection, while the dashed curves 110 . 120 . 130 . 132 . 134 . 136 the current-voltage characteristics after the 11 . 12 and 13 represent.
In 14 ist
das I-V-Diagramm in vier Bereiche I, II, III und IV unterteilt.In 14 the IV diagram is divided into four areas I, II, III and IV.
Der
Bereich I ist der Rücksprung-Bereich
des ersten NMOS- Transistors N1. Daraus ist ersichtlich, dass der
erste Durchbruchpunkt der Kurve 140 verglichen mit dem
ersten Durchbruchpunkt der Kurve 110 leicht nach rechts
verschoben ist. Dies erfolgt aus der Tatsache, dass die Kurve 140 eine
Kombination aus den Kurven 110 und 120 ist.The region I is the return region of the first NMOS transistor N1. It can be seen that the first breakthrough point of the curve 140 compared to the first breakthrough point of the curve 110 shifted slightly to the right. This is done from the fact that the curve 140 a combination of the curves 110 and 120 is.
Der
Bereich II stellt die Kombination der Durchbruchkennlinien des ersten
NMOS-Transistors N1
und des Widerstands R1 bar. Daraus ist ersichtlich, dass die Kurve 140 in
diesem Bereich leicht nach oben verschoben ist, da der parasitäre LBJT
B1 in diesem Bereich in Durchlassrichtung (eingeschalteten Zustand)
geschaltet ist, so dass er zum Basisstrom beiträgt. Die I-V-Kennlinie des parasitären LBJT
B1 in diesem Bereich ist die Kombination der Kurven 110, 120 und 132.The region II represents the combination of the breakdown characteristics of the first NMOS transistor N1 and the resistor R1 bar. It can be seen that the curve 140 is slightly shifted up in this range, since the parasitic LBJT B1 is switched in this area in the forward direction (on state), so that it contributes to the base current. The IV characteristic of the parasitic LBJT B1 in this area is the combination of the curves 110 . 120 and 132 ,
Der
Bereich III stellt die I-V-Kennlinie des ESD-Schutzschaltkreises
dar, wenn der parasitäre LBJT
B1 im FOD F1 nach 4 oder im zweiten NMOS-Transistor
N2 nach 7 und 10, getriggert
(im eingeschalteten Zustand) ist. Daraus ist ersichtlich, dass die
Kurve 140 in diesem Bereich infolge des substratgetriggerten
Betriebs leicht nach oben verschoben ist.Region III represents the IV characteristic of the ESD protection circuit when the parasitic LBJT B1 fells in FOD F1 4 or in the second NMOS transistor N2 after 7 and 10 , is triggered (when switched on). It can be seen that the curve 140 is slightly shifted upwards in this area due to the substrate-triggered operation.
Der
Bereich IV ist der Überlastungsbereich des
parasitären
LBJT B1. Der Betrieb in diesem Bereich kann dauerhafte Schäden an dem
parasitären LBJT
B1 verursachen, da der Strom im parasitären LBJT B1 grösser als
der zweite Durchbruchstrom It2 ist. Die
Grösse
des parasitären
LBJT B1 kann derart ausgelegt werden, dass der zweiten Durchbruchstrom
It2 linear ansteigt, wodurch eine erhöhte Zuverlässigkeit
des ESD-Schutzschaltkreises erzielt wird. Die Grösse der anderen Bauteile im
ESD-Schutzschaltkreis kann entsprechend der jeweiligen Bedingungen
spezifiziert werden.Region IV is the overload region of the parasitic LBJT B1. Operation in this range can cause permanent damage to the parasitic LBJT B1 because the current in the parasitic LBJT B1 is greater than the second breakdown current I t2 . The size of the parasitic LBJT B1 can be designed such that the second breakdown current I t2 increases linearly, whereby an increased reliability of the ESD protection circuit is achieved. The size of the other components in the ESD protection circuit can be specified according to the respective conditions.
Die
Erfindung schafft also einen ESD-Schutzschaltkreis, der mit Hilfe
des substratgetriggerten Verfahrens einen parasitären LBJT
in einem ESD-Schutzschaltkreis triggert und dabei den zweiten Durchbruchstrom
zur Verbesserung des ESD-Schutzes erhöht.The invention thus provides an ESD protection circuit, with the help of the substrate triggered triggers a parasitic LBJT in an ESD protection circuit, thereby increasing the second breakdown current to improve the ESD protection.
Des
weiteren ist der ESD-Schutzschaltkreis nach der Erfindung dadurch
charakterisiert, dass dieser eine kleine Triggerspannung für den ESD-Schutz verwenden
und dennoch einen verbesserten ESD-Schutz für integrierte Schaltungen im
Submikrometerbereich gewährleisten
kann.Of
Further, the ESD protection circuit according to the invention is characterized
characterizes that they use a small trigger voltage for ESD protection
and still an improved ESD protection for integrated circuits in the
Ensure submicron range
can.
Ausserdem
ist der ESD-Schutzschaltkreis nach der Erfindung durch die Bereitstellung
einer N-Wanne im Substrat charakterisiert, auf dem der ESD-Schutzschaltkreis
und die angeschlossene integrierte Schaltung im Submikrometerbereich
ausgebildet ist, um so den ESD-Schutz zu verbessern.Moreover
is the ESD protection circuit according to the invention by the provision
an N-well in the substrate characterizes the ESD protection circuit
and the connected sub-micron integrated circuit
is designed to improve the ESD protection.
