DE19751539A1 - Digital circuit layout development method - Google Patents
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Abstract
Description
Die Erfindung betrifft ein Verfahren zur Entwicklung des Lay outs von digitalen Schaltungen aus Grundzellen.The invention relates to a method for developing the lay outs of digital circuits from basic cells.
Bei der Herstellung hochintegrierter digitaler Schaltungen wird zunächst ein Layout der Schaltung erstellt, d. h. ein Si tuationsplan für die Gestaltung der Oberflächenstruktur des Halbleitersubstrats, der nach schaltungstechnischen und fer tigungsbedingten technologischen Gesichtspunkten wie räumli che Anordnung der elektronischen Schaltungsbestandteile, Ver bindungsleitungen, Anschlußstellen usw. vorliegt. Auf der Grundlage des Layouts werden Retikels gefertigt, vermittels welcher eine Übertragung der räumlichen Oberflächengestaltung auf das Halbleitersubstrat vermittels Photolithographie er folgt. Für die Erstellung des Layouts stehen dem Entwickler in der Regel vorgefertigte Grundzellen wie beispielsweise In verter, NOR- und NAND-Gatter zur Verfügung, die er einer Bi bliothek entnehmen und für die Zusammenstellung der einzelnen digitalen Schaltungen verwenden kann. Die einzelnen vorgefer tigten Grundzellen sind in der Regel im Hinblick auf eine möglichst gute Flächenausnutzung optimiert. Nachteilig bei dem vorbekannten Verfahren ist jedoch die nur unzureichende Flächenausnutzung nach einer den Kundenwünschen entsprechen den Einstellung oder Veränderung des Layouts einer Grundzel le, und vor allem die damit einhergehenden Entwicklungszei ten.In the manufacture of highly integrated digital circuits a layout of the circuit is first created, i. H. a Si tuationsplan for the design of the surface structure of the Semiconductor substrate that according to circuitry and fer technological aspects such as spatial che arrangement of the electronic circuit components, Ver connection lines, connection points, etc. is present. On the The basis of the layout is made by means of reticles which is a transfer of the spatial surface design on the semiconductor substrate by means of photolithography follows. The developer is responsible for creating the layout usually prefabricated basic cells such as In verter, NOR and NAND gates are available, which he a Bi Take library and for the compilation of the individual can use digital circuits. The individual preceded Primary cells are usually with a view Optimized the best possible use of space. A disadvantage of However, the previously known method is only insufficient Use of space according to customer requirements the setting or changing of the layout of a Grundzel le, and above all the associated development period ten.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Entwicklung des Layouts von digitalen Schaltungen aus Grundzellen zur Verfügung zu stellen, welches bei einer guten Flächenausnutzung auch veränderter Grundzellen eine erhebli che Verringerung der Entwicklungszeit bei der Erstellung des Layouts ermöglicht. The invention is therefore based on the object of a method to develop the layout of digital circuits To provide basic cells, which with a good Utilization of space, even of modified basic cells che reduce development time when creating the Allow layouts.
Diese Aufgabe wird durch das Verfahren nach Anspruch 1 ge löst.This object is achieved by the method according to claim 1 solves.
Erfindungsgemäß ist vorgesehen, daß sämtliche Grundzellen nach vorbestimmten geometrischen Layoutwerten parametrisiert werden, wobei diese vorbestimmten geometrischen Layoutwerte unabhängig voneinander variierbar sind. Hierbei ist vorgese hen, daß die vorbestimmten geometrischen Layoutwerte der pa rametrisierten Grundzellen auf der Grundlage von Entwick lungsregeln, die im Wesentlichen auf Grund von technologi schen Vorgaben vorbestimmt sind, ansonsten und im Übrigen be liebig veränderbar sind. Ein wesentlicher Gedanke der Erfin dung liegt somit in der Parametrisierbarkeit der Layout- Grundzellen, die, um den jeweiligen Vorgaben optimal ange paßt werden zu können, mit bestimmten Parametern versehen werden. Solche Parameter bzw. Layoutwerte sind beispielsweise Transistorlängen und -breiten, Lage und Ausdehnung spezieller Ein- und Ausgänge und dergleichen geometrischen Werte. Beim Entnehmen einer Grundzelle aus der Bibliothek können alle geometrische Layoutwerte den Wünschen des Anwenders entspre chend eingestellt werden. Einmal eingestellt, wird die Grund zelle zwischengespeichert und steht als Grundtyp für die Er stellung des Layouts für sämtliche Schaltungsbestandteile, in denen diese Grundzelle verwendet wird, zur Verfügung: Es ent steht auf diese Weise eine optimale Instanzierung dieser spe ziellen Grundzelle. Die Flächenausnutzung ist dabei jeden falls nicht wesentlich schlechter als bei einem herkömmli chen, manuell durchgeführtem Full-Custom-Design, die Entwick lungszeit wird aber erheblich reduziert.According to the invention it is provided that all basic cells parameterized according to predetermined geometric layout values with these predetermined geometric layout values are independently variable. Here is vorese hen that the predetermined geometric layout values of the pa rametrized basic cells based on developments rules, which are essentially based on technology are predetermined, otherwise and otherwise are freely changeable. An essential thought of the Erfin therefore lies in the parameterizability of the layout Basic cells that are optimally tailored to the respective requirements to be able to be fitted with certain parameters become. Such parameters or layout values are, for example Transistor lengths and widths, location and extent more specific Inputs and outputs and the like geometric values. At the Everyone can remove a basic cell from the library Geometric layout values correspond to the wishes of the user be adjusted accordingly. Once set, the reason becomes cell is temporarily stored and is the basic type for the Er provision of the layout for all circuit components, in who use this basic cell, it is available is an optimal instantiation of this spe primary basic cell. The use of space is everyone if not much worse than a conventional one Chen, manually performed full-custom design, the develop However, the processing time is considerably reduced.
Hinsichtlich des Aspektes der Parametrisierbarkeit kann von Vorteil eine Verifikation während der Entwicklung der parame trisierten Grundzellen hinzukommen, bei der aus allen mögli chen Schaltungsversionen eine überschaubare Gruppe herausge griffen und verifiziert wird, die eine Verallgemeinerung der korrekten Funktion für alle theoretisch bildbaren Versionen zuläßt.With regard to the aspect of parameterizability, von Advantage of a verification during the development of the parame basic cells, in which all possible Chen circuit versions a manageable group gripped and verified, which is a generalization of the correct function for all theoretically imaginable versions allows.
Um eine sinnvolle Prüftiefe bei vertretbarem Aufwand zu ge währleisten, kann die parametrisierte Grundzelle hierbei zweckmäßigerweise in mehr oder weniger voneinander unabhängi ge Blöcke unterteilt werden, die getrennt verifiziert werden.In order to achieve a reasonable depth of inspection with reasonable effort ensure that the parameterized basic cell expediently in more or less independent of each other blocks that are verified separately.
Bei einer bevorzugten Ausführung der Erfindung können die
geometrischen Layoutwerte der parametrisierten Grundzellen
insbesondere folgende Werte aufweisen:
In a preferred embodiment of the invention, the geometric layout values of the parameterized basic cells can in particular have the following values:
- - Angaben über die Grundzellengrenze, insbesondere rechtecki ge Grundzellengrenze;- Information about the basic cell boundary, in particular rectangular ge basic cell boundary;
- - Angaben über die Anpassung der Ausdehnung von Wannen/Im plantationsgebieten an benachbarte Grundzellen;- Information about the adjustment of the expansion of tubs / Im plantation areas to neighboring basic cells;
- - Angaben über die Lage bzw. Grad der Verschiebung von Diffu sionsgebieten, insbesondere von p- und n-Kanal-Transis toren;- Information about the location or degree of shift of diffusion areas, especially of p- and n-channel transis fool;
- - Angaben über geometrische Transistorparameter, insbesondere über Weiten und Längen von Transistoren;- Information about geometric transistor parameters, in particular across widths and lengths of transistors;
- - Angabe über die Lage von Ein- bzw. Ausgangsanschlüssen;- Information about the location of input and output connections;
- - Angaben über den Ein- bzw. Ausschaltzustand von Grundzel len, insbesondere von Eingangs/Ausgangs-Zellen oder von Wannenkontakten;- Information about the on or off status of Grundzel len, especially of input / output cells or of Tub contacts;
- - Angaben über die Verschmelzung von Teilbereichen benachbar ter Zellen, insbesondere von Source/Draingebieten benach barter Zellen.- Information on the merger of sub-areas adjacent ter cells, in particular from source / drain regions adjacent bearded cells.
Nachfolgend wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispieles weiter erläutert. Im Ein zelnen zeigen die schematischen Darstellungen in:The invention is based on one in the drawing illustrated embodiment further explained. In one The individual diagrams are shown in:
Fig. 1 das Schaltbild eines NAND-Gatters als Beispiel einer digitalen Grundzelle; Fig. 1 is a circuit diagram of a NAND gate as an example of a digital basic cell;
Fig. 2 den konkreten Schaltungsaufbau eines solchen NAND- Gatters; Fig. 2 shows the concrete circuit structure of such a NAND gate;
Fig. 3 das Layout der parametrisierten Grundzelle des NAND- Gatters; FIG. 3 shows the layout of the parameterized basic cell of the NAND gate;
Fig. 4 ein Layout dieser Grundzelle mit veränderten Parame terwerten; und Fig. 4 is a layout of the basic cell with altered terwerten Parame; and
Fig. 5 ein Layout dieser Grundzelle mit weiterhin veränder ten Parameterwerten. Fig. 5 shows a layout of this basic cell with further changed th parameter values.
Ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Entwicklung des Layouts von digitalen Schaltungen wird anhand eines NAND-Gatters 1 als Beispiel einer parametrisierten Grundzelle erläutert. Fig. 1 zeigt das schematische Block schaltbild, Fig. 2 die zugehörige Schaltung in CMOS-Techno logie. Das NAND-Gatter 1 mit den zwei Eingängen A und B und dem (einen) Ausgang X umfaßt zwei p-Kanal-CMOS-Transistoren P1 und P2, und zwei n-Kanal-CMOS-Transistoren N1 und N2. Die n-Kanal-Transistoren N1 und N2 sind in Serie gegen Masse 3 geschaltet, die p-Kanal-Transistoren P1 und P2 sind parallel zur Spannungsversorgung 2 geschaltet. Bekanntlich arbeitet das NAND-Gatter 1 so, daß der Ausgang "X" nur dann auf LOW geht, wenn beide Eingänge A und B auf HIGH sind.An exemplary embodiment of the method according to the invention for developing the layout of digital circuits is explained using a NAND gate 1 as an example of a parameterized basic cell. Fig. 1 shows the schematic block diagram, Fig. 2, the associated circuit in CMOS technology. The NAND gate 1 with the two inputs A and B and the (one) output X comprises two p-channel CMOS transistors P1 and P2, and two n-channel CMOS transistors N1 and N2. The n-channel transistors N1 and N2 are connected in series to ground 3 , the p-channel transistors P1 and P2 are connected in parallel to the voltage supply 2 . As is known, the NAND gate 1 operates in such a way that the output "X" only goes LOW when both inputs A and B are at HIGH.
Fig. 3 zeigt das Layout des NAND-Gatters 1 mit den Leiter bahnen für die Eingangsanschlüsse A und B, für den Ausgang X, den Masseanschluß 4, den Spannungsversorgungsanschluß 5, die Gatefinger 6, 7 für die n-Kanal-Transistoren N1 und N1, die Gatefinger 8, 9 für die p-Kanal-Transistoren P1 und P2, die äußere Zellgrenze 10, ein Diffusionsbereich 11, sowie die Grenzlinie 12 eines Wannenbereiches. Der geometrische Layout wert pw bezeichnet die Gateweite der p-Kanal-Transistoren, P1 die Gatelänge der p-Kanal-Transistoren, der Layoutwert nw die Gateweite der N-Kanal-Transistoren, der Layoutwert nl die Ga telänge der n-Kanal-Transistoren. Fig. 3 shows the layout of the NAND gate 1 with the conductor tracks for the input terminals A and B, for the output X, the ground terminal 4 , the voltage supply terminal 5 , the gate fingers 6 , 7 for the n-channel transistors N1 and N1 , the gate fingers 8 , 9 for the p-channel transistors P1 and P2, the outer cell boundary 10 , a diffusion region 11 , and the boundary line 12 of a well region. The geometric layout value pw denotes the gate width of the p-channel transistors, P1 the gate length of the p-channel transistors, the layout value nw the gate width of the n-channel transistors, the layout value nl the gate length of the n-channel transistors.
Die Grundzelle nach Fig. 3 umfaßt neben den bereits genann ten Werten folgende weitere vorbestimmte geometrischen Lay outwerte, die sämtlich unabhängig voneinander variierbar sind:In addition to the values already mentioned, the basic cell according to FIG. 3 includes the following further predetermined geometric layout values, all of which can be varied independently of one another:
Die vier Parameter delta_bound_b,l,r,t dienen zum Einstellen der rechteckigen Zellgrenze 10 nach unten ("bottom"), nach links ("left"), nach rechts ("right"), sowie nach oben ("top"). Da sämtliche Grundzellen zweckmäßigerweise so klein wie möglich realisiert werden, ermöglicht dieser geometrische Layoutwert eine optimale Anpassung der Grundzellen an die Um gebung. Die Begrenzung 10 der Grundzelle kann dabei auch als Bezugspunkt für variable Ein-/Ausgangszellen dienen.The four parameters delta_bound_b, l, r, t serve to set the rectangular cell boundary 10 downwards (“bottom”), to the left (“left”), to the right (“right”) and upwards (“top”). Since all basic cells are expediently implemented as small as possible, this geometric layout value enables the basic cells to be optimally adapted to the environment. The boundary 10 of the basic cell can also serve as a reference point for variable input / output cells.
Jede Grundzelle besitzt Implantationsbereiche 11 und Wannen bereiche 12, deren Anpassung an die Größe des zugehörenden Diffusionsbereiches der betreffenden Grundzelle selbsttätig erfolgt. Für die Anpassung der Wannenbereiche auch an benach barte Grundzellen werden vier Layoutwerte "Delta_sw_b,l,r,t" (sw "stretch well") verwendet, für die Anpassung der Implan tationsbereiche die Layoutwerte "Delta_xp_b,l,r,t".Each basic cell has implantation areas 11 and tub areas 12 , which are automatically adapted to the size of the associated diffusion area of the relevant basic cell. Four layout values "Delta_sw_b, l, r, t" (sw "stretch well") are used to adapt the tub areas to neighboring basic cells, and the layout values "Delta_xp_b, l, r, t" are used to adapt the implantation areas.
Um die Grundzellen flexibel einsetzen zu können, lassen sich die Diffusionsbereiche der p- und n-Kanaltransistoren mit dem Layoutwert "delta_tsp/n_y" verschieben.In order to be able to use the basic cells flexibly, the diffusion areas of the p- and n-channel transistors with the Shift layout value "delta_tsp / n_y".
Für jeden Transistor können die Weiten und Längen durch die Parameter "lp, wp" bzw. "ln und wn" definiert werden. Die Ga teanschluß- und Diffusionsbereiche passen sich bei Vergröße rung selbsttätig an, so daß die technischen Design-Regeln erfüllt bleiben.For each transistor, the widths and lengths can be determined by the Parameters "lp, wp" or "ln and wn" can be defined. The Ga Connection and diffusion areas adapt when enlarged tion automatically, so that the technical design rules remain fulfilled.
Mit Hilfe des Parameters "i/o_xx" kann eine Ein/Ausgangs- Zelle eingeschaltet werden. Für den Parameter "i/o_xx" exi stieren 5 Einstellmöglichkeiten: none (io-Zelle ausgeschal tet), bottom, left, right und top. Mit den letztgenannten Einstellungen wird die Randbegrenzung der Ein/Ausgangs-Zelle bis zur entsprechenden Seite der Zellgrenze gezogen, die durch die Werte "delta_bound_b,l,r,t" festgelegt wurde. Die lokale i/o-Verdrahtung findet hierbei in der nullten Me tallisierungsebene M0 statt.With the help of the parameter "i / o_xx" an input / output Cell are switched on. For the parameter "i / o_xx" exi 5 setting options: none (io cell switched off tet), bottom, left, right and top. With the latter Settings becomes the boundary of the input / output cell pulled to the corresponding side of the cell boundary, the was determined by the values "delta_bound_b, l, r, t". The local i / o wiring takes place in the zeroth me tallization level M0 instead.
Um Source/Draingebiete benachbarter Zellen miteinander zu verschmelzen, können die ersten bzw. letzten Diffusionskon takte mit dem Parameter "first/last_tsp/n_CD" = t oder = nil ausgeblendet werden.To source / drain areas of neighboring cells with each other merge, the first or last diffusion con cycle with the parameter "first / last_tsp / n_CD" = t or = nil be hidden.
Wannenkontakte sind für jeden Versorgungsspannungsanschluß einschaltbar. Sie bewirken erforderlichenfalls, eine Vergrö ßerung des Diffusionsbereiches. Der entsprechende Parameter "nwc/pwc" hat fünf Einstellmöglichkeiten (none = Kontakt aus, bottom = unten, left = links, right = rechts und top = oben).Well contacts are for each supply voltage connection switchable. If necessary, they cause a magnification Change in the diffusion area. The corresponding parameter "nwc / pwc" has five setting options (none = contact off, bottom = bottom, left = left, right = right and top = top).
Zur Erläuterung des erfindungsgemäßen Verfahrens sind in den Fig. 4 und 5 zwei beispielhafte Veränderungen der Grund zelle nach Fig. 3 dargestellt.To explain the method according to the invention, two exemplary changes in the basic cell according to FIG. 3 are shown in FIGS . 4 and 5.
In dem Layout nach Fig. 4 sind folgende Parameter der Grund
zelle verändert:
Lage des Eingangsanschlusses A = oben ("top")
Lage des Eingangsanschlusses B = unten ("bottom")
Lage des Ausgangsanschlusses X = oben ("top")
veränderte Weiten pw der Transistoren P1 und P2
veränderte Weiten nw der Transistoren N1 und N2
veränderte Längen nl der Transistoren N1 und N2
veränderte rechte Randbegrenzung der Grundzelle
(delta_bound_r)
veränderte rechte Randbegrenzung des Wannenbereiches 12
(delta_sw_r)
veränderte rechte Randbegrenzung des Implantationsbereiches
11 (delta_xp_r).The following parameters of the basic cell are changed in the layout according to FIG. 4:
Position of the input connection A = "top"
Position of the input connection B = bottom
Position of the output connection X = "top"
changed widths pw of the transistors P1 and P2
changed widths nw of the transistors N1 and N2
changed lengths nl of the transistors N1 and N2
changed right boundary of the basic cell (delta_bound_r)
changed right border of tub area 12 (delta_sw_r)
changed right border of the implantation area 11 (delta_xp_r).
Bei dem Layout nach Fig. 5 sind folgende Parameter verän
dert:
Anzahl der Gatefinger der p-Kanal-Transistoren:
num_finger_sp = 2
Anzahl der Gatefinger der n-Kanal-Transistoren:
num_finger_tsn = 4
n-Wannenkontaktbereich: keiner (nwc = none)
letzter Diffusionskontakt des Transistors N2 mit dem ersten
verschmolzen (last_tsn_cd = none). . In the layout of Figure 5, the following parameters are changed changed:
Number of gate fingers of the p-channel transistors:
num_finger_sp = 2
Number of gate fingers of the n-channel transistors:
num_finger_tsn = 4
n-tub contact area: none (nwc = none)
last diffusion contact of transistor N2 merged with the first (last_tsn_cd = none).
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19751539A DE19751539A1 (en) | 1997-11-20 | 1997-11-20 | Digital circuit layout development method |
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| DE19751539A DE19751539A1 (en) | 1997-11-20 | 1997-11-20 | Digital circuit layout development method |
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ID=7849370
Family Applications (1)
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|---|---|
| DE (1) | DE19751539A1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01205547A (en) * | 1988-02-12 | 1989-08-17 | Sanyo Electric Co Ltd | Semiconductor integrated circuit device |
| JPH06140505A (en) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1997
- 1997-11-20 DE DE19751539A patent/DE19751539A1/en not_active Ceased
Patent Citations (2)
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