DE19742624A1 - Vertical bipolar transistor - Google Patents

Vertical bipolar transistor

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DE19742624A1
DE19742624A1 DE1997142624 DE19742624A DE19742624A1 DE 19742624 A1 DE19742624 A1 DE 19742624A1 DE 1997142624 DE1997142624 DE 1997142624 DE 19742624 A DE19742624 A DE 19742624A DE 19742624 A1 DE19742624 A1 DE 19742624A1
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    • H01L21/8249Bipolar and MOS technology

Abstract

Vertical bipolar transistor production comprises applying a first insulating layer, a conductive layer (5) and a second insulating layer (6) onto a semiconductor substrate, etching an opening, isotropically etching the first insulating layer to produce a gap and then filling the gap with a contact layer. A vertical bipolar transistor is produced in an active semiconductor substrate zone having a buried collector (2) by: (a) successively applying a first insulating layer, a first conductive layer (5) and a second insulating layer (6) onto the active zone; (b) etching an opening through the second insulating layer (6) and the conductive layer (5); (c) isotropically etching the first insulating layer to produce a gap between the active region surface and the first conductive layer (5); (d) producing the base by implantation in the opening; (e) producing a contact layer which fills the gap and connects the base to the first conductive layer; (f) producing insulating spacers on the opening side walls; (g) producing a second conductive layer (13) as the emitter connection in the remaining opening and producing an emitter connected to the emitter connection in the active region; and (h) producing a connection for the buried collector. An Independent claim is also included for a vertical bipolar transistor produced by the above process.

Description

Die Erfindung betrifft ein Herstellverfahren für einen verti kalen Bipolartransistor in einem Halbleitersubstrat sowie ein derartiges Herstellverfahren, bei dem in dem Halbleiter substrat zusätzlich ein MOS-Transistor erzeugt wird. The invention relates to a manufacturing method for a verti cal bipolar transistor in a semiconductor substrate and a manufacturing method of such, wherein in the semiconductor substrate in addition, a MOS transistor is produced.

In integrierten Schaltungen werden als Bipolartransistoren npn-Transistoren oder pnp-Transistoren eingesetzt, je nach Anwendung werden auch beide Typen gleichzeitig benötigt. In integrated circuits are used as bipolar npn transistors or pnp transistors, depending on the application, both types are needed simultaneously. Die Transistoren können grundsätzlich in vertikaler Bauweise oder in lateraler Bauweise realisiert werden. The transistors can be realized basically in a vertical construction or in the lateral construction. Dabei weisen verti kale Bipolartransistoren bessere elektrische Eigenschaften auf, insbesondere zeichnen sie sich durch hohe Geschwindig keit und einen niedrigen Flächenbedarf aus. Here verti cal bipolar transistors have improved electrical properties, in particular they are distinguished resistance and a low surface area requirement due to high VELOCITY from. Die Geschwindig keit eines lateralen Transistors ist demgegenüber niedrig, da seine Basisweite durch die Fotolithographie bestimmt wird und daher größer ist. The VELOCITY ness of a lateral transistor is low contrast, since its base width is determined by the photolithography and is therefore greater. Ein Herstellverfahren für einen vertikalen npn-Transistor ist bspw. in H. Klose et al., IEEE 1993 Bipo lar Circuits and Technology Meeting, S. 125-127 beschrieben. A manufacturing method for a vertical NPN transistor, for example. In H. Klose et al., IEEE 1993 Bipo lar Circuits and Technology Meeting, pp 125-127 described.

In vielen Fällen sollen Bipolartransistoren und MOS-Transi storen auf demselben Halbleitersubstrat realisiert werden, so daß aus Kostengründen Prozeßfolgen wünschenswert sind, mit denen gleichzeitig Strukturen im Bipolar-Bereich und im MOS-Bereich erzeugt werden können. In many cases, bipolar transistors and MOS-Transistor should interfere be realized, so that are desirable for reasons of cost process sequences, which can be produced at the same structures in the bipolar area and in the MOS area on the same semiconductor substrate. Ein Beispiel für einen derar tigen Prozeß ist in C. Wang et al., IEEE 1994 Bipolar/BICMOS Circuits and Technology Meeting, S. 234-237 beschrieben. An example of a Derar term process is described in C. Wang et al., IEEE 1994 Bipolar / BiCMOS Circuits and Technology Meeting, pp 234-237.

Aufgabe der vorliegenden Erfindung ist die Angabe eines ein fachen Herstellverfahrens für einen vertikalen Bipolartransi stor. The object of the present invention is to provide a a manufacturing method for a vertical fold Bipolartransi stor. Das Verfahren soll ferner mit der Herstellung eines MOS-Transistors ohne großen Aufwand integrierbar sein. The method should also be integrated with the production of a MOS transistor without great effort.

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst. This object is achieved by a method having the features of claim 1.

Bei der Erfindung wird auf einem Halbleitersubstrat, das ei nen Kollektor - bspw. einen vergrabenen Kollektor oder eine andere Kollektorkonstruktion - aufweist, zunächst eine erste isolierende Schicht , dann eine den Basisanschluß bildende erste leitende Schicht und eine zweite isolierende Schicht aufgebracht. Having initially a first insulating layer, then the base terminal forming first conductive layer and a second insulating layer is applied - In the invention, on a semiconductor substrate, the egg NEN Collector - a collector buried or other collector construction, for example.. In die erste leitende Schicht und die zweite isolierende Schicht wird mit Hilfe einer Maske eine Öffnung über dem aktiven Gebiet des Substrats geätzt. In the first conductive layer and the second insulating layer has an opening above the active region of the substrate is etched using a mask. Die erste iso lierende Schicht wird innerhalb der Öffnung und unter einem Teil des Basisanschlusses entfernt, der so entstandene Spalt wird mit einer leitenden Kontaktschicht aufgefüllt, indem vorzugsweise die Kontaktschicht in geringer Schichtdicke konform abgeschieden und isotrop geätzt wird. The first iso-regulating layer is removed within the opening and below a portion of the base terminal, the resulting gap is filled with a conductive contact layer by the contact layer is etched in a small layer thickness is conformally deposited and isotropically preferably. Auf diese Weise ist ein Kontakt zwischen dem Basisanschluß und dem Monosili zium (aktiven Gebiet) hergestellt. In this manner, a contact between the base terminal and the Monosili zium (active region) is made. Eine Implantation zur Er zeugung der Basis im Monosilizium kann vor oder nach der Er zeugung der Kontaktschicht erfolgen. Implantation of He based generation in mono silicon can take place before or after conviction, he said contact layer. An den Seitenwänden der Öffnung wird ein Spacer erzeugt. a spacer is produced on the side walls of the opening. Es wird eine zweite leitende Schicht als Emitteranschluß aufgebracht, der Emitter wird vorzugsweise durch Ausdiffusion aus dieser Schicht erzeugt. There is applied a second conductive layer as an emitter terminal, the emitter is preferably formed by outdiffusion from this layer.

Mit dem Verfahren kann sowohl ein pnp- als auch ein npn-Tran sistor hergestellt werden. With the method, both a pnp and an npn-Tran sistor can be prepared. Dabei kann als Substrat in beiden Fällen ein p- oder ein n-dotiertes Silizium-Substrat verwen det werden, wobei auf bekannte Weise, beispielsweise durch einen gesperrten pn-Übergang, der Transistors vom Substrat isoliert wird. In this case, as a substrate in both cases, a p- or an n-doped silicon substrate USAGE be det, which is isolated in a known manner, for example by a blocked pn junction of the transistor from the substrate.

Bei Integration mit einem MOS-Transistor ist vorgesehen, aus der ersten leitenden Schicht das Gate des MOS-Transistors zu bilden, wobei mit derselben Maske sowohl das Gate als auch die Öffnung definiert werden. When integrated with a MOS transistor is provided to form the gate of the MOS transistor of the first conductive layer, wherein defined with the same mask, both the gate and the opening. Die erste isolierende Schicht wird als Gatedielektrikum verwendet. The first insulating layer is used as gate dielectric. Während der Entfernung der ersten isolierenden Schicht, auch teilweise unter der er sten leitenden Schicht im Bipolar-Bereich, muß sichergestellt sein, daß das Gatedielektrikum unter dem Gate nicht angegrif fen wird. During removal of the first insulating layer, partly under which he sten conductive layer in the bipolar area, it must be ensured that the gate dielectric is not angegrif fen under the gate. Dazu kann eine Maske eingesetzt werden, die das Gate weit genug überdeckt. For this purpose, a mask can be used which covers the gate far enough. Die Maske kann aus Lack oder aus einer Hilfsschicht, die entsprechend strukturiert ist und aus einem Material besteht,das mit den nachfolgenden Prozessen verträglich ist (sog. Hartmaske), bestehen. The mask can (so-called. Hardmask) of lacquer or of an auxiliary layer that is correspondingly structured and consists of a material which is compatible with the subsequent processes, exist. Im Bipolar-Be reich kann diese Maske einen größeren Durchmesser als die Öffnung aufweisen, wenn die erste isolierende Schicht aus einem andern Material als die zweite besteht und selektiv zu dieser geätzt wird. In bipolar Be rich this mask may have a larger diameter than the opening when the first insulating layer of a different material than the second and is selectively etched to this.

Gleichzeitig mit dem Spacer an den Innenwänden der Öffnung kann ein Spacer an den Gate-Seitenwänden erzeugt werden, der bspw. als Maske zur selbstjustierten Implantation von Source und Drain dient. Simultaneously with the spacer on the inner walls of the opening, a spacer of, for example, can be generated on the gate side walls. Serves as a mask for self-aligned implantation of source and drain.

Wird, wie oben beschrieben, der MOS-Bereich während der Ätzung der ersten isolierenden Schicht unter der ersten leitenden Schicht mit einer Hilfsschicht abgedeckt, so wird die Hilfsschicht nach der Herstellung der Öffnung aufgebracht und - mit Hilfe einer Phototechnik - zumindest innerhalb der Öffnung wieder entfernt (Bildung der Hartmaske). Is as described above, the MOS region during the etching of the first insulating layer covered by the first conductive layer with an auxiliary layer, the auxiliary layer is applied after the production of the aperture, and - by means of a photographic technique - at least within the opening is removed again (formation of the hard mask). Gleichzeitig oder anschließend wird die erste isolierende Schicht in der Öffnung und teilweise unter dem Basisanschluß entfernt. Simultaneously or subsequently, the first insulating layer is removed in the opening and partially under the base terminal. Mit der Kontaktschicht wird der Spalt aufgefüllt, dann erfolgt die Implantation der Basis. With the contact layer, the gap is filled, then takes place the implantation of the base. Die Hilfsschicht wird entfernt. The auxiliary layer is removed. Wie bereits erläutert werden ein Spacer und ein Emitter mit einem Emitteranschluß hergestellt. a spacer and an emitter connected to an emitter terminal are made as already explained. Da die Basis und der Emitter von der gleichen Oberfläche ausgehend erzeugt werden, ist eine aufeinander abgestimmte Einstellung ihrer Dotierprofile im aktiven Gebiet möglich, so daß die geometrischen Toleranzen klein gehalten werden können. Since the base and the emitter are generated from the same surface, a coordinated adjustment of their doping profiles in active area is possible, so that the geometric tolerances can be kept small.

Die Erfindung wird im folgenden anhand von Ausführungsbei spielen, die in den Figuren dargestellt sind, näher erläu tert. The invention will be playing in the following with reference to exemplary embodiments, which are illustrated in the figures, erläu closer tert. Es zeigen Show it

Fig. 1 bis 8 einen Querschnitt durch ein Halbleitersubstrat jeweils im Bereich des Bipolartransistors (a) und des MOS-Transistors (b), an dem eine erste Ausführungsform des Ver fahrens erläutert wird, Fig. 1 to 8 a cross section through a semiconductor substrate respectively in the region of the bipolar transistor (a) and of the MOS transistor (b), to which a first embodiment of the process will be explained proceedings,

Fig. 9 bis 10 einen Querschnitt durch ein Halbleiter substrat im Bereich des Bipolartransistors, an dem eine zweite Ausführungsform des Verfahrens erläutert wird, FIGS. 9 to 10 is a cross section through a semiconductor substrate in the region to which a second embodiment of the method will be explained of the bipolar transistor,

Fig. 11 bis 14 einen Querschnitt durch ein Halbleiter substrat jeweils im Bereich des Bipolartransistors (a) und des MOS-Transistors (b), an dem eine dritte Ausführungsform des Verfahrens erläutert wird. Fig. 11 to 14 a cross section through a semiconductor substrate in the region of the bipolar transistor in each case (a) and of the MOS transistor (b) to which a third embodiment of the method will be explained.

Fig. 1: Das Verfahren wird anhand der Herstellung eines pnp-Transistors im Rahmen eines BICMOS-Prozesses beschrieben. Fig. 1: The method is described with reference to the production of a PNP transistor as part of a BiCMOS process. Da bei wird nicht auf alle Schritte des BICMOS-Prozesses einge gangen, andererseits sind nicht alle aufgeführten Schritte notwendig, wenn lediglich der Bipolartransistor gebildet wer den soll. when there is not addressed at all steps of the BiCMOS process is, on the other hand all the steps listed are not necessary if only the bipolar transistor formed who is the. Der mit a bezeichnete Figurenteil zeigt im folgen den einen Schnitt durch den Bipolarbereich, der mit b be zeichnete durch den MOS-Bereich. The designated with a figure part shows follow a section of the bipolar, the b be recorded by the MOS area.

Ausgangspunkt ist ein n-dotiertes Siliziumsubstrat 1 , das ei nen in bekannter Weise erzeugten p-dotierten vergrabenen Kol lektor 2 aufweist. The starting point is an n-doped silicon substrate 1, which NEN egg comprises in a known manner generated p-doped buried lecturer Kol. 2 An der Oberfläche des Substrats ist ein Isolationsgebiet 3 bspw. durch einen LOCOS-Prozeß gebildet, wodurch der vom Isolationsgebiet 3 umgebene aktive Bereich definiert ist. An isolation region 3 at the surface of the substrate, for example. Formed by a LOCOS process, thereby surrounded by the isolation region 3 active region is defined. Der aktive Bereich ist mit einer ersten iso lierenden Schicht 4 bedeckt. The active region is covered with a first layer iso lierenden. 4 In dem gleichzeitig herzustel lenden MOS-Bereich dient diese erste isolierende Schicht als Gatedielektrikum, sie ist also vorzugsweise eine dünne Sili ziumoxidschicht. In the same herzustel lumbar MOS region, this first insulating layer serves as the gate dielectric, so it is preferably a thin Sili ziumoxidschicht. Anschließend wird als erste leitende Schicht 5 insbesondere eine n-dotierte Polysiliziumschicht aufge bracht, die als Basisanschluß verwendet wird. Subsequently, in particular an n-doped polysilicon layer be introduced, which is used as a base terminal of the first conductive layer. 5 Gleichzeitig wird aus ihr das Gate des MOS-Transistors gebildet. At the same time the gate of the MOS transistor is formed from it.

Fig. 2: Auf der n-dotierten Polysiliziumschicht wird als zweite isolierende Schicht 6 eine Nitridschicht aufgebracht. Fig. 2: On the n-doped polysilicon layer, a nitride layer is deposited as a second insulating layer 6. Die zweite isolierende Schicht 6 besteht vorzugsweise aus ei nem von der ersten isolierenden Schicht 4 verschiedenen Mate rial, da sie sonst bei der späteren Herstellung des Spaltes unter dem Basisanschluß angegriffen würde. The second insulating layer 6 is preferably made of egg nem different from the first insulating layer 4 mate rial, since it would otherwise attacked during the subsequent manufacture of the gap below the base terminal. Mit Hilfe einer ersten Maske L1 wird eine Öffnung O in die Nitridschicht 6 und die Polysiliziumschicht 5 geätzt. With the aid of a first mask L1 an opening O in the nitride layer 6 and the polysilicon layer 5 is etched. Im MOS-Bereich wird mit Hilfe derselben Maske L1 das Gate strukturiert. In the MOS region is patterned using the same mask, the gate L1. Vorzugsweise wird die Lackmaske L1 nach der Ätzung der Nitridschicht 6 entfernt, dann wird die Polysiliziumschicht 5 geätzt. Preferably, the resist mask is removed L1 after the etching of the nitride layer 6, the polysilicon layer 5 is etched. Im MOS-Bereich kann sich nun die Herstellung von LDD-Gebieten (lightly doped drain) anschließen, die insbesondere eine oder mehrere Fototechniken sowie und Implantationen in bekannter Weise umfaßt. In the MOS region is now the preparation of LDD regions (lightly doped drain) can be followed, which comprises in particular one or more photo and techniques as well as implantations in a known manner. Ferner kann auf eventuell freiliegenden Substratgebieten und an den Seitenwänden von Gate und Basisanschluß ein sogenanntes Postoxid 4 ' in bekannter Weise erzeugt werden, welches den MOS-Transistor schützt. Further, a so-called post-oxide can be produced 4 'in known manner, possibly exposed substrate areas and on the side walls of the gate and the base terminal of which protects the MOS transistor.

Fig. 3: Mit Hilfe einer zweiten Maske L2 (Basismaske) wird nun die Basis implantiert. Fig. 3: With the aid of a second mask L2 (base form) will now be implanted base. Dazu wird eine Lackschicht L2 auf gebracht und mit Hilfe einer Phototechnik strukturiert. For this purpose, a resist layer L2 is brought to and patterned with the aid of a photo technique. Die Justierung dieser Maske ist unkritisch, sie muß lediglich die Öffnung O frei lassen und den Bereich des MOS-Transistors abdecken. The adjustment of this mask is not critical, it must only allow the opening O and freely cover the area of ​​the MOS transistor. Zusätzlich zur Basisimplantation kann eine Podestimplantation 7 ' erfolgen, um einen niederohmigen Kollektoranschluß zu ermöglichen. In addition to the base implant can be made a pedestal implantation 7 ', to allow a low-impedance collector terminal. Bei einem reinen Bi polar-Prozeß kann evtl., insbesondere wenn der Kollektoranschluß hinreichend hoch dotiert ist, auf die zweite Maske auch verzichtet werden, dh die Implantation erfolgt direkt durch die Öffnung O. When a pure Bi polar process may, particularly if the collector terminal is sufficiently highly doped also be dispensed with the second mask, that is, the implantation takes place directly through the opening O.

Fig. 4: Zwischen dem aktiven Bereich des Substrats und der Polysiliziumschicht 5 wird ein Spalt S hergestellt, indem die dort vorhandene erste isolierende Schicht 4 mittels einer isotropen Ätzung entfernt wird. Fig. 4: between the active region of the substrate and the polysilicon layer 5, a gap S is prepared by the presence therein first insulating layer 4 is removed by an isotropic etch. Die Ätzung erfolgt selektiv zum Nitrid 6 und zum Silizium. The etch is selective to nitride 6 and the silicon. Das Gateoxid im MOS-Bereich ist durch die Lackmaske L2 geschützt. The gate oxide in the MOS area is protected by the resist mask L2. Anschließend wird die Lackmaske L2 entfernt. Subsequently, the resist mask is removed L2.

Fig. 5: Der Spalt S wird mit einer leitenden Kontaktschicht 9 aufgefüllt, so daß der Basisanschluß 5 leitend mit dem ak tiven Gebiet verbunden ist. Fig. 5: The gap S is filled with a conductive contact layer 9, so that the base terminal 5 is conductively connected to the ac tive area. Dazu wird vorzugsweise eine dünne Polysiliziumschicht konform abgeschieden und isotrop geätzt, so daß sie lediglich im Spalt verbleibt. For this purpose, a thin polysilicon layer is etched preferably conformally deposited and isotropically, so that it only remains in the gap. An den übrigen Stellen, insbesondere im MOS-Bereich, ist sie vollständig entfernt. At the other locations, especially in the MOS area, it is completely removed. Dann wird mit bekannten Verfahren ein isolierender Spacer 10 beispielsweise aus Oxid an den Seitenwänden der Öffnung O hergestellt, der der Isolation des zu bildenden Emitteranschlusses gegenüber dem Basisanschluß dient und die Kontaktfläche für den Emitter definiert. Then using known methods, an insulating spacer 10, for example of oxide is formed on the side walls of the opening O, which is used for isolation of the to be formed emitter terminal relative to the base terminal and defines the contact area for the emitter. In einem BICMOS-Pro zeß kann dieser Spacer 10 gleichzeitig mit dem Spacer 10 an den Seitenwänden des Gates 5 , der bei der Souce-/Drain-Im plantation den Abstand zwischen Gate und Source bzw. Drain definiert, gebildet werden. Can process in a BICMOS-Pro, this spacer 10 at the same time are defined with the spacer 10 on the sidewalls of the gate 5, the plantation in Souce- / drain in the distance between the gate and source or drain is formed. In diesem Fall werden an schließend Source 11 und Drain 12 unter Abdeckung des Bipo larbereichs implantiert. In this case, source 11 and drain 12 are implanted under cover Bipo larbereichs closing on.

Fig. 6: Eine p-dotierte Polysiliziumschicht als zweite lei tende Schicht 13 und ggf. eine TEOS-Schicht als dritte iso lierende Schicht 14 werden aufgebracht, anschließend wird aus der p-Polysiliziumschicht 13 der Emitteranschuß strukturiert. Fig. 6 is a p-doped polysilicon layer as the second layer 13 tends lei and possibly a TEOS film as the third iso-regulating layer 14 can be applied, then is removed from the p-type polysilicon layer 13 of the Emitteranschuß structured. Dabei werden im MOS-Bereich die Schichten 13 , 14 entfernt. The layers 13, 14 are located in the MOS area. Der Emitter 15 entsteht vorzugsweise durch Ausdiffusion aus dem Emitteranschluß 13 . The emitter 15 preferably is formed by diffusion from the emitter terminal. 13 Die TEOS-Schicht 14 ist dabei nur notwendig, wenn auf dem Substrat auch ein npn-Transistor nach dem beschriebenen Verfahren hergestellt werden soll. The TEOS layer 14 is only necessary here, although an NPN transistor is to be produced by the process described on the substrate. Die p-dotierte Polysiliziumschicht 13 kann dann als Basisanschluß des npn-Transistors verwendet werden. The p-type polysilicon layer 13 can then be used as a base terminal of the npn transistor. Soll nur ein pnp-Transistor erzeugt werden, müssen nach Bilden des Emitteranschlusses nur noch der Basisanschluß 5 und der Kollektor 2 in geeigneter Weise mit einem bekannten Verfahren angeschlossen werden. If only a pnp transistor are produced, only the 5 base terminal and the collector 2 to be connected in a suitable manner by a known method after forming the emitter terminal.

Fig. 7: Das Verfahren kann, insbesondere wenn auch ein npn-Transistor hergestellt werden soll, folgendermaßen weiterge führt werden: Die seitliche Isolation der strukturierten zweiten leitenden Schicht 13 erfolgt vorzugsweise mittels ei nes weiteren Spacers 16 , der im beschriebenen BICMOS-Verfah ren als sogenannter Triple-Spacer ausgeführt wird. Fig. 7: The method can, especially if an NPN transistor is to also be prepared as follows weiterge be leads: The lateral insulation of the patterned second conductive layer 13 is preferably performed using egg nes further spacer 16, which ren in the described BICMOS procedural as so-called triple-Spacer is executed. Dafür wird eine dünne Oxid-Schicht 16 a, eine dünne Nitridschicht 16 b und eine Polysiliziumschicht abgeschieden, die Polysilizium schicht wird zu einem Spacer geätzt. For this, a thin oxide layer 16 a, a thin nitride layer 16 b and a polysilicon layer is deposited, the polysilicon layer is etched to a spacer. Selektiv zum Spacer wird das Nitrid geätzt, das Oxid wird selektiv zum Nitrid geätzt und zum Schluß der Polysiliziumspacer entfernt. Selectively to the spacer, the nitride is etched, the oxide is selectively etched and removed to nitride the end of the polysilicon spacers. Auf diese Weise entsteht die gezeigte Struktur 16 a, 16 b. In this manner, the structure shown 16 a, 16 b is formed.

Fig. 8: Das weitere BICMOS-Verfahren sieht vor, die Deck schichten auf dem Gate zu entfernen, so daß dabei der Nitrid spacer 16 b und das freiliegende Nitrid 6 entfernt werden. Fig. 8: The further BiCMOS process provides for the cover layers on the gate to be removed, so that thereby the nitride spacer 16 b and the exposed nitride 6 are removed. Da mit ist die erste leitende Schicht, der Basisanschluß 5 , von außen kontaktierbar. As with the first conductive layer, the base terminal 5, contacted from the outside. Für den Anschluß des Kollektors 2 wird ein außerhalb der Zeichenebene liegender Kollektoranschluß nach einem bekannten Verfahren gebildet. For the connection of the collector 2 is located outside the plane of the collector terminal is formed by a known method. Der MOS-Transistor wird ebenfalls wie üblich fertiggestellt (Abscheiden einer Isolationsschicht, Bilden von Source- und Drain-Anschluß usw.). The MOS transistor is also finished as usual (depositing an insulating layer, forming source and drain, etc.).

Mit dem Verfahren kann auf einfache Weise ein vertikaler Bi polartransistor in einem BICMOS-Prozeß realisiert werden. With the method, a vertical Bi can easily polar transistor are realized in a BICMOS process. Ge genüber einem konventionellen BICMOS-Prozeß umfaßt der Mehr aufwand das Aufbringen und Ätzen der zweiten isolierenden Schicht 6 , das Ätzen des Spaltes S und das Erzeugen der Kon taktschicht 9 in dem Spalt. Ge genüber a conventional BICMOS process comprising the expense More depositing and etching the second insulating layer 6, the etching of the gap S and the generation of the clock Kon layer 9 in the gap.

Der beschriebene Prozeß läßt sich noch weiter vereinfachen, indem Basis und LDD oder Emitter und Source/Drain-Gebiete gleichzeitig implantiert werden, wobei übereinstimmende Leit fähigkeitstypen Voraussetzung sind und im allgemeinen die Leistungsfähigkeit solcher Transistoren geringer ist. The process described can be further simplified by the base and emitter or LDD and source / drain regions are implanted simultaneously, with matching routing capability types are prerequisite, and generally the performance of such transistors is lower.

Der beschriebene Prozeß läßt sich mit nur geringem Aufwand erweitern zu einem BICMOS-Prozeß, der auch die Herstellung von vertikalen npn-Transistoren umfaßt. The process described can be extended to a Bi-CMOS process, which also includes the production of vertical NPN transistors with only little effort. Das den pnp-Emit teranschluß bildende p-dotierte Polysilizium dient dann auch zur Herstellung des npn-Basisanschlusses. The pnp Emit teranschluß forming p-doped polysilicon is then used for the production of the npn base terminal. Für den npn-Emit teranschluß wird eine zusätzliche n-dotierte Polysilizium schicht benötigt. teranschluß for the NPN Emit an additional n-doped polysilicon layer is needed.

Fig. 9: Die Fig. 9 und 10 zeigen geänderte Prozeßschritte gemäß einer zweiten Ausführungsform des Verfahren, mit der in besonders einfacher Weise ein vertikaler Bipolartransistor gebildet werden kann. Figure 9:.. Figures 9 and 10 show modified process steps according to a second embodiment of the method, a vertical bipolar transistor can be formed in a particularly simple manner. Es werden, ausgehend von der in Fig. 1a gezeigten Struktur, die zweite isolierende Schicht 6 und die erste Maske L1 aufgebracht, und es wird die Öffnung O in die Schichten geätzt. The second insulating layer 6 and the first mask L1 are, starting from the position shown in Fig. 1a structure, applied, and it is the opening O in the etched layers. Mit einer isotropen Ätzung wird die erste isolierende Schicht 4 geätzt und so der Spalt S zwischen dem Basisanschluß 5 und dem aktiven Gebiet erzeugt. With an isotropic etching, the first insulating layer 4 is etched, thus producing the gap S between the base terminal 5 and the active region. Vorzugsweise besteht die zweite isolierende Schicht 6 aus einem anderen Material als die erste isolierende Schicht 4 , so daß sie nicht seitlich angegriffen wird und auch anstelle von L1 als Maske bei der isotropen Ätzung dienen kann. Preferably, the second insulating layer 6 made of a different material than the first insulating layer 4, so that it is not attacked laterally, and also can serve as a mask during the isotropic etching instead of L1.

Fig. 10: Die Lackschicht L1 wird entfernt und der Spalt S wird wie oben beschrieben mit der Kontaktschicht aufgefüllt. Figure 10. The varnish layer L1 is removed and the gap S is filled with the contact layer as described above. Der dabei eingesetzte Polysilizium-Ätzschritt führt im allge meinen zu einem geringen Abtrag des Substrats. The used therein polysilicon etching step leads in general to a small mean removal of the substrate. Anschließend wird die Basis 7 implantiert, wobei auf eine Maske verzichtet werden kann. Subsequently, the base is implanted 7, it being possible to dispense with a mask. Die Lage der Basis wird von der durch die Kon taktschichtätzung tiefergesetzten Substratoberfläche aus de finiert. The location of the base of the finiert taktschichtätzung lower limits of the Kon substrate surface de. Der Transistor wird durch die Herstellung der iso lierenden Spacer 10 , Emitteranschluß 13 und Ausdiffusion des Emitters 15 fertiggestellt. The transistor is completed by the production of the iso lierenden Spacer 10, emitter terminal 13, and out-diffusion of the emitter 15 °. Die Emittertiefe wird dabei von derselben tiefergesetzten Substratoberfläche aus festgelegt wie die Basis 7 , so daß die elektrischen Eigenschaften des Transistors präzise einstellbar sind. The emitter depth is determined by the same set lower substrate surface as the base 7, so that the electrical properties of the transistor are precisely adjustable.

Fig. 11: Eine dritte Ausführungsform wird im Rahmen eines BiCMOS-Prozesses anhand von Schnitten durch den Bipolar-Be reich (a) und den MOS-Bereich (b) beschrieben. Fig. 11: A third embodiment will be described in the context of a BiCMOS process on the basis of cuts rich by bipolar Be (a) and the MOS region (b). Ausgangspunkt ist ein Substrat entsprechend Fig. 2a, b mit der Öffnung O, wobei in den folgenden Figuren der Kollektor nicht darge stellt ist. The starting point is a substrate according to Fig. 2a, b is with the opening O, which does not in the following figures the collector Darge. Darauf wird eine Hilfsschicht 17 , beispielsweise eine TEOS-Schicht, ganzflächig aufgebracht. It is an auxiliary layer 17, for example a TEOS layer over the entire surface. Die Hilfsschicht 17 sollte die Öffnung nicht auffüllen, damit sie aus der Öff nung ohne lange Überätzzeit wieder entfernbar ist. The auxiliary layer 17 should not fill the opening so that they can be removed again from the Öff voltage without long over-etching.

Fig. 12: Mit Hilfe einer nicht dargestellten Lackmaske wird die Hilfsschicht aus der Öffnung entfernt und bildet so die zweite Maske; Fig. 12: Using a resist mask, not shown, the auxiliary layer is removed from the opening and thus forms the second mask; dabei wird vorzugsweise ein isotroper Ätzprozeß eingesetzt. thereby, an isotropic etching process is preferably used. Bei den gewählten Schichten 4 , 17 aus Oxid wird gleichzeitig die erste isolierende Schicht unter dem Basisanschluß entfernt und der Spalt gebildet, bei einer anderen Hilfsschicht muß ein weiterer Ätzprozeß durchgeführt werden. With the selected layers 4, 17 of oxide, the first insulating layer is simultaneously removed from under the base terminal and the gap formed in a different auxiliary layer, a further etching process must be performed. Im MOS-Bereich bleibt die Hilfsschicht 17 vorhanden. In the MOS area, the auxiliary layer 17 remains. Anschließend wird die Lackmaske entfernt. Subsequently, the resist mask is removed. Die Hilfsschicht 17 bildet also eine Hartmaske, die wie die Lackmaske L2 der er sten Ausführungsform den MOS-Transistor während der Gateoxid ätzung und der Implantation abdeckt. The auxiliary layer 17 thus forms a hard mask, the resist mask as the L2 he sten embodiment etching the MOS transistor during the gate oxide and the implantation covers.

Fig. 13: Wie zuvor beschrieben wird mit der Kontaktschicht 9 aus Polysilizium der Spalt aufgefüllt, wobei in diesem Ausführungsbeispiel die Hartmaske 17 auf der Anordnung verbleibt. Fig. 13: As described above, filled with the contact layer 9 made of polysilicon of the gap, the hard mask 17 remains in this embodiment, on the array. Der zur Entfernung des Polysiliziums außerhalb des Spaltes eingesetzte Naßätzprozeß erzeugt eine Stufe in der Substratoberfläche. The wet etching process used to remove the polysilicon outside of the gap produces a step in the substrate surface. Anschließend erfolgt die Basis- und ggf. die Podestimplantation 7 , 7 '. Subsequently, the base and optionally the pedestal implantation 7, 7 'occurs.

Fig. 14: Die Hilfsschicht 17 aus TEOS wird beispielsweise durch eine Naßätzung entfernt. Fig. 14: The auxiliary layer 17 of TEOS is removed for example by wet etching. Dann kann die Anordnung wie im ersten Ausführungsbeispiel beschrieben fertiggestellt werden, insbesondere werden isolierende Spacer 10 an den Seitenwänden der Öffnung erzeugt, die gleichzeitig mit Spacern 10 am Gate zur Definition der Source-/Drain-Bereiche 11 , 12 erzeugt werden können, und es werden Emitter 15 und Emitteranschluß 13 hergestellt, ggf. ist der Emitteranschluß mit einer Isolationsschicht 14 abgedeckt. Then, the assembly can be completed as described in the first embodiment, in particular insulating spacers 10 generated on the side walls of the opening which are at the same time with spacers 10 at the gate to define source / drain regions 11, 12 can be generated, and emitter 15 and emitter terminal 13 made, if necessary, the emitter terminal is covered with an insulating layer fourteenth

Die dritte Ausführungsform ermöglicht die Herstellung eines vertikalen Transistors mit verbesserten elektrischen Eigen schaften aufgrund der präzis einstellbaren relativen Lage von Basis und Emitter in einem Bipolar- oder BICMOS-Prozeß. The third embodiment enables the production of a vertical transistor with improved electrical properties due to the inherent precision adjustable relative position of the base and emitter in a bipolar or BiCMOS process. Dazu muß lediglich die Hilfsschicht aufgebracht, strukturiert und entfernt werden. For this, the auxiliary layer must only deposited, patterned and removed. Diese Hartmaske ist im Gegensatz zur Lackmaske mit der Polysiliziumabscheidung kompatibel, so daß der Spalt vor der Basisimplantation aufgefüllt werden kann. This hard mask is in contrast to the resist mask with the polysilicon deposition compatible, so that the gap in front of the base implant can be filled.

Claims (15)

  1. 1. Herstellverfahren für einen vertikalen Bipolartransistor in einem Halbleitersubstrat mit einem aktiven Gebiet, das ei nen vergrabenen Kollektor ( 2 ) aufweist, mit folgenden Schrit ten: 1 comprises manufacturing method for a vertical bipolar transistor in a semiconductor substrate having an active region, nen the egg buried collector (2), with the following ten Schrit:
    • - Aufbringen einer ersten isolierenden Schicht ( 4 ) auf dem aktiven Gebiet - depositing a first insulating layer (4) on the active region
    • - Aufbringen einer ersten leitenden Schicht ( 5 ) - applying a first conductive layer (5)
    • - Aufbringen einer zweiten isolierenden Schicht ( 6 ) - depositing a second insulating layer (6)
    • - Ätzen einer Öffnung (O) durch die zweite isolierende Schicht ( 6 ) und die erste leitende Schicht ( 5 ) über einem Teil des aktiven Gebietes - etching an opening (O) through the second insulating layer (6) and the first conductive layer (5) over a portion of the active region
    • - isotropes Ätzen der ersten isolierenden Schicht ( 4 ), so daß ein Spalt (S) zwischen der Oberfläche des aktiven Gebietes und der ersten leitenden Schicht ( 5 ) entsteht - isotropic etching of the first insulating layer (4), so that a gap (S) is formed between the surface of the active region and the first conductive layer (5)
    • - Erzeugen einer Basis im aktiven Gebiet durch Implantation in die Öffnung (O) - generating a base in the active region by implantation into the opening (O)
    • - Erzeugen einer Kontaktschicht ( 9 ), die den Spalt auffüllt und die Basis mit der ersten leitenden Schicht verbindet - generating a contact layer (9) fills the gap and connects the base with the first conductive layer
    • - Erzeugen von isolierenden Spacern ( 10 ) an den Seitenwänden der Öffnung - generating insulating spacers (10) on the side walls of the opening
    • - Erzeugen einer zweiten leitenden Schicht ( 13 ) als Emit teranschluß in der verbleibenden Öffnung und Erzeugen eines mit dem Emitteranschluß verbundenen Emitters im aktiven Ge biet - generating a second conductive layer (13) than in the remaining Emit teranschluß opening and generating a connected to the emitter terminal of emitter in the Ge active Bidding
    • - Erzeugen eines Anschlusses für den vergrabenen Kollektor. - producing a connection for the buried collector.
  2. 2. Verfahren nach Anspruch 1, bei dem die Kontaktschicht ( 9 ) durch konformes Abscheiden einer Polysiliziumschicht und an schließende isotrope Rückätzung erzeugt wird. 2. The method of claim 1, wherein the contact layer (9) is produced by conformally depositing a polysilicon layer and on closing isotropic etch back.
  3. 3. Verfahren nach einem der Ansprüche 1 oder 2, bei dem die erste ( 4 ) und die zweite isolierende Schicht ( 6 ) aus ver schiedenen Materialien bestehen. 3. A method according to any one of claims 1 or 2, wherein the first (4) and the second insulating layer (6) from ver different materials.
  4. 4. Verfahren nach Anspruch 3, bei dem bei der isotropen Ät zung der ersten isolierenden Schicht ( 4 ) die zweite isolie rende Schicht ( 6 ) als Maske verwendet wird. 4. The method of claim 3, wherein in the isotropic Ät the first insulating layer (4) wetting the second isolie Rende layer (6) is used as a mask.
  5. 5. Verfahren nach einem der Ansprüche 3 bis 4, bei dem die erste isolierende Schicht ( 4 ) aus Siliziumoxid und die zweite isolierende Schicht ( 6 ) aus Siliziumnitrid besteht. 5. The method according to any one of claims 3 to 4, wherein the first insulating layer (4) of silicon oxide and the second insulating layer (6) made of silicon nitride.
  6. 6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die Kontaktschicht ( 9 ) vor der Implantation der Basis erzeugt wird. 6. A method according to any one of claims 1 to 5, wherein the contact layer (9) is generated prior to the implantation of the base.
  7. 7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem nach Herstellen der Öffnung (O) eine Hilfsschicht ( 17 ) aufgebracht und innerhalb der Öffnung wieder entfernt wird, Is applied 7. The method according to any one of claims 1 to 6, wherein after forming the opening (O), an auxiliary layer (17) and removed within the opening,
    bei dem dann der Spalt (S) erzeugt und mit der Kontaktschicht ( 9 ) aufgefüllt wird und in which then the gap (S) is generated and filled with the contact layer (9) and
    bei dem anschließend die Implantation der Basis ( 7 ) erfolgt. takes place at the then the implantation of the base (7).
  8. 8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem als zweite leitende Schicht ( 13 ) eine dotierte Polysilizium schicht verwendet wird und der Emitter durch Ausdiffusion aus dem dotierten Polysilizium in das aktive Gebiet erzeugt wird. 8. The method according to any one of claims 1 to 7, wherein as the second conductive layer (13) comprises a doped polysilicon layer is used and the emitter is produced by outdiffusion from the doped polysilicon in the active region.
  9. 9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem zur Erzeugung eines npn-Transistors die erste leitende Schicht aus p-dotiertem Polysilizium besteht und die zweite leitende Schicht ( 13 ) aus n-dotiertem Polysilizium besteht. 9. The method according to any one of claims 1 to 8, wherein to produce an npn transistor, the first conductive layer of p-doped polysilicon and the second conductive layer (13) of n-doped polysilicon.
  10. 10. Verfahren nach einem der Ansprüche 1 bis 8, bei dem zur Erzeugung eines pnp-Transistors die erste leitende Schicht ( 5 ) aus n-dotiertem Polysilizium besteht und die zweite lei tende Schicht ( 13 ) aus p-dotiertem Polysilizium besteht. 10. A method according to any one of claims 1 to 8, in which there is to produce a pnp transistor, the first conductive layer (5) of n-doped polysilicon and the second lei tend layer (13) of p-doped polysilicon.
  11. 11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem auf dem Halbleitersubstrat ( 1 ) ein MOS-Transistor erzeugt wird, wobei aus der ersten leitenden Schicht ( 5 ) das Gate des MOS-Transistors gebildet wird. 11. The method according to any one of claims 1 to 10, wherein on the semiconductor substrate (1) is a MOS transistor is formed, wherein the gate of the MOS transistor is formed from the first conductive layer (5).
  12. 12. Verfahren nach Anspruch 11, 12. The method according to claim 11,
    • - bei dem nach dem Aufbringen der zweiten isolierenden Schicht ( 6 ) die erste leitende ( 5 ) und die zweite isolie rende Schicht ( 6 ) mit Hilfe einer Maske (L1) geätzt werden, so daß im Bereich des MOS-Transistors das Gate und im Be reich des Bipolartransistors die Öffnung (O) gleichzeitig gebildet werden, - the first conductive (5) and the second isolie Rende layer (6) by means of a mask (L1) are etched in which, after the application of the second insulating layer (6), so that in the region of the MOS transistor the gate and be region of the bipolar transistor, the opening (O) are formed simultaneously,
    • - bei dem dann eine zweite Maske (L2, 17 ) aufgebracht wird, welche den MOS-Bereich abdeckt und die Öffnung freiläßt, und die Basisimplantation und ggf. eine Podestimplantation ( 7 ') erfolgt, - in which then a second mask (L2, 17) is applied, which covers the MOS area and leaves free the opening, and is effected, the base implantation and, if necessary, a pedestal implantation (7 '),
    • - bei dem dann die erste isolierende Schicht ( 4 ) isotrop un ter Bildung des Spaltes (S) geätzt wird und anschließend die zweite Maske (L2, 17 ) entfernt wird, - in which then the first insulating layer (4) isotropically un ter form the gap (S) is etched and then the second mask (L2, 17) is removed,
    • - bei dem anschließend die Kontaktschicht ( 9 ) konform abge schieden und isotrop geätzt wird, so daß sie lediglich im Spalt verbleibt, - in which then conform abge eliminated the contact layer (9) and is isotropically etched so that it only remains in the gap,
    • - bei dem dann an den Seitenwänden der Öffnung und des Gates gleichzeitig isolierende Spacer ( 10 ) erzeugt werden und Source ( 11 ) und Drain ( 12 ) des MOS-Transistors implantiert werden, - in which are then generated on the side walls of the opening of the gate and at the same insulating spacer (10) and source (11) and drain (12) of the MOS transistor to be implanted,
    • - bei dem die zweite leitende Schicht ( 13 ) und eine dritte isolierende Schicht ( 14 ) aufgebracht und unter Bildung des Emitteranschlusses ( 13 ) strukturiert werden, - are applied in which the second conductive layer (13) and a third insulating layer (14) and to form the emitter terminal (13) structured,
    • - bei dem unter Einsatz der dritten isolierenden Schicht ( 14 ) als Maske die zweite isolierende Schicht ( 6 ) geätzt wird, bis ein Teil der ersten leitenden Schicht freiliegt. - in which, using said third insulating layer (14) the second insulating layer (6) is etched as a mask, to a part of the first conductive layer is exposed.
  13. 13. Verfahren nach Anspruch 11, 13. The method according to claim 11,
    • - bei dem nach dem Aufbringen der zweiten isolierenden Schicht ( 6 ) die erste leitende ( 5 ) und die zweite isolie rende Schicht ( 6 ) mit Hilfe einer Maske (L1) geätzt werden, so daß im Bereich des MOS-Transistors das Gate und im Be reich des Bipolartransistors die Öffnung (O) gleichzeitig gebildet werden, - the first conductive (5) and the second isolie Rende layer (6) by means of a mask (L1) are etched in which, after the application of the second insulating layer (6), so that in the region of the MOS transistor the gate and be region of the bipolar transistor, the opening (O) are formed simultaneously,
    • - bei dem dann die Hilfsschicht ( 17 ) aufgebracht und im Bereich der Öffnung wieder entfernt wird, so daß die zweite Maske gebildet wird, - in which then the auxiliary layer (17) deposited and removed again in the region of the opening, so that the second mask is formed,
    • - bei dem dann der Spalt erzeugt wird, die Kontaktschicht ( 9 ) konform abgeschieden und isotrop geätzt wird, so daß sie lediglich im Spalt verbleibt, - in which then the gap is produced, the contact layer (9) is etched isotropically deposited and compliant, so that it only remains in the gap,
    • - bei dem dann die Basisimplantation ( 7 ) und ggf. die Po destimplantation ( 7 ') erfolgt und die Hilfsschicht ( 17 ) entfernt wird, - in which then occurs, the base implantation (7) and possibly the Po least implantation (7 ') and the auxiliary layer (17) is removed,
    • - bei dem dann an den Seitenwänden der Öffnung und des Gates gleichzeitig isolierende Spacer ( 10 ) erzeugt werden und Source ( 11 ) und Drain ( 12 ) des MOS-Transistors implantiert werden, - in which are then generated on the side walls of the opening of the gate and at the same insulating spacer (10) and source (11) and drain (12) of the MOS transistor to be implanted,
    • - bei dem die zweite leitende Schicht ( 13 ) und eine dritte isolierende Schicht ( 14 ) aufgebracht und unter Bildung des Emitteranschlusses ( 13 ) strukturiert werden, - are applied in which the second conductive layer (13) and a third insulating layer (14) and to form the emitter terminal (13) structured,
    • - bei dem unter Einsatz der dritten isolierenden Schicht ( 14 ) als Maske die zweite isolierende Schicht ( 6 ) geätzt wird, bis ein Teil der ersten leitenden Schicht freiliegt. - in which, using said third insulating layer (14) the second insulating layer (6) is etched as a mask, to a part of the first conductive layer is exposed.
  14. 14. Verfahren nach Anspruch 12 oder 13, bei dem nach Bildung des Emitteranschlusses ( 13 ) weitere isolierende Spacer an den Seitenwänden dieser Schichtstruktur ( 13 , 14 ) hergestellt wer den und die weiteren isolierenden Spacer ( 16 a, b) als Maske bei der Ätzung der zweiten isolierenden Schicht verwendet werden. 14. The method of claim 12 or 13, wherein after formation of the emitter terminal (13) further insulating spacers on the side walls of the layer structure (13, 14) produced who the and the further insulating spacer (16 a, b) as a mask during the etching the second insulating layer may be used.
  15. 15. Vertikaler Bipolartransistor, erhältlich durch das Ver fahren nach einem der Ansprüche 1 bis 14. 15. A vertical bipolar transistor, obtainable by the Ver drive according to one of claims 1 to 14.
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