DE19742624A1 - Vertical bipolar transistor - Google Patents

Vertical bipolar transistor

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Abstract

Vertical bipolar transistor production comprises applying a first insulating layer, a conductive layer (5) and a second insulating layer (6) onto a semiconductor substrate, etching an opening, isotropically etching the first insulating layer to produce a gap and then filling the gap with a contact layer. A vertical bipolar transistor is produced in an active semiconductor substrate zone having a buried collector (2) by: (a) successively applying a first insulating layer, a first conductive layer (5) and a second insulating layer (6) onto the active zone; (b) etching an opening through the second insulating layer (6) and the conductive layer (5); (c) isotropically etching the first insulating layer to produce a gap between the active region surface and the first conductive layer (5); (d) producing the base by implantation in the opening; (e) producing a contact layer which fills the gap and connects the base to the first conductive layer; (f) producing insulating spacers on the opening side walls; (g) producing a second conductive layer (13) as the emitter connection in the remaining opening and producing an emitter connected to the emitter connection in the active region; and (h) producing a connection for the buried collector. An Independent claim is also included for a vertical bipolar transistor produced by the above process.

Description

Die Erfindung betrifft ein Herstellverfahren für einen verti­ kalen Bipolartransistor in einem Halbleitersubstrat sowie ein derartiges Herstellverfahren, bei dem in dem Halbleiter­ substrat zusätzlich ein MOS-Transistor erzeugt wird.The invention relates to a manufacturing method for a verti kalen bipolar transistor in a semiconductor substrate and a such manufacturing process, in which in the semiconductor A MOS transistor is additionally produced.

In integrierten Schaltungen werden als Bipolartransistoren npn-Transistoren oder pnp-Transistoren eingesetzt, je nach Anwendung werden auch beide Typen gleichzeitig benötigt. Die Transistoren können grundsätzlich in vertikaler Bauweise oder in lateraler Bauweise realisiert werden. Dabei weisen verti­ kale Bipolartransistoren bessere elektrische Eigenschaften auf, insbesondere zeichnen sie sich durch hohe Geschwindig­ keit und einen niedrigen Flächenbedarf aus. Die Geschwindig­ keit eines lateralen Transistors ist demgegenüber niedrig, da seine Basisweite durch die Fotolithographie bestimmt wird und daher größer ist. Ein Herstellverfahren für einen vertikalen npn-Transistor ist bspw. in H. Klose et al., IEEE 1993 Bipo­ lar Circuits and Technology Meeting, S. 125-127 beschrieben.In integrated circuits are called bipolar transistors npn transistors or pnp transistors are used, depending on Both types are also required at the same time. The Transistors can basically be vertical or can be realized in a lateral design. Here verti kale bipolar transistors better electrical properties on, in particular they are characterized by high speed and a low space requirement. The speed In contrast, the speed of a lateral transistor is low because its base width is determined by photolithography and is therefore larger. A manufacturing process for a vertical NPN transistor is described, for example, in H. Klose et al., IEEE 1993 Bipo lar Circuits and Technology Meeting, pp. 125-127.

In vielen Fällen sollen Bipolartransistoren und MOS-Transi­ storen auf demselben Halbleitersubstrat realisiert werden, so daß aus Kostengründen Prozeßfolgen wünschenswert sind, mit denen gleichzeitig Strukturen im Bipolar-Bereich und im MOS-Bereich erzeugt werden können. Ein Beispiel für einen derar­ tigen Prozeß ist in C. Wang et al., IEEE 1994 Bipolar/BICMOS Circuits and Technology Meeting, S. 234-237 beschrieben.In many cases, bipolar transistors and MOS transistors can be realized on the same semiconductor substrate, so that process consequences are desirable for cost reasons, with which at the same time structures in the bipolar area and in MOS area can be generated. An example of a derar The actual process is in C. Wang et al., IEEE 1994 Bipolar / BICMOS Circuits and Technology Meeting, pp. 234-237.

Aufgabe der vorliegenden Erfindung ist die Angabe eines ein­ fachen Herstellverfahrens für einen vertikalen Bipolartransi­ stor. Das Verfahren soll ferner mit der Herstellung eines MOS-Transistors ohne großen Aufwand integrierbar sein. The object of the present invention is to provide a fold manufacturing process for a vertical bipolar transi sturgeon. The method is also intended to produce a MOS transistor can be integrated without much effort.  

Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst.This task is accomplished by a process with the characteristics of Claim 1 solved.

Bei der Erfindung wird auf einem Halbleitersubstrat, das ei­ nen Kollektor - bspw. einen vergrabenen Kollektor oder eine andere Kollektorkonstruktion - aufweist, zunächst eine erste isolierende Schicht , dann eine den Basisanschluß bildende erste leitende Schicht und eine zweite isolierende Schicht aufgebracht. In die erste leitende Schicht und die zweite isolierende Schicht wird mit Hilfe einer Maske eine Öffnung über dem aktiven Gebiet des Substrats geätzt. Die erste iso­ lierende Schicht wird innerhalb der Öffnung und unter einem Teil des Basisanschlusses entfernt, der so entstandene Spalt wird mit einer leitenden Kontaktschicht aufgefüllt, indem vorzugsweise die Kontaktschicht in geringer Schichtdicke konform abgeschieden und isotrop geätzt wird. Auf diese Weise ist ein Kontakt zwischen dem Basisanschluß und dem Monosili­ zium (aktiven Gebiet) hergestellt. Eine Implantation zur Er­ zeugung der Basis im Monosilizium kann vor oder nach der Er­ zeugung der Kontaktschicht erfolgen. An den Seitenwänden der Öffnung wird ein Spacer erzeugt. Es wird eine zweite leitende Schicht als Emitteranschluß aufgebracht, der Emitter wird vorzugsweise durch Ausdiffusion aus dieser Schicht erzeugt.In the invention is on a semiconductor substrate, the egg a collector - e.g. a buried collector or a other collector construction - initially has a first insulating layer, then a base connection first conductive layer and a second insulating layer upset. In the first conductive layer and the second insulating layer is opened with the help of a mask etched over the active area of the substrate. The first iso layer is inside the opening and under a Part of the base connection removed, the resulting gap is filled with a conductive contact layer by preferably the contact layer in a small layer thickness is deposited conformally and isotropically etched. In this way is a contact between the base connection and the monosili zium (active area). An implantation for Er Generation of the base in monosilicon can take place before or after the Er generation of the contact layer. On the side walls of the A spacer is created in the opening. It will be a second senior Layer applied as an emitter connection, the emitter preferably produced by diffusion out of this layer.

Mit dem Verfahren kann sowohl ein pnp- als auch ein npn-Tran­ sistor hergestellt werden. Dabei kann als Substrat in beiden Fällen ein p- oder ein n-dotiertes Silizium-Substrat verwen­ det werden, wobei auf bekannte Weise, beispielsweise durch einen gesperrten pn-Übergang, der Transistors vom Substrat isoliert wird.With the method, both a pnp and an npn tran sistor are manufactured. It can be used as a substrate in both Use a p- or an n-doped silicon substrate be detected, in a known manner, for example by a blocked pn junction, the transistor from the substrate is isolated.

Bei Integration mit einem MOS-Transistor ist vorgesehen, aus der ersten leitenden Schicht das Gate des MOS-Transistors zu bilden, wobei mit derselben Maske sowohl das Gate als auch die Öffnung definiert werden. Die erste isolierende Schicht wird als Gatedielektrikum verwendet. Während der Entfernung der ersten isolierenden Schicht, auch teilweise unter der er­ sten leitenden Schicht im Bipolar-Bereich, muß sichergestellt sein, daß das Gatedielektrikum unter dem Gate nicht angegrif­ fen wird. Dazu kann eine Maske eingesetzt werden, die das Gate weit genug überdeckt. Die Maske kann aus Lack oder aus einer Hilfsschicht, die entsprechend strukturiert ist und aus einem Material besteht,das mit den nachfolgenden Prozessen verträglich ist (sog. Hartmaske), bestehen. Im Bipolar-Be­ reich kann diese Maske einen größeren Durchmesser als die Öffnung aufweisen, wenn die erste isolierende Schicht aus einem andern Material als die zweite besteht und selektiv zu dieser geätzt wird.When integrated with a MOS transistor is provided from the gate of the MOS transistor to the first conductive layer form, with the same mask both the gate and the opening can be defined. The first insulating layer is used as a gate dielectric. During the removal the first insulating layer, also partially under that  Most conductive layer in the bipolar area must be ensured be that the gate dielectric under the gate is not attacked will. A mask can be used to do this Gate covered far enough. The mask can be made of lacquer or an auxiliary layer that is structured accordingly and made of a material that is compatible with the subsequent processes is compatible (so-called hard mask). In the bipolar region rich, this mask can have a larger diameter than that Have opening when the first insulating layer is made of a different material than the second and selectively this is etched.

Gleichzeitig mit dem Spacer an den Innenwänden der Öffnung kann ein Spacer an den Gate-Seitenwänden erzeugt werden, der bspw. als Maske zur selbstjustierten Implantation von Source und Drain dient.Simultaneously with the spacer on the inner walls of the opening a spacer can be created on the gate sidewalls that For example, as a mask for self-aligned implantation of source and drain serves.

Wird, wie oben beschrieben, der MOS-Bereich während der Ätzung der ersten isolierenden Schicht unter der ersten leitenden Schicht mit einer Hilfsschicht abgedeckt, so wird die Hilfsschicht nach der Herstellung der Öffnung aufgebracht und - mit Hilfe einer Phototechnik - zumindest innerhalb der Öffnung wieder entfernt (Bildung der Hartmaske). Gleichzeitig oder anschließend wird die erste isolierende Schicht in der Öffnung und teilweise unter dem Basisanschluß entfernt. Mit der Kontaktschicht wird der Spalt aufgefüllt, dann erfolgt die Implantation der Basis. Die Hilfsschicht wird entfernt. Wie bereits erläutert werden ein Spacer und ein Emitter mit einem Emitteranschluß hergestellt. Da die Basis und der Emitter von der gleichen Oberfläche ausgehend erzeugt werden, ist eine aufeinander abgestimmte Einstellung ihrer Dotierprofile im aktiven Gebiet möglich, so daß die geometrischen Toleranzen klein gehalten werden können.If, as described above, the MOS area during the Etching the first insulating layer under the first conductive layer covered with an auxiliary layer, so the auxiliary layer is applied after the opening has been produced and - with the help of a photo technique - at least within the Opening removed again (formation of hard mask). At the same time or afterwards, the first isolates Layer in the opening and partially under the base connection away. The gap is filled with the contact layer, then the base is implanted. The auxiliary layer will be removed. As already explained, a spacer and an emitter is manufactured with an emitter connection. Since the Base and emitter from the same surface generated is a coordinated setting their doping profiles possible in the active area, so that the geometric tolerances can be kept small.

Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen, die in den Figuren dargestellt sind, näher erläu­ tert. Es zeigen The invention is described below with reference to exemplary embodiments play, which are shown in the figures, explained in more detail tert. Show it  

Fig. 1 bis 8 einen Querschnitt durch ein Halbleitersubstrat jeweils im Bereich des Bipolartransistors (a) und des MOS-Transistors (b), an dem eine erste Ausführungsform des Ver­ fahrens erläutert wird, Fig. 1 to 8 a cross section through a semiconductor substrate respectively in the region of the bipolar transistor (a) and of the MOS transistor (b), to which a first embodiment of the process is explained proceedings,

Fig. 9 bis 10 einen Querschnitt durch ein Halbleiter­ substrat im Bereich des Bipolartransistors, an dem eine zweite Ausführungsform des Verfahrens erläutert wird, FIGS. 9 to 10 is a cross section through a semiconductor substrate in the region to which a second embodiment of the method will be explained of the bipolar transistor,

Fig. 11 bis 14 einen Querschnitt durch ein Halbleiter­ substrat jeweils im Bereich des Bipolartransistors (a) und des MOS-Transistors (b), an dem eine dritte Ausführungsform des Verfahrens erläutert wird. Fig. 11 to 14 a cross section of a semiconductor on which a third embodiment of the method will be explained respectively in the region of the bipolar transistor substrate (a) and of the MOS transistor (b).

Fig. 1: Das Verfahren wird anhand der Herstellung eines pnp-Transistors im Rahmen eines BICMOS-Prozesses beschrieben. Da­ bei wird nicht auf alle Schritte des BICMOS-Prozesses einge­ gangen, andererseits sind nicht alle aufgeführten Schritte notwendig, wenn lediglich der Bipolartransistor gebildet wer­ den soll. Der mit a bezeichnete Figurenteil zeigt im folgen­ den einen Schnitt durch den Bipolarbereich, der mit b be­ zeichnete durch den MOS-Bereich. Fig. 1: The method is described using the manufacture of a pnp transistor in the context of a BICMOS process. Since not all steps of the BICMOS process are dealt with, on the other hand not all of the steps listed are necessary if only the bipolar transistor is to be formed. The part of the figure denoted by a shows in the following a section through the bipolar region, which is denoted by b through the MOS region.

Ausgangspunkt ist ein n-dotiertes Siliziumsubstrat 1, das ei­ nen in bekannter Weise erzeugten p-dotierten vergrabenen Kol­ lektor 2 aufweist. An der Oberfläche des Substrats ist ein Isolationsgebiet 3 bspw. durch einen LOCOS-Prozeß gebildet, wodurch der vom Isolationsgebiet 3 umgebene aktive Bereich definiert ist. Der aktive Bereich ist mit einer ersten iso­ lierenden Schicht 4 bedeckt. In dem gleichzeitig herzustel­ lenden MOS-Bereich dient diese erste isolierende Schicht als Gatedielektrikum, sie ist also vorzugsweise eine dünne Sili­ ziumoxidschicht. Anschließend wird als erste leitende Schicht 5 insbesondere eine n-dotierte Polysiliziumschicht aufge­ bracht, die als Basisanschluß verwendet wird. Gleichzeitig wird aus ihr das Gate des MOS-Transistors gebildet. The starting point is an n-doped silicon substrate 1 , which has a p-doped buried collector 2 produced in a known manner. An insulation region 3 is formed on the surface of the substrate, for example by a LOCOS process, as a result of which the active region surrounded by the insulation region 3 is defined. The active area is covered with a first insulating layer 4 . In the MOS region to be produced simultaneously, this first insulating layer serves as a gate dielectric, so it is preferably a thin silicon oxide layer. Subsequently, an n-doped polysilicon layer, which is used as the base connection, is in particular brought up as the first conductive layer 5 . At the same time, the gate of the MOS transistor is formed from it.

Fig. 2: Auf der n-dotierten Polysiliziumschicht wird als zweite isolierende Schicht 6 eine Nitridschicht aufgebracht. Die zweite isolierende Schicht 6 besteht vorzugsweise aus ei­ nem von der ersten isolierenden Schicht 4 verschiedenen Mate­ rial, da sie sonst bei der späteren Herstellung des Spaltes unter dem Basisanschluß angegriffen würde. Mit Hilfe einer ersten Maske L1 wird eine Öffnung O in die Nitridschicht 6 und die Polysiliziumschicht 5 geätzt. Im MOS-Bereich wird mit Hilfe derselben Maske L1 das Gate strukturiert. Vorzugsweise wird die Lackmaske L1 nach der Ätzung der Nitridschicht 6 entfernt, dann wird die Polysiliziumschicht 5 geätzt. Im MOS-Bereich kann sich nun die Herstellung von LDD-Gebieten (lightly doped drain) anschließen, die insbesondere eine oder mehrere Fototechniken sowie und Implantationen in bekannter Weise umfaßt. Ferner kann auf eventuell freiliegenden Substratgebieten und an den Seitenwänden von Gate und Basisanschluß ein sogenanntes Postoxid 4' in bekannter Weise erzeugt werden, welches den MOS-Transistor schützt. Fig. 2: n-doped polysilicon on the layer is applied as the second insulating layer 6, a nitride layer. The second insulating layer 6 preferably consists of egg nem from the first insulating layer 4 different material, since it would otherwise be attacked during the subsequent production of the gap under the base connection. With the aid of a first mask L1, an opening O is etched into the nitride layer 6 and the polysilicon layer 5 . In the MOS area, the gate is structured using the same mask L1. The resist mask L1 is preferably removed after the etching of the nitride layer 6 , then the polysilicon layer 5 is etched. In the MOS area, the manufacture of LDD areas (lightly doped drain) can now follow, which in particular comprises one or more photographic techniques and implants in a known manner. Furthermore, a so-called post oxide 4 ′, which protects the MOS transistor, can be produced in a known manner on possibly exposed substrate areas and on the side walls of the gate and base connection.

Fig. 3: Mit Hilfe einer zweiten Maske L2 (Basismaske) wird nun die Basis implantiert. Dazu wird eine Lackschicht L2 auf­ gebracht und mit Hilfe einer Phototechnik strukturiert. Die Justierung dieser Maske ist unkritisch, sie muß lediglich die Öffnung O frei lassen und den Bereich des MOS-Transistors abdecken. Zusätzlich zur Basisimplantation kann eine Podestimplantation 7' erfolgen, um einen niederohmigen Kollektoranschluß zu ermöglichen. Bei einem reinen Bi­ polar-Prozeß kann evtl., insbesondere wenn der Kollektoranschluß hinreichend hoch dotiert ist, auf die zweite Maske auch verzichtet werden, d. h. die Implantation erfolgt direkt durch die Öffnung O. Fig. 3: The base is now implanted using a second mask L2 (base mask). For this purpose, a layer of lacquer L2 is applied and structured using a photo technique. The adjustment of this mask is not critical, it only has to leave the opening O free and cover the area of the MOS transistor. In addition to the basic implantation, a pedestal implantation 7 'can be carried out in order to enable a low-resistance collector connection. In the case of a pure bipolar process, the second mask may also be dispensed with, in particular if the collector connection is doped sufficiently high, ie the implantation is carried out directly through the opening O.

Fig. 4: Zwischen dem aktiven Bereich des Substrats und der Polysiliziumschicht 5 wird ein Spalt S hergestellt, indem die dort vorhandene erste isolierende Schicht 4 mittels einer isotropen Ätzung entfernt wird. Die Ätzung erfolgt selektiv zum Nitrid 6 und zum Silizium. Das Gateoxid im MOS-Bereich ist durch die Lackmaske L2 geschützt. Anschließend wird die Lackmaske L2 entfernt. Fig. 4: between the active region of the substrate and the polysilicon layer 5, a gap S is prepared by the presence therein first insulating layer 4 is removed by an isotropic etch. The etching is selective for the nitride 6 and for the silicon. The gate oxide in the MOS area is protected by the resist mask L2. Then the resist mask L2 is removed.

Fig. 5: Der Spalt S wird mit einer leitenden Kontaktschicht 9 aufgefüllt, so daß der Basisanschluß 5 leitend mit dem ak­ tiven Gebiet verbunden ist. Dazu wird vorzugsweise eine dünne Polysiliziumschicht konform abgeschieden und isotrop geätzt, so daß sie lediglich im Spalt verbleibt. An den übrigen Stellen, insbesondere im MOS-Bereich, ist sie vollständig entfernt. Dann wird mit bekannten Verfahren ein isolierender Spacer 10 beispielsweise aus Oxid an den Seitenwänden der Öffnung O hergestellt, der der Isolation des zu bildenden Emitteranschlusses gegenüber dem Basisanschluß dient und die Kontaktfläche für den Emitter definiert. In einem BICMOS-Pro­ zeß kann dieser Spacer 10 gleichzeitig mit dem Spacer 10 an den Seitenwänden des Gates 5, der bei der Souce-/Drain-Im­ plantation den Abstand zwischen Gate und Source bzw. Drain definiert, gebildet werden. In diesem Fall werden an­ schließend Source 11 und Drain 12 unter Abdeckung des Bipo­ larbereichs implantiert. Fig. 5: The gap S is filled with a conductive contact layer 9 , so that the base terminal 5 is conductively connected to the active area. For this purpose, a thin polysilicon layer is preferably deposited conformally and isotropically etched, so that it only remains in the gap. In the remaining places, especially in the MOS area, it is completely removed. Then, using known methods, an insulating spacer 10, for example made of oxide on the side walls of the opening O, is produced, which serves to isolate the emitter connection to be formed from the base connection and defines the contact area for the emitter. In a BICMOS process, this spacer 10 can be formed simultaneously with the spacer 10 on the side walls of the gate 5 , which defines the distance between the gate and source or drain during the souce / drain implantation. In this case, source 11 and drain 12 are implanted under cover of the bipolar region.

Fig. 6: Eine p-dotierte Polysiliziumschicht als zweite lei­ tende Schicht 13 und ggf. eine TEOS-Schicht als dritte iso­ lierende Schicht 14 werden aufgebracht, anschließend wird aus der p-Polysiliziumschicht 13 der Emitteranschuß strukturiert. Dabei werden im MOS-Bereich die Schichten 13, 14 entfernt. Der Emitter 15 entsteht vorzugsweise durch Ausdiffusion aus dem Emitteranschluß 13. Die TEOS-Schicht 14 ist dabei nur notwendig, wenn auf dem Substrat auch ein npn-Transistor nach dem beschriebenen Verfahren hergestellt werden soll. Die p-dotierte Polysiliziumschicht 13 kann dann als Basisanschluß des npn-Transistors verwendet werden. Soll nur ein pnp-Transistor erzeugt werden, müssen nach Bilden des Emitteranschlusses nur noch der Basisanschluß 5 und der Kollektor 2 in geeigneter Weise mit einem bekannten Verfahren angeschlossen werden. Fig. 6: A p-doped polysilicon layer as the second conductive layer 13 and possibly a TEOS layer as the third insulating layer 14 are applied, then the emitter connection is structured from the p-polysilicon layer 13 . The layers 13 , 14 are removed in the MOS area. The emitter 15 is preferably formed by diffusion out of the emitter connection 13 . The TEOS layer 14 is only necessary if an npn transistor is also to be produced on the substrate using the described method. The p-doped polysilicon layer 13 can then be used as the base connection of the npn transistor. If only one pnp transistor is to be produced, after the emitter connection has been formed, only the base connection 5 and the collector 2 have to be connected in a suitable manner using a known method.

Fig. 7: Das Verfahren kann, insbesondere wenn auch ein npn-Transistor hergestellt werden soll, folgendermaßen weiterge­ führt werden: Die seitliche Isolation der strukturierten zweiten leitenden Schicht 13 erfolgt vorzugsweise mittels ei­ nes weiteren Spacers 16, der im beschriebenen BICMOS-Verfah­ ren als sogenannter Triple-Spacer ausgeführt wird. Dafür wird eine dünne Oxid-Schicht 16a, eine dünne Nitridschicht 16b und eine Polysiliziumschicht abgeschieden, die Polysilizium­ schicht wird zu einem Spacer geätzt. Selektiv zum Spacer wird das Nitrid geätzt, das Oxid wird selektiv zum Nitrid geätzt und zum Schluß der Polysiliziumspacer entfernt. Auf diese Weise entsteht die gezeigte Struktur 16a, 16b. Fig. 7: The method, in particular if an npn transistor is also to be manufactured, can be carried out as follows: The lateral insulation of the structured second conductive layer 13 is preferably carried out by means of a further spacer 16 , which is described in the BICMOS process as so-called triple spacer is executed. For this purpose, a thin oxide layer 16 a, a thin nitride layer 16 b and a polysilicon layer are deposited, the polysilicon layer is etched to form a spacer. The nitride is etched selectively to the spacer, the oxide is selectively etched to the nitride and the polysilicon spacer is finally removed. In this way, the structure shown 16 a, 16 b.

Fig. 8: Das weitere BICMOS-Verfahren sieht vor, die Deck­ schichten auf dem Gate zu entfernen, so daß dabei der Nitrid­ spacer 16b und das freiliegende Nitrid 6 entfernt werden. Da­ mit ist die erste leitende Schicht, der Basisanschluß 5, von außen kontaktierbar. Für den Anschluß des Kollektors 2 wird ein außerhalb der Zeichenebene liegender Kollektoranschluß nach einem bekannten Verfahren gebildet. Der MOS-Transistor wird ebenfalls wie üblich fertiggestellt (Abscheiden einer Isolationsschicht, Bilden von Source- und Drain-Anschluß usw.). Fig. 8: The further BICMOS method provides to remove the cover layers on the gate, so that the nitride spacer 16 b and the exposed nitride 6 are removed. Since the first conductive layer, the base terminal 5 , can be contacted from the outside. For the connection of the collector 2 , a collector connection lying outside the drawing plane is formed according to a known method. The MOS transistor is also finished as usual (depositing an insulation layer, forming the source and drain connection, etc.).

Mit dem Verfahren kann auf einfache Weise ein vertikaler Bi­ polartransistor in einem BICMOS-Prozeß realisiert werden. Ge­ genüber einem konventionellen BICMOS-Prozeß umfaßt der Mehr­ aufwand das Aufbringen und Ätzen der zweiten isolierenden Schicht 6, das Ätzen des Spaltes S und das Erzeugen der Kon­ taktschicht 9 in dem Spalt.With the method, a vertical bipolar transistor can be easily realized in a BICMOS process. Compared to a conventional BICMOS process, the additional effort comprises the application and etching of the second insulating layer 6 , the etching of the gap S and the production of the contact layer 9 in the gap.

Der beschriebene Prozeß läßt sich noch weiter vereinfachen, indem Basis und LDD oder Emitter und Source/Drain-Gebiete gleichzeitig implantiert werden, wobei übereinstimmende Leit­ fähigkeitstypen Voraussetzung sind und im allgemeinen die Leistungsfähigkeit solcher Transistoren geringer ist. The process described can be simplified even further, by base and LDD or emitter and source / drain regions be implanted simultaneously, with matching guide Skill types are a prerequisite and generally the Performance of such transistors is lower.  

Der beschriebene Prozeß läßt sich mit nur geringem Aufwand erweitern zu einem BICMOS-Prozeß, der auch die Herstellung von vertikalen npn-Transistoren umfaßt. Das den pnp-Emit­ teranschluß bildende p-dotierte Polysilizium dient dann auch zur Herstellung des npn-Basisanschlusses. Für den npn-Emit­ teranschluß wird eine zusätzliche n-dotierte Polysilizium­ schicht benötigt.The process described can be done with little effort expand to a BICMOS process that also includes manufacturing of vertical npn transistors. That the pnp emit The p-doped polysilicon forming the connection then also serves for establishing the npn basic connection. For the npn emit The connection is an additional n-doped polysilicon layer needed.

Fig. 9: Die Fig. 9 und 10 zeigen geänderte Prozeßschritte gemäß einer zweiten Ausführungsform des Verfahren, mit der in besonders einfacher Weise ein vertikaler Bipolartransistor gebildet werden kann. Es werden, ausgehend von der in Fig. 1a gezeigten Struktur, die zweite isolierende Schicht 6 und die erste Maske L1 aufgebracht, und es wird die Öffnung O in die Schichten geätzt. Mit einer isotropen Ätzung wird die erste isolierende Schicht 4 geätzt und so der Spalt S zwischen dem Basisanschluß 5 und dem aktiven Gebiet erzeugt. Vorzugsweise besteht die zweite isolierende Schicht 6 aus einem anderen Material als die erste isolierende Schicht 4, so daß sie nicht seitlich angegriffen wird und auch anstelle von L1 als Maske bei der isotropen Ätzung dienen kann. Figure 9:.. Figures 9 and 10 show modified process steps according to a second embodiment of the method, a vertical bipolar transistor can be formed with the simple manner in particular. Starting from the structure shown in FIG. 1a, the second insulating layer 6 and the first mask L1 are applied, and the opening O is etched into the layers. The first insulating layer 4 is etched with an isotropic etching and the gap S between the base connection 5 and the active region is thus produced. The second insulating layer 6 is preferably made of a different material than the first insulating layer 4 , so that it is not attacked from the side and can also serve as a mask for the isotropic etching instead of L1.

Fig. 10: Die Lackschicht L1 wird entfernt und der Spalt S wird wie oben beschrieben mit der Kontaktschicht aufgefüllt. Der dabei eingesetzte Polysilizium-Ätzschritt führt im allge­ meinen zu einem geringen Abtrag des Substrats. Anschließend wird die Basis 7 implantiert, wobei auf eine Maske verzichtet werden kann. Die Lage der Basis wird von der durch die Kon­ taktschichtätzung tiefergesetzten Substratoberfläche aus de­ finiert. Der Transistor wird durch die Herstellung der iso­ lierenden Spacer 10, Emitteranschluß 13 und Ausdiffusion des Emitters 15 fertiggestellt. Die Emittertiefe wird dabei von derselben tiefergesetzten Substratoberfläche aus festgelegt wie die Basis 7, so daß die elektrischen Eigenschaften des Transistors präzise einstellbar sind. Fig. 10: The lacquer layer L1 is removed and the gap S is filled with the contact layer as described above. The polysilicon etching step used generally leads to a low removal of the substrate. The base 7 is then implanted, it being possible to dispense with a mask. The position of the base is defined from the substrate surface, which is lowered by the contact layer etching. The transistor is completed by the manufacture of the insulating spacer 10 , emitter terminal 13 and out-diffusion of the emitter 15 . The emitter depth is determined from the same lowered substrate surface as the base 7 , so that the electrical properties of the transistor can be precisely adjusted.

Fig. 11: Eine dritte Ausführungsform wird im Rahmen eines BiCMOS-Prozesses anhand von Schnitten durch den Bipolar-Be­ reich (a) und den MOS-Bereich (b) beschrieben. Ausgangspunkt ist ein Substrat entsprechend Fig. 2a, b mit der Öffnung O, wobei in den folgenden Figuren der Kollektor nicht darge­ stellt ist. Darauf wird eine Hilfsschicht 17, beispielsweise eine TEOS-Schicht, ganzflächig aufgebracht. Die Hilfsschicht 17 sollte die Öffnung nicht auffüllen, damit sie aus der Öff­ nung ohne lange Überätzzeit wieder entfernbar ist. Fig. 11: A third embodiment is described in the context of a BiCMOS process using sections through the bipolar region (a) and the MOS region (b). The starting point is a substrate corresponding to Fig. 2a, b with the opening O, the collector is not shown in the following figures. An auxiliary layer 17 , for example a TEOS layer, is applied to the entire surface thereon. The auxiliary layer 17 should not fill the opening so that it can be removed from the opening without a long overetching time.

Fig. 12: Mit Hilfe einer nicht dargestellten Lackmaske wird die Hilfsschicht aus der Öffnung entfernt und bildet so die zweite Maske; dabei wird vorzugsweise ein isotroper Ätzprozeß eingesetzt. Bei den gewählten Schichten 4, 17 aus Oxid wird gleichzeitig die erste isolierende Schicht unter dem Basisanschluß entfernt und der Spalt gebildet, bei einer anderen Hilfsschicht muß ein weiterer Ätzprozeß durchgeführt werden. Im MOS-Bereich bleibt die Hilfsschicht 17 vorhanden. Anschließend wird die Lackmaske entfernt. Die Hilfsschicht 17 bildet also eine Hartmaske, die wie die Lackmaske L2 der er­ sten Ausführungsform den MOS-Transistor während der Gateoxid­ ätzung und der Implantation abdeckt. Fig. 12: With the help of a paint mask, not shown, the auxiliary layer is removed from the opening and thus forms the second mask; an isotropic etching process is preferably used. In the case of the selected layers 4 , 17 made of oxide, the first insulating layer under the base connection is simultaneously removed and the gap is formed; in the case of another auxiliary layer, a further etching process must be carried out. The auxiliary layer 17 remains in the MOS region. The paint mask is then removed. The auxiliary layer 17 thus forms a hard mask which, like the resist mask L2 of the first embodiment, covers the MOS transistor during the gate oxide etching and the implantation.

Fig. 13: Wie zuvor beschrieben wird mit der Kontaktschicht 9 aus Polysilizium der Spalt aufgefüllt, wobei in diesem Ausführungsbeispiel die Hartmaske 17 auf der Anordnung verbleibt. Der zur Entfernung des Polysiliziums außerhalb des Spaltes eingesetzte Naßätzprozeß erzeugt eine Stufe in der Substratoberfläche. Anschließend erfolgt die Basis- und ggf. die Podestimplantation 7, 7'. Fig. 13: As described previously filled with the contact layer 9 made of polysilicon of the gap, the hard mask 17 remains in this embodiment, on the array. The wet etching process used to remove the polysilicon outside the gap creates a step in the substrate surface. The base and, if necessary, the pedestal implantation 7 , 7 'then take place.

Fig. 14: Die Hilfsschicht 17 aus TEOS wird beispielsweise durch eine Naßätzung entfernt. Dann kann die Anordnung wie im ersten Ausführungsbeispiel beschrieben fertiggestellt werden, insbesondere werden isolierende Spacer 10 an den Seitenwänden der Öffnung erzeugt, die gleichzeitig mit Spacern 10 am Gate zur Definition der Source-/Drain-Bereiche 11, 12 erzeugt werden können, und es werden Emitter 15 und Emitteranschluß 13 hergestellt, ggf. ist der Emitteranschluß mit einer Isolationsschicht 14 abgedeckt. Fig. 14: the auxiliary layer 17 of TEOS, for example, removed by wet etching. Then, the assembly can be completed as described in the first embodiment, in particular insulating spacer 10 are produced at the sidewalls of the opening, which can be generated 12 simultaneously with spacers 10 at the gate to define the source / drain regions 11, and will be Emitter 15 and emitter connection 13 are produced, if necessary the emitter connection is covered with an insulation layer 14 .

Die dritte Ausführungsform ermöglicht die Herstellung eines vertikalen Transistors mit verbesserten elektrischen Eigen­ schaften aufgrund der präzis einstellbaren relativen Lage von Basis und Emitter in einem Bipolar- oder BICMOS-Prozeß. Dazu muß lediglich die Hilfsschicht aufgebracht, strukturiert und entfernt werden. Diese Hartmaske ist im Gegensatz zur Lackmaske mit der Polysiliziumabscheidung kompatibel, so daß der Spalt vor der Basisimplantation aufgefüllt werden kann.The third embodiment enables one to be manufactured vertical transistor with improved electrical properties due to the precisely adjustable relative position of Base and emitter in a bipolar or BICMOS process. To only the auxiliary layer has to be applied, structured and be removed. This hard mask is in contrast to the Paint mask compatible with the polysilicon deposition, so that the gap can be filled before the basic implantation.

Claims (15)

1. Herstellverfahren für einen vertikalen Bipolartransistor in einem Halbleitersubstrat mit einem aktiven Gebiet, das ei­ nen vergrabenen Kollektor (2) aufweist, mit folgenden Schrit­ ten:
  • - Aufbringen einer ersten isolierenden Schicht (4) auf dem aktiven Gebiet
  • - Aufbringen einer ersten leitenden Schicht (5)
  • - Aufbringen einer zweiten isolierenden Schicht (6)
  • - Ätzen einer Öffnung (O) durch die zweite isolierende Schicht (6) und die erste leitende Schicht (5) über einem Teil des aktiven Gebietes
  • - isotropes Ätzen der ersten isolierenden Schicht (4), so daß ein Spalt (S) zwischen der Oberfläche des aktiven Gebietes und der ersten leitenden Schicht (5) entsteht
  • - Erzeugen einer Basis im aktiven Gebiet durch Implantation in die Öffnung (O)
  • - Erzeugen einer Kontaktschicht (9), die den Spalt auffüllt und die Basis mit der ersten leitenden Schicht verbindet
  • - Erzeugen von isolierenden Spacern (10) an den Seitenwänden der Öffnung
  • - Erzeugen einer zweiten leitenden Schicht (13) als Emit­ teranschluß in der verbleibenden Öffnung und Erzeugen eines mit dem Emitteranschluß verbundenen Emitters im aktiven Ge­ biet
  • - Erzeugen eines Anschlusses für den vergrabenen Kollektor.
1. Production method for a vertical bipolar transistor in a semiconductor substrate with an active region, which has a buried collector ( 2 ), with the following steps:
  • - Application of a first insulating layer ( 4 ) on the active area
  • - Application of a first conductive layer ( 5 )
  • - Application of a second insulating layer ( 6 )
  • - Etching an opening (O) through the second insulating layer ( 6 ) and the first conductive layer ( 5 ) over part of the active region
  • - Isotropic etching of the first insulating layer ( 4 ), so that a gap (S) is formed between the surface of the active region and the first conductive layer ( 5 )
  • - Creation of a base in the active area by implantation in the opening (O)
  • - Creating a contact layer ( 9 ) which fills the gap and connects the base to the first conductive layer
  • - Generating insulating spacers ( 10 ) on the side walls of the opening
  • - Generating a second conductive layer ( 13 ) as an emitter connection in the remaining opening and generating an emitter connected to the emitter area in the active area
  • - Create a connection for the buried collector.
2. Verfahren nach Anspruch 1, bei dem die Kontaktschicht (9) durch konformes Abscheiden einer Polysiliziumschicht und an­ schließende isotrope Rückätzung erzeugt wird.2. The method according to claim 1, wherein the contact layer ( 9 ) is produced by conformal deposition of a polysilicon layer and subsequent isotropic etching back. 3. Verfahren nach einem der Ansprüche 1 oder 2, bei dem die erste (4) und die zweite isolierende Schicht (6) aus ver­ schiedenen Materialien bestehen. 3. The method according to any one of claims 1 or 2, wherein the first ( 4 ) and the second insulating layer ( 6 ) consist of different materials ver. 4. Verfahren nach Anspruch 3, bei dem bei der isotropen Ät­ zung der ersten isolierenden Schicht (4) die zweite isolie­ rende Schicht (6) als Maske verwendet wird.4. The method according to claim 3, wherein in the isotropic etching of the first insulating layer ( 4 ), the second insulating layer ( 6 ) is used as a mask. 5. Verfahren nach einem der Ansprüche 3 bis 4, bei dem die erste isolierende Schicht (4) aus Siliziumoxid und die zweite isolierende Schicht (6) aus Siliziumnitrid besteht.5. The method according to any one of claims 3 to 4, wherein the first insulating layer ( 4 ) made of silicon oxide and the second insulating layer ( 6 ) consists of silicon nitride. 6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem die Kontaktschicht (9) vor der Implantation der Basis erzeugt wird.6. The method according to any one of claims 1 to 5, wherein the contact layer ( 9 ) is generated before the implantation of the base. 7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem nach Herstellen der Öffnung (O) eine Hilfsschicht (17) aufgebracht und innerhalb der Öffnung wieder entfernt wird,
bei dem dann der Spalt (S) erzeugt und mit der Kontaktschicht (9) aufgefüllt wird und
bei dem anschließend die Implantation der Basis (7) erfolgt.7. The method according to any one of claims 1 to 6, in which, after the opening (O) has been produced, an auxiliary layer ( 17 ) is applied and removed again within the opening,
in which the gap (S) is then generated and filled with the contact layer ( 9 ) and
in which the base ( 7 ) is then implanted. 8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem als zweite leitende Schicht (13) eine dotierte Polysilizium­ schicht verwendet wird und der Emitter durch Ausdiffusion aus dem dotierten Polysilizium in das aktive Gebiet erzeugt wird.8. The method according to any one of claims 1 to 7, in which a doped polysilicon layer is used as the second conductive layer ( 13 ) and the emitter is produced by diffusion out of the doped polysilicon into the active region. 9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem zur Erzeugung eines npn-Transistors die erste leitende Schicht aus p-dotiertem Polysilizium besteht und die zweite leitende Schicht (13) aus n-dotiertem Polysilizium besteht.9. The method according to any one of claims 1 to 8, in which to produce an npn transistor, the first conductive layer consists of p-doped polysilicon and the second conductive layer ( 13 ) consists of n-doped polysilicon. 10. Verfahren nach einem der Ansprüche 1 bis 8, bei dem zur Erzeugung eines pnp-Transistors die erste leitende Schicht (5) aus n-dotiertem Polysilizium besteht und die zweite lei­ tende Schicht (13) aus p-dotiertem Polysilizium besteht.10. The method according to any one of claims 1 to 8, in which to produce a pnp transistor, the first conductive layer ( 5 ) consists of n-doped polysilicon and the second conductive layer ( 13 ) consists of p-doped polysilicon. 11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem auf dem Halbleitersubstrat (1) ein MOS-Transistor erzeugt wird, wobei aus der ersten leitenden Schicht (5) das Gate des MOS-Transistors gebildet wird.11. The method according to any one of claims 1 to 10, in which a MOS transistor is produced on the semiconductor substrate ( 1 ), the gate of the MOS transistor being formed from the first conductive layer ( 5 ). 12. Verfahren nach Anspruch 11,
  • - bei dem nach dem Aufbringen der zweiten isolierenden Schicht (6) die erste leitende (5) und die zweite isolie­ rende Schicht (6) mit Hilfe einer Maske (L1) geätzt werden, so daß im Bereich des MOS-Transistors das Gate und im Be­ reich des Bipolartransistors die Öffnung (O) gleichzeitig gebildet werden,
  • - bei dem dann eine zweite Maske (L2, 17) aufgebracht wird, welche den MOS-Bereich abdeckt und die Öffnung freiläßt, und die Basisimplantation und ggf. eine Podestimplantation (7') erfolgt,
  • - bei dem dann die erste isolierende Schicht (4) isotrop un­ ter Bildung des Spaltes (S) geätzt wird und anschließend die zweite Maske (L2, 17) entfernt wird,
  • - bei dem anschließend die Kontaktschicht (9) konform abge­ schieden und isotrop geätzt wird, so daß sie lediglich im Spalt verbleibt,
  • - bei dem dann an den Seitenwänden der Öffnung und des Gates gleichzeitig isolierende Spacer (10) erzeugt werden und Source (11) und Drain (12) des MOS-Transistors implantiert werden,
  • - bei dem die zweite leitende Schicht (13) und eine dritte isolierende Schicht (14) aufgebracht und unter Bildung des Emitteranschlusses (13) strukturiert werden,
  • - bei dem unter Einsatz der dritten isolierenden Schicht (14) als Maske die zweite isolierende Schicht (6) geätzt wird, bis ein Teil der ersten leitenden Schicht freiliegt.
12. The method according to claim 11,
  • - In which, after the application of the second insulating layer ( 6 ), the first conductive layer ( 5 ) and the second insulating layer ( 6 ) are etched with the aid of a mask (L1), so that in the region of the MOS transistor the gate and Be rich of the bipolar transistor, the opening (O) are formed simultaneously
  • a second mask (L2, 17 ) is then applied, which covers the MOS region and leaves the opening open, and the base implantation and, if appropriate, a pedestal implantation ( 7 ') takes place,
  • - in which the first insulating layer ( 4 ) is etched isotropically to form the gap (S) and then the second mask (L2, 17 ) is removed,
  • - In which the contact layer ( 9 ) is then deposited conformally and isotropically etched so that it only remains in the gap,
  • isolating spacers ( 10 ) are then produced on the side walls of the opening and the gate and the source ( 11 ) and drain ( 12 ) of the MOS transistor are implanted,
  • - in which the second conductive layer ( 13 ) and a third insulating layer ( 14 ) are applied and structured to form the emitter connection ( 13 ),
  • - In which the second insulating layer ( 6 ) is etched using the third insulating layer ( 14 ) as a mask until part of the first conductive layer is exposed.
13. Verfahren nach Anspruch 11,
  • - bei dem nach dem Aufbringen der zweiten isolierenden Schicht (6) die erste leitende (5) und die zweite isolie­ rende Schicht (6) mit Hilfe einer Maske (L1) geätzt werden, so daß im Bereich des MOS-Transistors das Gate und im Be­ reich des Bipolartransistors die Öffnung (O) gleichzeitig gebildet werden,
  • - bei dem dann die Hilfsschicht (17) aufgebracht und im Bereich der Öffnung wieder entfernt wird, so daß die zweite Maske gebildet wird,
  • - bei dem dann der Spalt erzeugt wird, die Kontaktschicht (9) konform abgeschieden und isotrop geätzt wird, so daß sie lediglich im Spalt verbleibt,
  • - bei dem dann die Basisimplantation (7) und ggf. die Po­ destimplantation (7') erfolgt und die Hilfsschicht (17) entfernt wird,
  • - bei dem dann an den Seitenwänden der Öffnung und des Gates gleichzeitig isolierende Spacer (10) erzeugt werden und Source (11) und Drain (12) des MOS-Transistors implantiert werden,
  • - bei dem die zweite leitende Schicht (13) und eine dritte isolierende Schicht (14) aufgebracht und unter Bildung des Emitteranschlusses (13) strukturiert werden,
  • - bei dem unter Einsatz der dritten isolierenden Schicht (14) als Maske die zweite isolierende Schicht (6) geätzt wird, bis ein Teil der ersten leitenden Schicht freiliegt.
13. The method according to claim 11,
  • - In which, after the application of the second insulating layer ( 6 ), the first conductive layer ( 5 ) and the second insulating layer ( 6 ) are etched with the aid of a mask (L1), so that in the region of the MOS transistor the gate and Be rich of the bipolar transistor, the opening (O) are formed simultaneously
  • - in which the auxiliary layer ( 17 ) is then applied and removed again in the region of the opening, so that the second mask is formed,
  • - in which the gap is then generated, the contact layer ( 9 ) is deposited conformally and isotropically etched, so that it only remains in the gap,
  • - in which the basic implantation ( 7 ) and possibly the implantation ( 7 ') then take place and the auxiliary layer ( 17 ) is removed,
  • isolating spacers ( 10 ) are then produced on the side walls of the opening and the gate and the source ( 11 ) and drain ( 12 ) of the MOS transistor are implanted,
  • - in which the second conductive layer ( 13 ) and a third insulating layer ( 14 ) are applied and structured to form the emitter connection ( 13 ),
  • - In which the second insulating layer ( 6 ) is etched using the third insulating layer ( 14 ) as a mask until part of the first conductive layer is exposed.
14. Verfahren nach Anspruch 12 oder 13, bei dem nach Bildung des Emitteranschlusses (13) weitere isolierende Spacer an den Seitenwänden dieser Schichtstruktur (13, 14) hergestellt wer­ den und die weiteren isolierenden Spacer (16a, b) als Maske bei der Ätzung der zweiten isolierenden Schicht verwendet werden.14. The method according to claim 12 or 13, in which after the formation of the emitter connection ( 13 ) further insulating spacers on the side walls of this layer structure ( 13 , 14 ) are produced and the further insulating spacers ( 16 a, b) as a mask during the etching the second insulating layer can be used. 15. Vertikaler Bipolartransistor, erhältlich durch das Ver­ fahren nach einem der Ansprüche 1 bis 14.15. Vertical bipolar transistor available from Ver drive according to one of claims 1 to 14.
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