DE19727582A1 - Method and circuit arrangement for the synchronization of a time cycle with events occurring in a time pattern - Google Patents
Method and circuit arrangement for the synchronization of a time cycle with events occurring in a time patternInfo
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Abstract
Description
Die Erfindung betrifft ein Verfahren zur Synchronisation eines Zeittaktes mit in einem festen, dem Zeittakt entsprechenden Zeitraster auftretenden Ereignis sen, bei dem die Ereignisse detektiert werden und ein Zähler mit einem solchen Taktsignal gesteuert wird, daß dieser ein den Zeittakt bestimmendes Über laufsignal abgibt. Die Erfindung betrifft ferner eine Schal tungsanordnung zur Durchführung des Verfahrens.The invention relates to a method for synchronizing a Timing with in a fixed, corresponding to the timing Time grid occurring event, in which the events are detected and a counter with such a clock signal is controlled that this is a time-determining over emits run signal. The invention further relates to a scarf arrangement to carry out the method.
Es ist grundsätzlich bekannt, einen in einem Gerät hergestell ten Zeittakt mit einer phase-locked loop (PLL) auf Ereignisse zu synchronisieren, die innerhalb eines dem Zeittakt entspre chenden Zeitrasters auftreten können, jedoch nicht immer auf treten. Ein derartiges Verfahren dient somit zur Wiederher stellung eines Zeittaktes, der für das die Ereignisse enthal tende Signal verwendet worden ist.It is basically known to manufacture one in one device clock with a phase-locked loop (PLL) on events to synchronize, which corresponds to the time clock time grid, but not always to step. Such a method thus serves to restore provision of a time cycle for which the events contain Tending signal has been used.
Eine bevorzugte Verwendung des erfindungsgemäßen Verfahrens liegt in der Demodulation von empfangenen Radiosignalen, die mit einer DARC-Kodierung versehen. Bei dieser Kodierung wird die logische Information in einem Frequenzwechsel von + oder -4 kHz um eine Mittenfrequenz von 76 kHz übertragen (ETSI Normentwurf pr ETS 300 YYY, Februar 1996, Ver.1.0.0., S. 15).A preferred use of the method according to the invention lies in the demodulation of received radio signals that provided with a DARC coding. With this coding the logical information in a frequency change of + or -4 kHz around a center frequency of 76 kHz (ETSI Draft standard ETS 300 YYY, February 1996, Ver.1.0.0., P. 15).
Die Demodulation eines so kodierten Signals erfordert eine Er kennung von Nulldurchgängen des Ausgangssignals eines FM-Demo dulators. In diesem Fall sind also die Nulldurchgänge die in einem vorgegebenen Zeitraster auftretenden Ereignisse, wobei diese Ereignisse in dem Zeitraster n × T auftreten können, jedoch nicht zu jedem Zeitpunkt des Zeitrasters ein Nulldurch gang (Vorzeichenwechsel) stattfindet.Demodulation of a signal coded in this way requires an Er Detection of zero crossings of the output signal of an FM demo dulators. In this case, the zero crossings are the in events occurring at a predetermined time grid, where these events can occur in the time grid n × T, but not a zero through at all times in the time grid gang (change of sign) takes place.
Die Wiederherstellung des Zeittaktes erfolgt mit einem digital gesteuerten Oszillator (DCO), bei dem einem Zähler mit einer vorgegebenen Taktrate Inkremente hinzugefügt werden bis dieser Zähler eine als Überlaufsignal gewertete Änderung eines vorge gebenen Bits produziert.The timing is restored with a digital controlled oscillator (DCO), in which a counter with a given clock rate increments are added until this Counter a change of a pre-evaluated as an overflow signal given bits.
Aus der zeitlichen Differenz zwischen dem Ereignis und dem Auftreten des Überlaufsignals wird ein Regelsignal gebildet, mit dem der DCO beeinflußt wird. Dies ist beispielsweise durch eine gesteuerte zusätzliche Inkrementierung oder Dekrementie rung des Zählers möglich.From the time difference between the event and the If the overflow signal occurs, a control signal is formed with which the DCO is influenced. This is for example by a controlled additional increment or decrement metering possible.
Das der Erfindung zugrundeliegende Problem besteht darin, ei nen zusätzlichen Aufwand für die Synchronisation des Zeittak tes mit dem Zeitraster des empfangenen Signals zu vermeiden.The problem underlying the invention is egg NEN additional effort for the synchronization of the timing Avoid tes with the time grid of the received signal.
Ausgehend von dieser Problemstellung ist erfindungsgemäß ein Verfahren der eingangs erwähnten Art dadurch gekennzeichnet, daß der Zählerstand der gegenüber dem als Überlaufsignal ge werteten Bit niederwertigen Bits zum Zeitpunkt einer Detektion des Ereignisses als vorzeichenbehafteter Signalwert multipli ziert mit einem Proportionalitätsfaktor zum Zählerstand zu dessen entsprechender Inkrementierung oder Dekrementierung addiert wird.On the basis of this problem, according to the invention Method of the type mentioned in the introduction, that the counter reading compared to the ge as an overflow signal evaluated bits of least significant bits at the time of detection of the event as a multiplicated signal value adorns with a proportionality factor to the meter reading its corresponding incrementation or decrementation is added.
Ausgehend von der erwähnten Problemstellung ist ferner eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens mit einer ein Erkennungssignal beim Auftreten des Ereignisses abgebenden Detektionseinrichtung, einem durch vor gegebene Inkremente inkrementierbaren Zähler mit einer einen Wechsel eines vorgegebenen Bits des Zählers als Überlaufsignal überwachenden Auswertungseinrichtung gekennzeichnet durch ein den Zählerstand der gegenüber dem vorgegebenen Bit niederwer tigen Bits erfassendes Schaltungselement, einer an das Schal tungselement angeschlossene Multiplikationsstufe, deren ande rem Eingang ein Multiplikationswert als Proportionalitätsfak tor zuführbar ist, und durch eine Koinzidenzstufe, der das Erkennungssignal und das Ausgangssignal der Multiplikations stufe zuführbar und deren Ausgang mit dem Zähler verbunden ist.Based on the problem mentioned, there is also a Circuit arrangement for performing the invention Method with a detection signal when the Event emitting detection device, one by before given increments incrementable counters with a one Change of a given bit of the counter as an overflow signal monitoring evaluation device characterized by a the counter reading of the given bit certain bits-sensing circuit element, one to the scarf tion element connected multiplication level, the other Rem input a multiplication value as a proportionality factor is feedable, and by a coincidence level, which the Detection signal and the output signal of the multiplication stage feedable and its output connected to the counter is.
Erfindungsgemäß wird zur Synchronisation des vom DCO produ zierten Zeittaktes der Zählerstand des Zählers in den gegen über dem als Überlaufsignal gewerteten Bit niederwertigen Bits unmittelbar verwendet, um die Inkrementierung bzw. Dekremen tierung des Zählerstands zur Phasenkorrektur durchzuführen.According to the invention for the synchronization of the DCO produ graced clock cycle the counter reading of the counter in the counter above the low-order bit evaluated as an overflow signal used directly to increment or decremes the counter reading for phase correction.
Dabei wird vorzugsweise der Zählerstand in den niederwertigen Bits in einem Teil-Schieberegister so verschoben, daß ein Da tenwort im vollen Bitformat entsteht, wobei das höchstwertige Bit als Vorzeichensignal dient. Auf diese Weise wird die Kor rekturrichtung (Inkrementierung oder Dekrementierung des Zäh lerstands) bestimmt, so daß eine Korrektur zum nächstgelegenen Zeitpunkt eines Überlaufsignals erfolgt, also eine geringst mögliche Korrektur vorgenommen wird.The counter reading is preferably in the lower order Bits in a partial shift register are shifted so that a Da word in full bit format, the most significant Bit serves as a sign signal. In this way the Cor rectification direction (incrementing or decrementing the count lerstands) so that a correction to the nearest The time of an overflow signal occurs, that is, the lowest possible correction is made.
Zum schnellen Einrasten der PLL ist es zweckmäßig, wenn der Proportionalitätsfaktor im nicht eingeregelten Zustand größer als im eingeregelten Zustand gewählt wird.For quick locking of the PLL, it is useful if the Proportionality factor larger in the unregulated state is chosen as in the adjusted state.
Bei der Multiplikation des Zählerwerts mit dem Proportionali tätsfaktor wird der Zählerwert, vorzugsweise nach dem Ver schieben zu einem vollen Bitformat eines Datenworts, als Wert zwischen -1 und +1 gewertet, wobei zwischen 0 und 1 die ent sprechende Bitlänge des Datenworts entstehenden Bruchteile entstehen. Für ein 16-Bit-Datenwort entspricht ein Bitschritt somit 1/65.536. Diese Schritte werden von 0 bis 1 und darauf folgend von -1 bis 0 durchlaufen.When multiplying the counter value by the proportional Actuality factor is the counter value, preferably after Ver shift to a full bit format of a data word, as a value scored between -1 and +1, whereby between 0 and 1 the ent speaking bit length of the data word resulting fractions arise. For a 16-bit data word, one bit step corresponds thus 1 / 65,536. These steps are from 0 to 1 and on then go through from -1 to 0.
Die Erfindung soll im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert werden.The invention is intended to be based on one in the drawing illustrated embodiment are explained in more detail.
Die Zeichnung zeigt ein schematisches Schaltbild mit einem Eingang I für ein Multiplexsignal, das beispielsweise ein SWIFT-codiertes Rundfunksignal sein kann. Mit dem Eingang I ist eine Additionsstufe 1 verbunden, an die sich ein Schiebe register mit vier in Serie geschalteten Schieberegisterelemen ten 2, 3, 4, 5 anschließen.The drawing shows a schematic circuit diagram with an input I for a multiplex signal, which can be, for example, a SWIFT-encoded radio signal. An input stage 1 is connected to the input I, to which a shift register with four shift register elements 2 , 3 , 4 , 5 connected in series are connected.
Die Ausgänge der Schieberegisterelemente 2, 3, 4, 5 sind je weils über Multiplikatoren 6, 7, 8, 9, die feste Koeffizienten C1, C2, C3, C4 mit dem Dateninhalt multiplizieren, mit einer Additionsstufe 10, 11, 12 verbunden. Den Additionsstufen 10, 11, 12 wird ferner der jeweilige Rückkopplungszweig des fol genden Schieberegisterelement 3, 4, 5 zugeführt. Die zum er sten Schieberegisterelement gehörende Additionsstufe 10 ist mit ihrem Ausgang an einen zweiten Eingang der Additionsstufe 1 angeschlossen.The outputs of the shift register elements 2 , 3 , 4 , 5 are each connected to an addition stage 10 , 11 , 12 via multipliers 6 , 7 , 8 , 9 , which multiply the fixed coefficients C1, C2, C3, C4 by the data content. The addition stages 10 , 11 , 12 are also fed to the respective feedback branch of the fol lowing shift register element 3 , 4 , 5 . The addition stage 10 belonging to the first shift register element is connected with its output to a second input of the addition stage 1 .
Die bisher beschriebene Schaltungsanordnung bildet einen Band paß. Die Taktfrequenz des Schieberegisterelements liegt bei spielsweise bei 228 kHz, so daß der Bandpaß eine Mittenfrequenz von 76 kHz aufweist, wobei die Koeffizienten c1 = 1,6897, c2 = 2,1325, c3 = 1,2208 und c4 = 0,522 sein können.The circuit arrangement described so far forms a band passport. The clock frequency of the shift register element is included for example at 228 kHz, so that the bandpass is a center frequency of 76 kHz, the coefficients c1 = 1.6897, c2 = 2.1325, c3 = 1.2208 and c4 = 0.522.
An der Reihenschaltung der Schieberegisterelemente 2, 3, 4, 5 sind Anzapfstellen A, B, C, D realisiert, wobei sich die Anzapfstelle A zwischen der Additionsstufe 1 und dem ersten Schieberegisterelement 2, die Anzapfstelle B zwischen dem er sten Schieberegisterelement 2 und dem zweiten Schieberegister element 3, die Anzapfstelle C zwischen dem dritten Schiebere gisterelement 4 und dem vierten Schieberegisterelement 5 und die Anzapfstelle D am Ausgang des vierten Schieberegisterele ments 5 befindet.On the series connection of the shift register elements 2 , 3 , 4 , 5 , tapping points A, B, C, D are realized, the tapping point A between the addition stage 1 and the first shift register element 2 , the tapping point B between the first shift register element 2 and the second Shift register element 3 , the tap C between the third shift element 4 and the fourth shift register element 5 and the tap D element 5 at the output of the fourth shift register element.
Die beiden äußeren Anzapfstellen A, D sind mit zwei Eingängen einer Multiplikationsstufe 13 und die beiden inneren Anzapf stellen B, C mit den beiden Eingängen einer weiteren Multipli kationsstufe 14 verbunden. Die Ausgänge der beiden Multiplika tionsstufen 13, 14 sind an die Eingänge einer Subtraktionsstu fe 15 angeschlossen.The two outer taps A, D are connected to two inputs of a multiplication stage 13 and the two inner taps B, C are connected to the two inputs of a further multiplication stage 14 . The outputs of the two multiplication stages 13 , 14 are connected to the inputs of a subtraction stage 15 .
Die Schieberegisterelemente 2, 3, 4, 5 bilden durch ihre An zapfstellen A, B, C, D, die Multiplikationsstufen 13, 14 und die Subtraktionsstufe 15 einen FM-Demodulator. Das Signal an der ersten Anzapfstelle A ist im allgemeinen Fall um n0T ver zögert, wobei in dem dargestellten Ausführungsbeispiel (und ohne Einschränkung der Allgemeinheit) n0 = 0 ist. An der zwei ten Anzapfstelle B ist das Signal um n1T verzögert, an der dritten Anzapfstelle C um n2T und an der vierten Anzapfstelle D um n4T.The shift register elements 2 , 3 , 4 , 5 form through their tapping points A, B, C, D, the multiplication stages 13 , 14 and the subtraction stage 15 an FM demodulator. The signal at the first tap A is delayed by n 0 T in the general case, where n 0 = 0 in the illustrated embodiment (and without restriction of generality). At the second tap B, the signal is delayed by n 1 T, at the third tap C by n 2 T and at the fourth tap D by n 4 T.
In dem dargestellten Ausführungsbeispiel ist n1 = 1, n2 = 3 und n3 = 4. Das am Eingang I anstehende Multiplexsignal liegt bei spielsweise als digital abgetastetes 16-bit-Signal vor, wobei die 16-bit-Worte den jeweils abgetasteten Amplitudenwert charakterisieren. Bei einer unter Berücksichtigung der Grenz frequenz ausreichenden Abtastrate verhalten sich die digitalen 16-bit-Abtastwerte wie analoge Signalwerte.In the exemplary embodiment shown, n 1 = 1, n 2 = 3 and n 3 = 4. The multiplex signal present at input I is present, for example, as a digitally sampled 16-bit signal, the 16-bit words representing the respectively sampled amplitude value characterize. If the sampling rate is sufficient taking into account the limit frequency, the digital 16-bit samples behave like analog signal values.
Der in der Zeichnung dargestellte obere Teil der Schaltung mit den Schieberegisterelementen 2, 3, 4, 5, den Multiplikatoren 6, 7, 8, 9 und den Additionsstufen 1, 10, 11, 12 bilden bei einer Taktung mit 228 kHz ein Bandfilter um die Mittenfrequenz von 76 kHz, also ein Bandfilter wie es für die Ausfilterung der SWIFT-Codierung benötigt wird. Die Koeffizienten werden dabei in üblicher Weise bestimmt und können die oben angegebenen Werte aufweisen.The upper part of the circuit shown in the drawing with the shift register elements 2 , 3 , 4 , 5 , the multipliers 6 , 7 , 8 , 9 and the addition stages 1 , 10 , 11 , 12 form a band filter around the clocking at 228 kHz Center frequency of 76 kHz, i.e. a band filter as required for filtering out the SWIFT coding. The coefficients are determined in the usual way and can have the values given above.
Für den unteren Teil der Schaltung zwischen den Anzapfstellen
A und D, also mit den Schieberegisterelementen 2, 3, 4, 5, den
beiden Multiplikationsstufen 13, 14 und der Subtraktionsstufe
15 bildet einen FM-Demodulator, was aus folgender Betrach
tungsweise deutlich wird:
Das Eingangssignal am Eingang des Schieberegisters sei
cos ωt mit ω = 2πf (f = Frequenz).For the lower part of the circuit between the tapping points A and D, i.e. with the shift register elements 2 , 3 , 4 , 5 , the two multiplication stages 13 , 14 and the subtraction stage 15 , an FM demodulator forms, which is clear from the following consideration:
The input signal at the input of the shift register is cos ωt with ω = 2πf (f = frequency).
An der Anzapfstelle A steht im allgemeinen Fall das Signal cos
ω(t - n0T) an. Dementsprechend steht an der Anzapfstelle B das
Signal cos ω(t - n1T), an der Anzapfstelle C das Signal cos ω(t - n2T)
und an der Anzapfstelle D das Signal cos ω(t - n3T) an. Am
Ausgang der als Mischer fungierenden Multiplikationsstufe 13
steht somit das Signal
In general, the signal cos ω (t - n 0 T) is present at the tap A. Accordingly stands at the tapping point B the signal cos ω (t - n 1 T), at the tap C, the signal cos ω (t - n 2 T) and at the tapping point D, the signal cos ω (t - n 3 T) . The signal is thus at the output of the multiplication stage 13 functioning as a mixer
cos (ω(t - n0T)) × cos (ω(t - n3T))
cos (ω (t - n 0 T)) × cos (ω (t - n 3 T))
an.on.
Durch Umformung ergibt sich hieraus
This results from reshaping
cos (ω(2t - (n0 + n3)T))/2 + cos (ωT(n3 - n0))/2.cos (ω (2t - (n 0 + n 3 ) T)) / 2 + cos (ωT (n 3 - n 0 )) / 2.
An dem Ausgang der ebenfalls als Mischer fungierenden anderen
Multiplikationsstufe 14 steht dementsprechend das Signal
The signal is accordingly at the output of the other multiplication stage 14 , which also functions as a mixer
cos (ω(t - n1 × T)) × cos (ω(t - n2T))
cos (ω (t - n 1 × T)) × cos (ω (t - n 2 T))
an.on.
Durch Umformung ergibt sich
Forming results in
cos (ω/2t - (n1 + n2T))/2 + cos (ωT(n2 - n1))/2.cos (ω / 2t - (n 1 + n 2 T)) / 2 + cos (ωT (n 2 - n 1 )) / 2.
Unter der Voraussetzung n0 + n3 = n1 + n2 ergibt sich bei der Sub
traktion der beiden Ausgangssignale der Multiplikationsstufen
13, 14 in der Subtraktionsstufe 15 das Signal
Provided that n 0 + n 3 = n 1 + n 2 results in the sub traction of the two output signals of the multiplication stages 13 , 14 in the subtraction stage 15, the signal
cos (ωT(n2 - n1))/2 - cos (ωT(n3 - n0))/2 = sin (ωT(n3 - n2 + n1 - n0)/2) × sin (ωT(n3 + n2 - n1 - n0)/2).cos (ωT (n 2 - n 1 )) / 2 - cos (ωT (n 3 - n 0 )) / 2 = sin (ωT (n 3 - n 2 + n 1 - n 0 ) / 2) × sin ( ωT (n 3 + n 2 - n 1 - n 0 ) / 2).
Unter der oben genannten Voraussetzung, daß ω im wesentlichen als konstant angenommen werden kann, ist der sich ergebende Term von t unabhängig.Provided that ω is essentially the resulting can be assumed to be constant Term independent of t.
In einer bevorzugten Ausführungsform der Erfindung wird das Argument des ersten Sinusterms, das kleiner ist als das des zweiten Sinusterms, zweckmäßigerweise = ωT gewählt. Dies ge lingt, wenn n3 = n2 + 1 und n1 = n0 + 1 ist. Mit diesem Sinusterm wird eine Nullstelle bei der halben Taktfrequenz und bei Null erzeugt.In a preferred embodiment of the invention, the argument of the first sine term, which is smaller than that of the second sine term, is expediently selected = ωT. This works if n 3 = n 2 + 1 and n 1 = n 0 + 1. With this sinus term, a zero is generated at half the clock frequency and at zero.
Der andere Sinusterm erzeugt weitere Nullstellen, die für die FM-Demodulation nutzbar sind, und zwar bei den Frequenzen f= i/(T ×(n3 + n2 - n1 - n0)) mit i = 1 . . . (n3 + n2 - n1 - n0)/2-1.The other sine term generates further zeros that can be used for FM demodulation, namely at the frequencies f = i / (T × (n 3 + n 2 - n 1 - n 0 )) with i = 1. . . (n 3 + n 2 - n 1 - n 0 ) / 2-1.
Für das oben genannte Beispiel (n0 = 0, n1 = 1, n2 = 3,
n3 = 4) ergibt sich am Ausgang der Subtraktionsstufe 15 die
Funktion
For the above example (n 0 = 0, n 1 = 1, n 2 = 3, n 3 = 4), the function results at the output of subtraction stage 15
sin ωT × sin 3ωT.sin ωT × sin 3ωT.
Die für die FM-Demodulation nutzbaren Nullstellen liegen bei 38 kHz und bei 76 kHz.The zeros that can be used for FM demodulation are included 38 kHz and at 76 kHz.
Die Nullstelle bei 76 kHz ist für die SWIFT-Demodulation geeig net, da die Frequenz 80 kHz ein positives Signal am Ausgang der Subtraktionsstufe 15 und die Frequenz 72 kHz ein negatives Si gnal liefert (die am Ausgang der Subtraktionsstufe 15 anste henden Signale sind 16-bit-Datenwörter, bei denen das höchst wertige Bit (MSB) als Vorzeichen-Bit fungiert).The zero at 76 kHz is suitable for SWIFT demodulation because the frequency 80 kHz provides a positive signal at the output of subtraction stage 15 and the frequency 72 kHz provides a negative signal (the signals present at the output of subtraction stage 15 are 16- bit data words in which the most significant bit (MSB) acts as a sign bit).
Aus den obigen Betrachtungen ist ohne weiteres erkennbar, daß ein längeres Schieberegister (z. B. n0 = 0, n1 = 1, n2 = 6, n3 = 7) eine Funktion erzeugt (für das Beispiel sin ωT × sin 6ωT), die nicht nur mehrere Nullstellen aufweist, sondern bei 76 kHz auch eine größere Steigung (im Beispiel: eine doppelt so hohe Steigung) hat und so eine höhere Demodulatorausbeute be wirkt.From the above considerations it is readily apparent that a longer shift register (e.g. n 0 = 0, n 1 = 1, n 2 = 6, n 3 = 7) generates a function (for the example sin ωT × sin 6ωT ), which not only has several zeros, but also has a larger slope at 76 kHz (in the example: a slope twice as high) and thus has a higher demodulator yield.
Die Grenze der Verlängerung des Schieberegisters liegt nicht nur in dem damit verbundenen höheren Aufwand sondern auch in der Einhaltung der Bedingung, daß über die Verzögerungszeit die Frequenz des Eingangssignals am Eingang I praktisch kon stant sein muß.The limit of extending the shift register is not only in the associated higher effort but also in compliance with the condition that over the delay time the frequency of the input signal at input I practically kon must be constant.
Das am Ausgang der Subtraktionsstufe 15, also am Ausgang des FM-Demodulators, anstehende Signal wird in einer Auswertungs stufe 16 weiter verarbeitet, um beispielsweise die SWIFT-De codierung vorzunehmen. Das Ausgangssignal gelangt einerseits auf ein 16-bit-Register 17 und andererseits direkt auf ein XOR-Glied 18. Das XOR-Glied 18 vergleicht somit zwei aufein ander folgende Datenwörter am Ausgang der Subtraktionsstufe 15 auf Änderungen. Soweit Änderungen vorhanden sind, werden diese auf einen Eingang eines AND-Gliedes 19 geleitet. Der andere Eingang des AND-Gliedes 19 wird mit einem Maskierungssignal 20 beaufschlagt, mit dem lediglich das MSB für das Vorzeichen auf 1, die übrigen Bits auf Null gesetzt sind. Auf diese Weise läßt sich eine Nulldurchgangsflanke dadurch erkennen, daß der Ausgang des AND-Gliedes 19 ungleich Null wird.The signal present at the output of subtraction stage 15 , that is to say at the output of the FM demodulator, is further processed in an evaluation stage 16 in order, for example, to carry out the SWIFT decoding. The output signal is sent to a 16-bit register 17 on the one hand, and directly to an XOR gate 18 on the other hand. The XOR gate 18 thus compares two consecutive data words at the output of the subtraction stage 15 for changes. As far as changes are present, these are passed to an input of an AND gate 19 . The other input of the AND gate 19 is acted upon by a masking signal 20 , with which only the MSB for the sign is set to 1 and the remaining bits are set to zero. In this way, a zero-crossing edge can be recognized in that the output of the AND gate 19 is not equal to zero.
An den Ausgang des AND-Gliedes 19 schließt sich eine erfin dungsgemäße Phasenkorrekturstufe 21 an, in der die für die Taktung des SWIFT-Signals verwendete Taktfrequenz zurückgewon nen und mit den detektierten Flanken synchronisiert wird. Hierzu gelangt das Ausgangssignal der AND-Stufe 19 über eine Multiplikationsstufe 22 und eine Additionsstufe 23 auf einen Speicher 24 der zusammen mit der Additionsstufe 23 einen Zäh ler 23, 24 bildet. Das Ausgangssignal des Speichers 24 gelangt auf einen weiteren Speicher 25 einerseits und auf eine Addi tionsstufe 26 andererseits, deren anderem Eingang ein de finiertes Phaseninkrement INC über einen Anschluß 27 zuführbar ist. Der Ausgang der Additionsstufe 26 ist mit dem zweiten Eingang der Additionsstufe 23 verbunden. Das Ausgangssignal des Speichers 24 gelangt ferner auf einen Eingang einer XOR- Stufe 28, deren anderem Eingang das Ausgangssignal des weite ren Speichers 25 zuführbar ist. Mit dem Ausgangssignal der XOR-Stufe 28 ist in einer Vergleichsstufe 29 eine Bitgrenzen erkennung einerseits und eine Wortgrenzenerkennung anderer seits möglich. Eine 1 im MSB (most significant bit) markiert die Wortgrenze bzw. ein 16 Datenbit-Paket und eine 1 an fünft höchster Stelle markiert eine Bitgrenze.At the output of the AND gate 19 is followed by a phase correction stage 21 according to the invention, in which the clock frequency used for clocking the SWIFT signal is recovered and synchronized with the detected edges. To this end, passes the output of the AND stage 19 via a multiplication stage 22 and an adder 23 to a memory 24 which forms a Counters 23, 24, together with the addition stage 23rd The output signal of the memory 24 reaches a further memory 25 on the one hand and an addition stage 26 on the other hand, the other input of which a defined phase increment INC can be fed via a connection 27 . The output of the addition stage 26 is connected to the second input of the addition stage 23 . The output signal of the memory 24 also reaches an input of an XOR stage 28 , the other input of which the output signal of the wide memory 25 can be fed. With the output signal of the XOR stage 28 , a bit boundary recognition on the one hand and a word boundary recognition on the other hand are possible in a comparison stage 29 . A 1 in the MSB (most significant bit) marks the word boundary or a 16 data bit packet and a 1 in the fifth highest position marks a bit boundary.
In einem Phasenkorrekturzweig wird das Ausgangssignal des Speichers 24 in einem Teil-Schieberegister 30 um fünf Stellen nach links verschoben und einer Multiplikationsstufe 31 zuge führt. Dem anderen Eingang der Multiplikationsstufe 31 wird ein Multiplikationskoeffizient K über einen Anschluß 32 zuge führt. Das Ausgangssignal der Multiplikationsstufe 31 gelangt auf einen zweiten Eingang der Multiplikationsstufe 22 und wird dort mit dem Ausgangssignal der AND-Stufe 19 multipliziert.In a phase correction branch, the output signal of the memory 24 is shifted to the left by five places in a partial shift register 30 and a multiplication stage 31 is supplied. The other input of the multiplication stage 31 , a multiplication coefficient K is supplied via a connection 32 . The output signal of the multiplication stage 31 reaches a second input of the multiplication stage 22 and is multiplied there by the output signal of the AND stage 19 .
Bei einer SWIFT-Codierung findet ein Vorzeichenwechsel (= Auf treten von Flanken) des demodulierten Signals nur zu Zeiten n × T statt, wobei T = 1/16 kHz und n ganzzahlig ist. Der Vor zeichenwechsel findet jedoch nicht für jedes n statt sondern in Abhängigkeit von dem Inhalt des Datensignals, das über den SWIFT-Code übertragen wird. Aufgrund von Zeilensteuerworten ist eine Mindesthäufigkeit der Flanken gewährleistet.In the case of SWIFT coding, the sign changes (= up occur from edges) of the demodulated signal only at times n × T instead, where T = 1/16 kHz and n is an integer. The before However, character changes do not take place for every n, but instead depending on the content of the data signal that over the SWIFT code is transmitted. Due to line control words a minimum frequency of the flanks is guaranteed.
Zur Wiederherstellung des 16 kHz-Taktes wird dem Speicher 24 mit einer hohen Frequenz von 228 kHz jeweils ein Inkrement INC zugeführt, das einem Dateninhalt multipliziert mit der Bitfre quenz (16 kHz) und dividiert durch die Abtastfrequenz (228 kHz) entspricht und daher etwa 144 beträgt. Wird dieses Inkrement mit der Abtastfrequenz von 228 kHz zugeführt, läuft der Spei cher 24 mit der Frequenz von 16 kHz über und erzeugt einen ent sprechenden Überlaufimpuls. Als Überlauf wird dabei ein Bit wechsel 0 → 1 oder 1 → 0 an der zwölften Position des 16-bit- Wortes angesehen. Durch Vergleich des Inhalts des Speichers 24 mit dem vorherigen Wert im weiteren Speicher 25 wird der Über lauf in der XOR-Stufe 28 detektiert und in der Vergleichsstufe 29 als Bitgrenze erkannt. In order to restore the 16 kHz clock, an increment INC is supplied to the memory 24 with a high frequency of 228 kHz, which corresponds to a data content multiplied by the bit frequency (16 kHz) and divided by the sampling frequency (228 kHz) and therefore approximately 144 is. If this increment is supplied with the sampling frequency of 228 kHz, the memory 24 overflows with the frequency of 16 kHz and generates a corresponding overflow pulse. A bit change 0 → 1 or 1 → 0 at the twelfth position of the 16-bit word is regarded as an overflow. By comparing the content of the memory 24 with the previous value in the further memory 25 , the overflow is detected in the XOR stage 28 and recognized in the comparison stage 29 as a bit limit.
Der Speicherinhalt des Speichers 24 in den elf geringwertig sten Bits beim Auftreten einer Flanke wird durch das Teil- Schieberegister 30 um fünf Stellen nach links verschoben, also zu einem 16-bit-Wort gemacht. Dieses wird mit einem Koeffi zienten K in der Multiplikationsstufe 31 multipliziert und aufgrund der Multiplikationsstufe 22 nur beim Auftreten einer Flanke der Inkrementierung des Speichers 24 mit Hilfe der Additionsstufe 23 hinzugefügt. Auf diese Weise wird der mit der Additionsstufe 26 als Zähler fungierende Speicher 24 pro portional zu dem mit einem Vorzeichen versehenen Phasenfehler verstellt. Auf diese Weise wird der Phasenfehler immer gerin ger.The memory content of the memory 24 in the eleven least significant bits when an edge occurs is shifted five places to the left by the partial shift register 30 , ie made a 16-bit word. This is multiplied by a coefficient K in the multiplication stage 31 and, due to the multiplication stage 22, is only added when an edge of the incrementation of the memory 24 occurs with the aid of the addition stage 23 . In this way, the memory 24 , which functions as a counter with the addition stage 26, is adjusted in proportion to the phase error provided with a sign. In this way, the phase error is always reduced.
Die Vergleichsstufe 29 erkennt beim Auftreten einer Bitände rung im MSB des Speichers 24 eine Wortgrenze.The comparison stage 29 detects a word limit when a bit change occurs in the MSB of the memory 24 .
Innerhalb der erkannten Bitgrenzen werden die Ausgangssignale der Subtraktionsstufe 15 über eine Additionsstufe 33 einem Speicher 34 zugeführt, dessen Ausgang auf den zweiten Eingang der Additionsstufe 33 gelangt, so daß eine Aufsummierung stattfindet, um eine verbesserte Erkennung des demodulierten Datenbits, also des Bitinhalts, zu erzielen. Ist eine Bit grenze erreicht, wird der Speicher 34 zur Erzeugung des Daten stroms aus gelesen und über ein Reset-Signal der Vergleichs stufe 29 zurückgesetzt.Within the detected bit limits, the output signals of the subtraction stage 15 are fed via an addition stage 33 to a memory 34 , the output of which arrives at the second input of the addition stage 33 , so that summation takes place in order to achieve an improved detection of the demodulated data bit, that is to say the bit content . If a bit limit is reached, the memory 34 is read from to generate the data stream and reset via a reset signal of the comparison stage 29 .
Claims (6)
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|---|---|---|---|
| DE1997127582 DE19727582A1 (en) | 1997-06-28 | 1997-06-28 | Method and circuit arrangement for the synchronization of a time cycle with events occurring in a time pattern |
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