DE19708618A1

DE19708618A1 - Circuit for generating reset signal

Info

Publication number: DE19708618A1
Application number: DE1997108618
Authority: DE
Inventors: Matthias Eberlein
Original assignee: Siemens AG
Current assignee: Intel Deutschland GmbH
Priority date: 1997-03-03
Filing date: 1997-03-03
Publication date: 1998-09-17
Anticipated expiration: 2017-03-04
Also published as: DE19708618C2

Abstract

The circuit has a pulse generator (IG) at whose output the reset voltage appears when an upper supply voltage is applied. The pulse generator input is connected to the output of a voltage breakdown detector (DTR) contg. a threshold voltage detector (LDlow) with its input connected to an operating voltage store (US) with two oppositely connected series circuits of a capacitor and diode (C1,D1; C2,D2) between the upper and lower supply voltages forming first and second voltage tappings (A1,A2). A transistor (NTRANS1) driven by the second voltage tapping lies between a third tapping (A3) and the lower operating voltage. The threshold detector and operating voltage store dimensions are selected so that if the upper voltage falls to a level defined by the detector's threshold voltage the second diode and the transistor block and cause the pulse generator to trigger.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Generie rung eines Rücksetzsignals, die beim Anlegen einer oberen Versorgungsspannung einen vorgegebenen Zustand einnimmt, in welchem ausgangsseitig das Rücksetzsignal anliegt.The invention relates to a circuit arrangement for generation tion of a reset signal which occurs when an upper Supply voltage assumes a predetermined state, in which is the reset signal on the output side.

Bekanntlich befinden sich digitale integrierte Schaltungen nach dem Einschalten der Betriebsspannung in einem undefi nierten Zustand. Es werden daher Schaltungsanordnungen einge setzt, mit welchen ein Rücksetzsignal erzeugt und der inte grierten Schaltung zugeführt wird. Dieser sogenannte Reset-Im puls soll solange aktiviert werden, bis die Betriebsspan nung eine obere Schwelle überschreitet.As is known, there are digital integrated circuits after switching on the operating voltage in an undefi state. Circuit arrangements are therefore used sets with which a reset signal is generated and the inte grated circuit is supplied. This so-called reset-im pulse should be activated until the operating voltage voltage exceeds an upper threshold.

Eine derartige Schaltungsanordnung vom ruhestromfreien Typ ist beispielsweise in EP 0 496 910 beschrieben. Diese Schal tungsanordnung detektiert ferner Spannungseinbrüche, wenn die Betriebsspannung etwa auf 0 V zusammenbricht. Dann wird ein neuer Reset-Impuls erzeugt. Wenn jedoch kleinere Spannungs einbrüche auftreten, kann mit dieser Schaltung nicht in kur zer Zeit ein neuer Reset-Impuls erzeugt werden.Such a circuit arrangement of the quiescent current-free type is described for example in EP 0 496 910. This scarf device also detects voltage dips when the Operating voltage breaks down to about 0 V. Then one new reset pulse generated. However, if smaller tension breakdowns can not cure with this circuit a new reset pulse is generated.

Der Erfindung liegt die Aufgabe zugrunde, eine Schal tungsanordnung der eingangs genannten Art anzugeben, mit wel cher auch bei Einbrüchen der Betriebsspannung unter einen un teren Grenzwert, die größer als die untere Betriebsspannung sein kann, zuverlässig ein Reset-Signal erzeugt wird.The invention has for its object a scarf arrangement of the type mentioned at the beginning, with which cher even if the operating voltage drops below one lower limit that is greater than the lower operating voltage can be reliably generated a reset signal.

Diese Aufgabe wird gemäß dem kennzeichnenden Teil der unab hängigen Ansprüche gelöst. Bevorzugte Weiterbildungen der Er findung sind in den abhängigen Ansprüchen beschrieben.This task is carried out according to the characteristic part of the unab pending claims resolved. Preferred further training of the Er invention are described in the dependent claims.

Die Erfindung hat den Vorteil, daß die Schaltungsanordnung frei von Ruhestrom betrieben werden kann und dennoch eine schnelle Reaktion unabhängig von den Anstiegsflanken der Be triebsspannung erfolgt.The invention has the advantage that the circuit arrangement can be operated free of quiescent current and still a quick reaction regardless of the rising edges of the Be drive voltage occurs.

Ein Grundgedanke der Erfindung besteht darin, daß die verwen deten Transistoren so dimensioniert sind, daß sie im Modus "sehr schwache Inversion" betrieben werden. Sie führen damit nur noch einen kleinen Leckstrom und auf diese Weise ist es möglich, sehr hochohmige Spannungsabgriffe zu erzeugen. Durch Speichern der Betriebsspannung auf zwei gegensinnig verschal teten Kapazitäten unter Berücksichtigung von Leckströmen wird dennoch eine sichere Detektion von Spannungseinbrüchen er reicht.A basic idea of the invention is that the use transistors are dimensioned so that they are in mode "very weak inversion" operated. You lead with it just a little leakage current and that's how it is possible to generate very high-resistance voltage taps. By Saving the operating voltage on two opposite boards capacities taking leakage currents into account nevertheless reliable detection of voltage dips enough.

Unter Leckstrom wird bei einem MOS-Element bekanntlich eine Gate-Source-Spannung von 0 V verstanden. Er steht in direktem Zusammenhang mit seiner effektiven Schwellspannung. Erfin dungsgemäß wird der Leckstrom durch die Wahl des Transistors vom N-Kanal-Typ oder P-Kanal-Typ planmäßig beeinflußt. Erfin dungsgemäß wird der Leckstrom ferner durch die Kanalweite, die Beschaltung des Wannenanschlusses und insbesondere durch Ausnützen von Kurzkanaleffekten bei den verwendeten Transi storen gezielt eingestellt.As is well known, leakage current is used in a MOS element Gate-source voltage of 0 V understood. It is in direct Connection with its effective threshold voltage. Erfin According to the leakage current through the choice of the transistor influenced by the N-channel or P-channel type as planned. Erfin According to the leakage current is further determined by the channel width, the wiring of the tub connection and in particular by Taking advantage of short channel effects in the used transis disruptively set.

Nachfolgend wird die Erfindung anhand eines in der Zeichnung beschriebenen Ausführungsbeispieles weiter beschrieben.The invention is based on one in the drawing described embodiment further described.

Fig. 1 zeigt ein Schaltbild einer Schaltungsanordnung zur Generierung eines Rücksetzsignals und Fig. 1 shows a circuit diagram of a circuit arrangement for generating a reset signal and

Fig. 2 zeigt Einzelheiten eines bistabilen Schalt elements gemäß Fig. 1. FIG. 2 shows details of a bistable switching element according to FIG. 1.

In der Fig. 1 ist mit DTR ein Spannungseinbruchdetektor be zeichnet, welcher über ein Signal latch-in einen Impulsgene rator IG ansteuert. In Fig. 1 with DTR a voltage dip detector be characterized, which drives a pulse generator IG through a signal generator IG.

Der Impulsgenerator IG umfaßt ein bistabiles Schaltelement LATCH, das beim Anlegen einer oberen Versorgungsspannung VDD während des Spannungsanstiegs einen vorgegebenen Vorzugszu stand einnimmt, in welchem ausgangsseitig ein Rücksetzsignal RES anliegt. Über einen Schwellspannungsdetektor LD_high am Ausgang des bistabilen Schaltelements LATCH wird beim Errei chen einer vorgegebenen oberen Schwellspannung das bistabile Schaltelement LATCH zurückgesetzt und auf diese Weise ein Rücksetzimpuls erzeugt.The pulse generator IG comprises a bistable switching element LATCH which, when an upper supply voltage VDD is applied during the voltage rise, has a predetermined preference, in which a reset signal RES is present on the output side. Via a threshold voltage detector LD _high at the output of the bistable switching element LATCH, the bistable switching element LATCH is reset when a predetermined upper threshold voltage is reached, and in this way a reset pulse is generated.

Der Spannungseinbruchdetektor DTR umfaßt einen Schwellspan nungsdetektor LD_low, über welchen Spannungseinbrüche unter eine untere vorgegebene Schwellspannung erkannt und zur er neuten Ansteuerung des Impulsgenerators IG nach einem derar tigen Spannungseinbruch verwendet werden. Der Spannungsein bruchdetektor DTR weist ferner einen Betriebsspannungsspei cher US mit einem ersten und einem zweiten hochohmigen Span nungsabgriff A1, A2 auf, die einen Betrieb des Spannungsein bruchdetektors DTR im wesentlichen ohne Ruhestrom ermögli chen. Über das Potential am ersten und am zweiten Spannungs abgriff A1, A2 wird das Potential an einem dritten Spannungs abgriff A3 gesteuert, welcher den Ausgang DTR_out des Span nungseinbruchdetektors DTR bildet.The voltage drop detector DTR comprises a threshold voltage detector LD _low , via which voltage drops are detected below a lower predetermined threshold voltage and are used to drive the pulse generator IG again after such a voltage drop. The voltage breakdown detector DTR also has an operating voltage memory US with a first and a second high-resistance voltage tap A1, A2, which enable operation of the voltage breakdown detector DTR substantially without quiescent current. The potential at a third voltage tap A3, which forms the output DTR _{out of} the voltage dip detector DTR, is controlled via the potential at the first and second voltage taps A1, A2.

Beim Anlegen der oberen Versorgungsspannung VDD werden in ei ner ersten Kapazität C1 die obere Betriebsspannung VDD und in einer gegensinnig geschalteten zweiten Kapazität C2 die un tere Betriebsspannung GND gespeichert. Der Betriebsspannungs speicher US besteht hierzu aus einer gegensinnig geschalteten Serienschaltung aus jeweils der ersten bzw. zweiten Kapazität C1, C2 und jeweils einer ersten bzw. zweiten Diode D1, D2 un ter Bildung jeweils des ersten bzw. zweiten Spannungsabgriffs A1, A2. Die Aufladung der ersten Kapazität C1 erfolgt über die erste Diode D1 und die Aufladung der zweiten Kapazität C2 über die zweite Diode D2. When applying the upper supply voltage VDD in ei ner first capacitor C1 the upper operating voltage VDD and in an oppositely connected second capacitor C2 the un tter operating voltage GND saved. The operating voltage For this purpose, the US memory consists of an oppositely connected circuit Series connection of the first and second capacitance, respectively C1, C2 and a respective first and second diode D1, D2 un ter formation of the first and second voltage tap A1, A2. The first capacitor C1 is charged via the first diode D1 and the charging of the second capacitor C2 via the second diode D2.

Der zur Detektion einer vorgegebenen Mindestbetriebsspannung, die in einem weiten Bereich der unteren Betriebsspannung GND und der oberen Betriebsspannung VDD festgesetzt werden kann, dienende Schwellspannungsdetektor LD_low, besteht aus der er sten Diode D1 sowie einem ersten Transistor PTRANS1 vom P-Ka nal-Typ. Dessen gesteuerte Strecke verbindet den ersten Span nungsabgriff A1 und dem dritten Spannungsabgriff A3 und sein Steuereingang ist mit der Betriebsspannung VDD verbunden. Der zweite Spannungsabgriff A2 liegt am Steuereingang eines zwei ten Transistor NTRANS1 vom N-Kanal-Typ, dessen gesteuerte Strecke den dritten Spannungsabgriff A3, d. h. den Ausgang DTR_out des Spannungseinbruchdetektors DTR mit der unteren Ver sorgungsspannung GND verbindet.The threshold voltage detector LD _{low used} to detect a predetermined minimum operating voltage, which can be set in a wide range of the lower operating voltage GND and the upper operating voltage VDD, consists of the first diode D1 and a first transistor PTRANS1 of the P-channel type. Its controlled path connects the first voltage tap A1 and the third voltage tap A3 and its control input is connected to the operating voltage VDD. The second voltage tap A2 is connected to the control input of a second transistor NTRANS1 of the N-channel type, the controlled path of which connects the third voltage tap A3, ie the output DTR _{out of} the voltage dip detector DTR to the lower supply voltage GND.

Wenn die obere Betriebsspannung VDD über dem vorgegebenen Mindestwert liegt, sperrt der erste Transistor PTRANS1 und der zweite Transistor NTRANS1 leitet, weil der zweite Span nungsabgriff A2 die auf der Kapazität C2 gespeicherte Span nung anlegt. Diese Spannung wird durch das Ausnutzen des Leckstromverhaltens eines achten Transistors PTRANS4 vom P-Ka nal-Typ, der die zweite Kapazität C2 überbrückt, und der zweiten Diode D2 auf größer 0 V festgelegt. Der Ausgang des Spannungseinbruchdetektors DTR_out bzw. das Signal latch-in entspricht damit der unteren Versorgungsspannung GND und ist somit "logisch 0".If the upper operating voltage VDD is above the predetermined minimum value, the first transistor PTRANS1 blocks and the second transistor NTRANS1 conducts because the second voltage tap A2 applies the voltage stored on the capacitor C2. This voltage is determined by utilizing the leakage current behavior of an eighth transistor PTRANS4 of the P-channel type, which bridges the second capacitance C2, and the second diode D2 to be greater than 0 V. The output of the voltage dip detector DTR _out or the signal latch-in thus corresponds to the lower supply voltage GND and is therefore "logic 0".

Im Impulsgenerator IG wird bei diesem Hochlaufen der oberen Versorgungsspannung VDD nach Überschreiten der oberen Schwelle eine dritte Kapazität C3 über einen dritten Transi stor PTRANS2 vom P-Kanal-Typ über einen vierten Spannungsab griff A4 aufgeladen. Der vierte Spannungsabgriff A4 ist über die gesteuerte Strecke eines dritten Transistor NTRANS3 vom N-Kanal-Typ mit der unteren Versorgungsspannung GND verbun den. Der Steuereingang des vierten Transistors NTRANS2 ist über den Eingang des Impulsgenerators IG mit dem Ausgang des Spannungseinbruchdetektors DTR verbunden, so daß er bei "logisch O" des Signals latch-in sperrt und bei "logisch 1" leitet.In the pulse generator IG, the upper one is used during this run-up Supply voltage VDD after exceeding the upper one Threshold a third capacitance C3 via a third transi stor PTRANS2 of the P-channel type via a fourth voltage handle A4 charged. The fourth voltage tap A4 is over the controlled path of a third transistor NTRANS3 from N-channel type connected to the lower supply voltage GND the. The control input of the fourth transistor is NTRANS2 via the input of the pulse generator IG with the output of the Voltage dip detector DTR connected so that it at "logic O" of the latch-in signal blocks and at "logic 1" directs.

Durch die dritte Kapazität C3 wird das bistabile Schaltele ment LATCH beim Hochlauf der oberen Versorgungsspannung VDD in der Weise gekippt, daß der Vorzugszustand eingenommen und das Ausgangssignal RES erzeugt wird. Durch die spezielle Di mensionierung der in Fig. 2 im einzelnen beschriebenen vier LATCH-Steuertransistoren ist sichergestellt, daß Leckströme die Funktion unterstützen, und auch beliebig langsame Flanken der oberen Versorgungsspannung VDD ermöglichen. Eine Inver terkette aus einer vierten Diode D4 und einem fünften Transi stor NTRANS3 vom N-Kanal-Typ in Verbindung mit einem dritten und vierten Inverter INV3 und INV4 bewirkt, daß ein zwischen dem vierten Spannungsabgriff A4 und der oberen Versorgungs spannung VDD geschalteter vierter Transistor PTRANS2 vom P-Ka nal-Typ anfänglich ausgeschaltet ist. Ein sechster Transi stor NTRANS8 vom N-Kanal-Typ und der Inverter INV3 bilden in diesem Zusammenhang ein Verzögerungsglied DELAY.By the third capacitance C3, the bistable switching element LATCH is tilted when the upper supply voltage VDD starts up in such a way that the preferred state is assumed and the output signal RES is generated. The special dimensioning of the four LATCH control transistors described in detail in FIG. 2 ensures that leakage currents support the function and also enable any slow edges of the upper supply voltage VDD. An inverter chain comprising a fourth diode D4 and a fifth transistor NTRANS3 of the N-channel type in conjunction with a third and fourth inverter INV3 and INV4 causes a fourth transistor PTRANS2 connected between the fourth voltage tap A4 and the upper supply voltage VDD P channel type is initially turned off. In this context, a sixth transistor NTRANS8 of the N-channel type and the inverter INV3 form a delay element DELAY.

Der vierte Transistor PTRANS2 ist Bestandteil eines Schwellspannungsdetektors LD_high, mit welchem das Erreichen einer oberen Schwellspannung der oberen Betriebsspannung VDD detektiert wird. Sie ist eingangsseitig mit dem Ausgang des bistabilen Schaltelements LATCH verbunden und umfaßt ferner eine Diode D3 und den fünften und sechsten Transistor NTRANS3, NTRANS4 vom N-Kanal-Typ, wobei die zwischen dem Steuereingang des fünften Transistors NTRANS3 und der oberen Versorgungsspannung VDD liegende dritte Diode D3 die Schwellspannung definiert, bei welcher der fünfte Transistor NTRANS3 leitet und das Steuersignal des dritten PTRANS2 lei tet. Damit kippt das bistabile Schaltelement LATCH, beendet das Ausgangssignal RES, nimmt einen inaktiven Zustand ein und schaltet den Ruhestrom ab.The fourth transistor PTRANS2 is part of a threshold voltage detector LD _high , with which the reaching of an upper threshold voltage of the upper operating voltage VDD is detected. It is connected on the input side to the output of the bistable switching element LATCH and further comprises a diode D3 and the fifth and sixth transistor NTRANS3, NTRANS4 of the N-channel type, the third diode lying between the control input of the fifth transistor NTRANS3 and the upper supply voltage VDD D3 defines the threshold voltage at which the fifth transistor NTRANS3 conducts and the control signal of the third PTRANS2 conducts. The bistable switching element LATCH thus tilts, terminates the output signal RES, assumes an inactive state and switches off the quiescent current.

Im Falle eines Einbruchs der oberen Versorgungsspannung VDD wird die erste Kapazität C1 des Spannungseinbruchdetektors DTR gesteuert über den ersten Transistor PTRANS1 entladen. Durch einen Ladungsspeichereffekt sinkt die Spannung am zwei ten Spannungsabgriff A2 ebenfalls, so daß der Ausgang DTR_out des Spannungseinbruchdetektors DTR zunächst hochohmig wird. Auf diese Weise ist es möglich, die Ladung auf der ersten Ka pazität C1 zu nützen und auf den Ausgang DTR_out und damit den Eingang des Impulsgenerators IG im wesentlichen ohne Verluste umzuleiten, wenn die obere Versorgungsspannung VDD einen Min destwert unterschreitet. Dieser untere Mindestwert wird durch die Schwellspannung der ersten Diode D1 und des ersten Tran sistors PTRANS1 festgelegt. Durch den Anstieg der Eingangs spannung des Impulsgenerators IG wird der dritte Transistor NTRANS2 leitend und kippt die Eingangsspannung des bistabilen Schaltelements LATCH, welches wiederum das Ausgangssignal RES erzeugt und den Ruhestrom einschaltet.If the upper supply voltage VDD drops, the first capacitance C1 of the voltage drop detector DTR is discharged in a controlled manner via the first transistor PTRANS1. Due to a charge storage effect, the voltage at the second voltage tap A2 also drops, so that the output DTR _{out of} the voltage dip detector DTR initially becomes high-resistance. In this way it is possible to use the charge on the first capacitor C1 and to redirect it to the output DTR _out and thus the input of the pulse generator IG essentially without losses if the upper supply voltage VDD falls below a minimum value. This lower minimum value is determined by the threshold voltage of the first diode D1 and the first transistor PTRANS1. Due to the increase in the input voltage of the pulse generator IG, the third transistor NTRANS2 becomes conductive and tilts the input voltage of the bistable switching element LATCH, which in turn generates the output signal RES and switches on the quiescent current.

Die vorstehend beschriebene Schaltungskonfiguration des Span nungseinbruchdetektors DTR ermöglicht also die Nutzung von Speichereffekten, indem sehr hochohmige Spannungsabgriffe ge neriert werden, die zur Erzeugung eines Rücksetzsignals RES genutzt werden. Insbesondere wird durch die Dimensionierung der vorstehend beschriebenen Bauelemente und durch das Poten tial an deren Bulk am Spannungseinbruchdetektor DTR eine Kon trolle der Leckströme in der Weise erreicht, daß beispiels weise die Spannung am zweiten Spannungsabgriff A2 im Ruhezu stand über der unteren Versorgungsspannung GND liegt und so mit der Ausgang DTR_out des Spannungseinbruchdetektors DTR ei nen definierten Zustand besitzt.The circuit configuration of the voltage dip detector DTR described above thus enables the use of memory effects by generating very high-resistance voltage taps which are used to generate a reset signal RES. In particular, by dimensioning the components described above and by the potential of their bulk at the voltage dip detector DTR, a control of the leakage currents is achieved in such a way that, for example, the voltage at the second voltage tap A2 was at rest above the lower supply voltage GND and so on with the output DTR _{out of} the voltage dip detector DTR has a defined state.

Eine Spannung am zweiten Spannungsabgriff A2 größer 0 V wird dadurch erreicht, daß die Bulk-Source-Spannung der zweiten Diode D2 größer 0 V ist. Die Bulk-Source-Spannung des achten Transistors PTRANS4 ist kleiner als die Bulk-Source-Spannung der zweiten Diode D2, bevorzugt 0 V.A voltage at the second voltage tap A2 is greater than 0 V. achieved in that the bulk source voltage of the second Diode D2 is greater than 0 V. The bulk-source voltage of the eighth Transistor PTRANS4 is less than the bulk source voltage the second diode D2, preferably 0 V.

Der Spannungseinbruchdetektor DTR wird im übrigen wahlweise dadurch initialisiert, daß der die zweite Kapazität C2 von der oberen Versorgungsspannung VDD zum zweiten Spannungsab griff A2 überbrückender achte Transistor PTRANS4 vom P-Kanal-Typ mit einem Signal mit "logisch 1" angesteuert wird.The voltage dip detector DTR is otherwise optional initialized by the second capacitance C2 of the upper supply voltage VDD to the second voltage handle A2 bridging eighth transistor PTRANS4 of the P-channel type is controlled with a signal with "logical 1".

Ein besonders zuverlässiger Betrieb wird dadurch erreicht, daß der erste Transistor PTRANS1 und die erste Diode D1 so dimensioniert sind, daß Kurzkanaleffekte auftreten. Der Kurz kanaleffekt beim ersten Transistor PTRANS1 ist jeweils stär ker als bei der ersten Diode D1. Bevorzugt ist die Bulk-Sour ce-Spannung der ersten Diode kleiner 0 V. Damit wird er reicht, daß der Leckstrom durch den ersten Transistor PTRANS1 in der ersten Diode D1 einen Spannungsabfall auf eine Span nung größer 0 V hervorruft. Auch der zweite Transistor NTRANS1 ist bevorzugt so dimensioniert, daß Kurzkanaleffekte auftre ten.Particularly reliable operation is achieved that the first transistor PTRANS1 and the first diode D1 so are dimensioned that short channel effects occur. The short one channel effect of the first transistor PTRANS1 is stronger ker than with the first diode D1. Bulk sour is preferred ce voltage of the first diode is less than 0 V. This makes it is enough that the leakage current through the first transistor PTRANS1 in the first diode D1 a voltage drop on a span voltage greater than 0 V. The second transistor NTRANS1 is preferably dimensioned so that short-channel effects occur ten.

Gemäß Fig. 2 bestehen die zwei rückgekoppelten Inverter INV1 und INV2 des bistabilen Schaltelements in Fig. 1 jeweils aus einer Serienschaltung eines LATCH-Steuertransistors vom P-Ka nal-Typ und N-Kanal-Typ. Der erste Inverter INV1 weist dem nach einen ersten und zweiten LATCH-Steuertransistor PTRANS5, NTRANS5 auf und der zweite Inverter INV2 besteht aus einem dritten und vierten LATCH-Steuertransistor PTRANS6, NTRANS6. Die Kanallängen des ersten und vierten LATCH-Steuertransi stors PTRANS5, NTRANS6 sind so dimensioniert, daß Kurzka naleffekte auftreten. Bevorzugt sind die Kanallängen des er sten und vierten LATCH-Steuertransistors PTRANS5, NTRANS6 mindestens um einen Faktor 2 kleiner als die Kanallänge des jeweils zugehörigen zweiten bzw. vierten LATCH-Steuertransi stors NTRANS5, NTRANS6. Optimal ist, wenn der erste und vierte LATCH-Steuertransistor PTRANS5, NTRANS6 die kleinst mögliche Kanallänge aufweisen, abhängig von der Technologie beispielsweise kleiner 2 um. Weil die Leckströme der Transi storen mit Kurzkanaleffekt überwiegen, liegt der Ausgang latch-out des bistabilen Schaltelements bevorzugt auf "logisch 1" und das Signal latch-in auf "logisch 0".Referring to FIG. 2, the two back-coupled inverters INV1 and INV2 are made of the bistable switching element in Fig. 1 comprises a series circuit of a latch control transistor of the P-chan nel type and N-channel type, respectively. The first inverter INV1 accordingly has a first and a second LATCH control transistor PTRANS5, NTRANS5 and the second inverter INV2 consists of a third and fourth LATCH control transistor PTRANS6, NTRANS6. The channel lengths of the first and fourth LATCH control transistor PTRANS5, NTRANS6 are dimensioned so that short channel effects occur. The channel lengths of the first and fourth LATCH control transistors PTRANS5, NTRANS6 are preferably at least a factor 2 smaller than the channel length of the respectively associated second or fourth LATCH control transistor NTRANS5, NTRANS6. It is optimal if the first and fourth LATCH control transistors PTRANS5, NTRANS6 have the smallest possible channel length, depending on the technology, for example less than 2 µm. Because the leakage currents of the transistors with short-channel effect predominate, the latch-out output of the bistable switching element is preferably at "logic 1" and the signal latch-in at "logic 0".

Claims

1. Circuit arrangement for generating a reset signal (RES) with a pulse generator (IG), to which the reset signal (RES) is applied on the output side when an upper supply voltage (VDD) is applied, characterized in that the input of the pulse generator (IG) with the output a voltage drop detector (DTR) having a threshold voltage detector (LD _low ) is connected,
that the threshold voltage detector (LDiow) is applied on the input side to an operating voltage memory (US) which, between the upper and a lower supply voltage (VDD, GND), two series circuits connected in opposite directions, each with a first or second capacitance (C1, C2) and one each Most or second diode (D1, D2), forming a first or second voltage tap (A1, A2), that the threshold voltage detector (LD _low ) has the first capacitor (C1) connected in series with the first diode (D1) and a first transistor (PTRANS1) controlled by the upper supply voltage (VDD) between the first voltage grip (A1) and an output (DTR) of the threshold voltage detector (LD _low ) forming the third voltage tap (A3) connected to the input of the pulse generator (IG) that between the third voltage tap (A3) and the underneath supply voltage (GND) a handle from the second voltage tap (A2) controlled second T transistor (NTRANS1), and that the threshold voltage detector (LD _low ) and the operating voltage memory (US) are dimensioned in such a way that when the upper supply voltage (VDD) drops to a value defined by the threshold voltage of the threshold voltage detector (LD _low ) the second diode (D2) blocks and since with the voltage stored on the second capacitor (C2) blocks the second transistor (NARANS1), so that the voltage stored on the first capacitor (C1) is present at the input of the pulse generator (IG) and this triggers that the first transistor (PTRRNS1) is dimensioned so that short-channel effects occur.

2. Circuit arrangement according to claim 1, characterized, that the second transistor (NTRANS1) is dimensioned so that Short channel effects occur.

3. Circuit arrangement according to claim 2, characterized, that the bulk-source voltage of the second diode (D2) is greater than 0 V is and that the second capacitance (C2) of an eighth Transistor (PTRANS4) is bridged, its bulk source span voltage is smaller than the bulk-source voltage of the second Diode (D2).

4. Circuit arrangement according to claim 3, characterized, that the bulk-source voltage of the eighth transistor (PTRANS4) Is 0 V.

5. Circuit arrangement according to one of the preceding An claims, characterized, that the bulk-source voltage of the first diode (D1) is less than 0 V is.

6. Circuit arrangement for generating a reset signal (RES) with a bistable switching element (LATCH) Applying an upper supply voltage is a preferred state for any operating voltages on which one on the output side there is a reset signal (RES) that crosses two wise feedback inverters (INV1, INV2) with one each Series connection of a first and second LATCH control transi stors (PTRANS5, NTRANS5) or third and fourth LATCH tax ertransistors (PTRANS6, NTRANS6), characterized, that the channel lengths of the first and fourth LATCH control train sistors (PTRANS5, NTRANS6) are dimensioned so that Kurzka nal effects occur.

7. Circuit arrangement according to claim 6, characterized, that the channel lengths of the first and fourth LATCH control train sistors (PTRANS5, NTRANS6) at least by a factor of 2 small are smaller than the channel lengths of the associated second or third LATCH control transistor (NTRANS5, PTRANS6).

8. Circuit arrangement according to claim 7, characterized, that the first and fourth LATCH control transistors (PTRANS5, NAANS6) have the smallest possible channel length.