DE19611709C2

DE19611709C2 - Semiconductor memory device

Info

Publication number: DE19611709C2
Application number: DE19611709A
Authority: DE
Inventors: Jei-Hwan Yoo
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-04-24
Filing date: 1996-03-25
Publication date: 2000-04-13
Anticipated expiration: 2016-03-26
Also published as: GB2300285A; KR0145223B1; JP2862834B2; KR960039012A; GB9606026D0; FR2733332A1; JPH08297995A; FR2733332B1; GB2300285B; DE19611709A1

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter speichervorrichtung mit der Fähigkeit zur Reparatur von Defekten in normalen Speicher- Zellenfeldern unter Benutzung eines Ersatzspeicherzellenfeldes, das eine Vielzahl von Unter speicherzellenfeldern aufweist.The present invention relates to a semiconductor Storage device with the ability to repair defects in normal storage Cell arrays using a spare memory cell array that have a variety of sub has memory cell fields.

Die Herstellungskosten eines integrierten Halbleiterschalt kreises hängen von der Herstellungsausbeute ab, und dementspre chend wird zur Verbesserung der Ausbeute eine Redundanzspeicher zelle (oder Ersatzspeicherzelle) getrennt von der grundsätzli chen Speicherzelle (oder Normalspeicherzelle) vorgesehen. Für den Fall, daß einige wenige defekte Bits (oder defekte Zellen) gefunden werden, wird ein Redundanzverfahren zum Erset zen der defekten Zellen durch die Ersatzspeicherzellen benutzt. Jedoch wird in einer hochintegrierten Speichervorrichtung mit einer großen Kapazität von mehr als 256 Mb ein Ruhestromdefekt, der auf einen während des Herstellungsprozesses wegen des Anwachsens der Chipgröße erzeugten Defekts zurückzuführen ist, und ein Blockdefekt, der wegen eines Mangels an Leiterbreite für die Herstellung (z. B. wird die Breite der Leitungen schmaler) entsteht, häufig erzeugt. Hier zeigt der Ruhestromdefekt ein Phänomen an, daß ein unnötiger Strompfad im Ruhezustand der Speichervorrichtung wegen einer während des Herstellungspro zesses erzeugten Überbrückung gebildet wird.The manufacturing cost of an integrated semiconductor switch circle depend on the production yield, and accordingly A redundancy memory is used to improve the yield cell (or spare memory cell) separate from the basic one Chen memory cell (or normal memory cell) is provided. For the case that a few defective bits (or defective cells) a redundancy procedure for replacement is found zen of the defective cells used by the spare memory cells. However, in a highly integrated storage device a large capacity of more than 256 Mb a quiescent current defect, who responded to one during the manufacturing process because of the Increase in the chip size of the defect produced, and a block defect due to lack of wire width for the manufacture (e.g. the width of the cables becomes narrower) arises, often produced. Here shows the quiescent current defect Phenomenon that an unnecessary current path at rest of the Storage device because of a during the pro generated bridging is formed.

Wegen der Natur dieser oben beschriebenen Probleme ist es in der hochintegrierten Halbleiterspeichervorrichtung mit einer großen Kapazität unmöglich, die defekten Speicherzellen unter Benutzung des konventionellen Redundanzverfahrens in gute zu reparieren.Because of the nature of these problems described above, it is in the highly integrated semiconductor memory device with a large capacity impossible to take the defective memory cells under Use of the conventional redundancy method in good too repair.

Kürzlich wurde die zur Lösung des Redundanzproblems in hoch integrierten Halbleiterspeichervorrichtungen mit einer großen Kapazität der Mitsubisi Co., Ltd, verwirklichte Technik in einer Schrift mit dem Titel "A 34 ns 256 Mb DRAM with Boosted Sense- Ground Scheme" auf den Seiten 140-141 der ISSCC, 1994, offen gelegt. Und mit Bezug auf Fig. 1 wird das in dieser Schrift offengelegte Redundanzverfahren erläutert. In Fig. 1 wird das aus einigen wenigen Unterblöcken bestehende, normale Speicher zellenfeld als ein Teil vorgesehen, der mit einem Unterspeicher zellenfeld korrespondiert. Ein normaler Reihendekoder NRD und ein Ersatzreihendekoder SRD werden für das normale Speicher zellenfeld bzw. das Ersatzspeicherzellenfeld vorgesehen, und ein Spaltendekoder wird gemeinsam für die vorgenannten Speicher zellenfelder benutzt. Ein Ausgang, der durch Programmierung einer Reihenadresse mittels des Schmelzsicherungskastens 10 erhalten wird, ist mit dem Ersatzreihendekoder eines jeden Ersatzunterblocks verbunden. Ein Spannungssignal VWLH, das eine an eine Wortleitung der Speicherzelle angelegte Erhöhungsspan nung ist, wird den Reihendekodern zugeführt, und ist mit ihnen über eine Schmelzsicherung 1 oder einen Transistorschalter 2 verbunden. Falls z. B. der Ruhestromdefekt in dem im normalen Speicherzellenfeld enthaltenen Unterblock 32 erzeugt wird, wird die korrespondierende Schmelzsicherung durchgebrannt oder der Transistorschalter wird ausgeschaltet, so daß die VWLH nicht an die Wortleitung geführt und folglich der Pfad des Ruhestroms aufgetrennt wird. Da ferner der unnötige Pfad des Ruhestroms durch einen Brückendefekt zwischen der Zellenelektrode und der Bitleitung gebildet sein kann, als dieser Brückendefekt beim Anlegen der Elektrodenspannung VCP erzeugt wurde, die über die Schmelzsicherung oder eine durch den Transistorschalter verkör perte Schalteinheit an jeden Unterblock geführt wird, ist es möglich, den Pfad des Ruhestroms durch Einschalten der mit dem Ersatzunterblock verbundenen Schalteinheit aufzutrennen, an Stelle des Abschaltens einer mit dem korrespondierenden, norma len Unterblock verbundenen Schalteinheit.Recently, the technique implemented by Mitsubisi Co., Ltd to solve the redundancy problem in highly integrated semiconductor memory devices with a large capacity has been published in a publication entitled "A 34 ns 256 Mb DRAM with Boosted Sense Ground Scheme" on pages 140-141 the ISSCC, 1994. And with reference to Fig. 1, the redundancy method disclosed in this document is explained. In Fig. 1, the normal memory cell array consisting of a few sub-blocks is provided as a part corresponding to a sub-memory cell array. A normal row decoder NRD and a spare row decoder SRD are provided for the normal memory cell array and the spare memory cell array, respectively, and a column decoder is used in common for the aforementioned memory cell arrays. An output obtained by programming a row address using the fuse box 10 is connected to the spare row decoder of each spare sub-block. A voltage signal VWLH, which is an increase voltage applied to a word line of the memory cell, is supplied to the row decoders and is connected to them via a fuse 1 or a transistor switch 2 . If e.g. B. the quiescent current defect is generated in the sub-block 32 contained in the normal memory cell array, the corresponding fuse is blown or the transistor switch is switched off so that the VWLH is not connected to the word line and consequently the path of the quiescent current is separated. Furthermore, since the unnecessary path of the quiescent current may be formed by a bridge defect between the cell electrode and the bit line, when this bridge defect was generated when the electrode voltage VCP was applied, which is led to each sub-block via the fuse or a switching unit embodied by the transistor switch it is possible to separate the path of the quiescent current by switching on the switching unit connected to the replacement sub-block, instead of switching off a switching unit connected to the corresponding normal sub-block.

Jedoch gibt es einige Nachteile in dem oben beschriebenen konventionellen Redundanzverfahren, wie folgt. Erstens muß eine Einheit des zu ersetzenden Unterblocks durch die Einheit des Speicherzellenfeldes bezeichnet werden, die gemeinsam mit dem Reihendekoder verbunden ist. Grundsätzlich hat das Speicher zellenfeld in der Halbleiterspeichervorrichtung mit großer Kapa zität von mehr als 256 Mb, das mit einem Reihendekoder verbunden ist, eine Speicherkapazität von 2 Mb. In der Halbleiterspeicher vorrichtung von 1 Gb (G = Giga) hat das Speicherzellenfeld eine Speicherkapazität von 4 Mb. Deshalb werden z. B. im Fall, daß fünf Unterspeicherzellenfelder mit Ruhestromdefekt in der Halbleiterspeichervorrichtung erzeugt wurden, für ihre Reparatur Ersatzspeicherzellenfelder von 10 Mb bzw. 20 Mb in einer Halb leiterspeichervorrichtung von 256 Mb bzw. 1 Gb benötigt, und deshalb wird die Größe des Chip notwendigerweise erhöht. Selbst wenn der Ruhestromdefekt nur in einem normalen Unterspeicher feldblock erzeugt wird, ist ferner die Wirksamkeit der Redundanz verschlechtert, da das gesamte Unterspeicherzellenfeld durch das Ersatzunterspeicherzellenfeld ersetzt werden muß. Da zweitens ein Ersatzfeldblock sich den Spaltendekoder mit dem normalen Feldblock teilt und Redundanzinformation entsprechend der Siche rungsprogrammierung nicht auf den Spaltendekoder angewendet wird, ist es für den Fall, daß der Defekt in zwei oder mehreren, normalen Unterblöcken in der Spaltenrichtung erzeugt wurde, nicht möglich, die defekten Speicherzellenfelder durch die nur in Reihenrichtung angeordneten Ersatzunterblöcke zu ersetzen.However, there are some disadvantages to that described above conventional redundancy, as follows. First, one has to Unit of the subblock to be replaced by the unit of the Memory cell array are referred to, which together with the Row decoder is connected. Basically, the store has Cell field in the large-capacity semiconductor memory device higher than 256 Mb connected to a row decoder is, a storage capacity of 2 Mb. In the semiconductor memory 1 Gb device (G = Giga) has the memory cell array a storage capacity of 4 Mb. B. in the case that five sub-memory cell fields with quiescent current defect in the Semiconductor memory devices have been produced for their repair Spare memory cell arrays of 10 Mb or 20 Mb in one half 256 Mb or 1 Gb conductor storage device required, and therefore the size of the chip is necessarily increased. Self if the quiescent current defect only in a normal sub-memory field block is generated, the effectiveness of redundancy deteriorated because the entire sub-memory cell array by the Spare sub memory cell array must be replaced. Secondly a replacement field block the column decoder with the normal Field block divides and redundancy information according to the security programming not applied to the column decoder if the defect occurs in two or more, normal sub-blocks were created in the column direction, not possible to replace the defective memory cell fields by only to replace replacement sub-blocks arranged in the row direction.

Ferner gibt es in dem konventionellen Redundanzverfahren, wie in Fig. 1 gezeigt, keine Funktion für die geeignete Reparatur eines Ruhestromdefekts, der nicht in der Speicherzelle sondern in einem Kernschaltkreisbereich (einem Bereich, in dem ein Lese verstärker, u. s. w., angeordnet ist), in einem Reihendekoder, einem Spaltendekoder, der Bitleitung oder den Dateneingabe-/Aus gabeleitungen erzeugt wurde.Furthermore, in the conventional redundancy method, as shown in Fig. 1, there is no function for properly repairing a quiescent current defect which is not in the memory cell but in a core circuit area (an area where a sense amplifier, etc.) is located in a row decoder, a column decoder, the bit line or the data input / output lines.

Da grundsätzlich die Endunterschiede der Bereiche der peri pheren Schaltkreise niedriger sind als die der Bereiche, in denen die Speicherzellen angeordnet sind, werden Schmutzpartikel leicht während des Herstellungsprozesses abgelagert, und deshalb ist die Erzeugungsmöglichkeit eines Brückendefekts entsprechend erhöht. Because basically the final differences of the areas of the peri circuits are lower than those of the areas in where the storage cells are arranged become dirt particles easily deposited during the manufacturing process, and therefore the possibility of creating a bridge defect is corresponding elevated.

Aus der Offenlegungsschrift DE 42 26 070 A1 ist eine Halbleiterspeichereinrichtung bekannt, die neben einem normalen Speicherzellenfeld auch Redundanzschaltkreise mit jeweils einem Ersatzspeicherzellenfeld, einem Ersatzspaltendekoder und einem Ersatzzeilendekoder aufweist. Auf die Ersatzspeicherzellenfelder wird ersatzweise zugegriffen, wenn in dem normalen Speicherzellenfeld Defekte festgestellt wurden. Darüber hinaus offenbart diese Schrift eine Möglichkeit, anzuzeigen, ob nach dem Zuführen externer Adreßsignale die Redundanzschaltkreise benutzt werden oder nicht.From the published patent application DE 42 26 070 A1 is one Semiconductor memory device known in addition to a normal Memory cell array also redundancy circuits with one each Spare memory cell array, a spare column decoder and one Has spare line decoder. On the spare memory cell fields is accessed alternatively if in the normal Memory cell array defects were found. Furthermore this document discloses a way to indicate whether after the Feeding of external address signals using the redundancy circuits be or not.

Es ist die Aufgabe der vorliegenden Erfindung, die Effektivität der Redundanzschaltung in einer Halbleiterspeichervorrichtung mit einer Speicherkapazität von mehr als 256 Mb zu verbessern.It is the object of the present invention, the effectiveness of the Redundancy circuit in a semiconductor memory device with a Improve storage capacity of more than 256Mb.

Diese Aufgabe wird durch den im Patentanspruch 1 definierten Gegenstand gelöst.This object is achieved by the one defined in claim 1 Object solved.

Durch die vorliegende Erfindung können Defekte, die während des Herstellungsprozesses in hochintegrierten Halbleiterspeichervorrichtungen mit Kapazitäten von mehr als 256 Mb entstehen, repariert werden, und dementsprechend wird die Redundanzwirkung erhöht.By the present invention, defects that occur during the Manufacturing process in highly integrated Semiconductor memory devices with capacities greater than 256 Mb arise, will be repaired, and accordingly the redundancy effect increases.

Es folgt eine detaillierte Beschreibung der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen. Dabei zeigen:A detailed description of the invention follows below Reference to the accompanying drawings. Show:

Fig. 1: ein Schaltkreisdiagramm zur Erläuterung einer konventionellen Redundanzfunktion einer Halbleiterspeichervorrichtung; und FIG. 1 shows a circuit diagram for explaining a conventional function of a redundancy semiconductor memory device; and

Fig. 2: ein Schaltkreisdiagramm zur Erläuterung der Redundanzfunktion gemäß der vorliegenden Erfindung. FIG. 2 shows a circuit diagram for explaining the redundancy function according to the present invention.

Fig. 2 zeigt die Struktur eines Ersatzspeicherzellenfelds, das in der Lage ist, in einer dynamischen Speichervorrichtung RAM mit wahlfreiem Zugriff und mit einer Speicherkapazität von 256 Mb nach der vorliegenden Erfindung verkörpert zu werden. In dem dynamischen Speicher DRAM mit wahlfreiem Zugriff von 256 Mb sind jeweils sechzehn Speicherblöcke mit einer Kapazität von 4 Mb angeordnet, um eine Speicherbank von 64 Mb zu bilden, und vier Speicherbänke sind angeordnet, um insgesamt 256 Mb zu erge ben. Eine Speicherbank ist in sechzehn Unterspeicherzellenfelder von 256 Mb in Spaltenrichtung aufgeteilt. Sechzehn Unterspei cherzellenfelder sind gemeinsam mit einem Reihendekoder in Spal tenrichtung verbunden, und in der Reihenrichtung angeordnete Unterzellenfelder sind gemeinsam mit einem Spaltendekoder ver bunden. Ferner sind die aufgeteilten Wortleitungstreiberblöcke zwischen den in der Reihenrichtung angeordneten Unterspeicher zellenfeldern von 256 Mb angeordnet. Die in einem Unterspeicher zellenfeld einbezogenen Wortleitungen sind jeweils zur Hälfte zwei benachbarten, aufgeteilten Wortleitungstreiberblöcken zuge wiesen, und die jeweils mit einer Wortleitung verbundener, auf geteilten Wortleitungstreiber sind in dem aufgeteilten Wortlei tungstreiberblock angeordnet. Dadurch wird eine Wortleitung durch einen aufgeteilten Wortleitungstreiber angetrieben, der durch eine Kombination eines von dem Reihendekoder erzeugten Reihendekodersignals und eines von einem Wortleitungstreiber signalerzeugungsschaltkreises erzeugten Wortleitungstreibersig nals freigegeben wird. Hier werden die Begriffe von Unterspei cherzellenfeld, Speicherblock und Speicherbank benutzt, um die Unterscheidung entsprechend der Speicherkapazität zu ermögli chen, und deshalb werden sie nicht in der vorliegenden Erfindung definiert. Fig. 2 shows the structure of a spare memory cell array capable of being embodied in a dynamic random access memory device with a storage capacity of 256 Mb according to the present invention. In the 256 Mb random access dynamic memory, sixteen memory blocks each with a capacity of 4 Mb are arranged to form a memory bank of 64 Mb, and four memory banks are arranged to give a total of 256 Mb. A memory bank is divided into sixteen 256 Mb sub memory cell arrays in the column direction. Sixteen sub-memory cell arrays are connected together with a row decoder in the column direction, and sub-cell arrays arranged in the row direction are connected together with a column decoder. Further, the divided word line driver blocks are arranged between the 256 Mb sub-memory cell arrays arranged in the row direction. The word lines involved in a sub-memory cell field are each assigned half to two adjacent, divided word line driver blocks, and those each connected to a word line and shared word line drivers are arranged in the divided word line driver block. Thereby, a word line is driven by a split word line driver which is released by a combination of a row decoder signal generated by the row decoder and a word line driver signal generated by a word line driver signal generating circuit. Here, the terms of sub-memory cell array, memory block and memory bank are used to enable discrimination according to the storage capacity, and therefore they are not defined in the present invention.

Andererseits ist jeder der Leseverstärker für die Bitleitung zwischen den Unterspeicherzellenfeldern in der Spaltenrichtung angeordnet, und folglich wird ein Leseverstärker von zwei benachbarten Unterspeicherzellenfeldern gemeinsam benutzt. On the other hand, each is the sense amplifier for the bit line between the sub memory cell fields in the column direction arranged, and consequently a sense amplifier of two neighboring sub-memory cell fields are shared.

Unter jetziger Hinwendung auf Fig. 2 sind das Unterspeicher zellenfeld, die aufgeteilten Wortleitungstreiberblöcke und die Leseverstärker der Ersatzspeicherzellenfelder in derselben Weise angeordnet wie die der vorgenannten Speicherfelder. Jedoch sind die Ersatzspeicherzellenfelder in acht Ersatzeinheitsmatten (M0- M7) aufgeteilt, und jede Ersatzeinheitsmatte hat eine Kapazität von 1 Mb und enthält vier Unterspeicherzellenfelder (SMA-) von je 256 Kb. Jede Ersatzseinheitsmatte hat zusätzliche Ersatzrei hendekoder (SRD0 und SRD1) und Ersatzspaltendekoder (SCD0-SCD7), verglichen mit dem existierenden, normalen Speicherzellenfeld. Acht Ersatzeinheitsmatten teilen sich Ersatzreihendekoder (SRD0 und SRD1), und haben ihre eigenen Ersatzspaltendekoder. Darüber hinaus wird ein durch einen Logikschaltkreis 20 geodertes Ergeb nis, der Blockauswahlsignale (BLS0-BLS7) aufnimmt, sowohl in Wortleitungstreibersignalerzeugungsschaltkreise (XG0, XG1 und XG2) als auch in Ersatzreihendekoder (SRD0 und SRD1) eingegeben. Jedes der Blockauswahlsignale (BLS0-BLS7) wird von Reihen schmelzsicherungskästen (RFB0-RFB7) erzeugt, die Reihenadressen signale (BRAi-BRAk) für eine Blockauswahl aufnehmen. Anderer seits sind Spaltenschmelzsicherungskästen (CFB0-CFB7), die Information über Spaltenadressensignale (BCAi-BCAk) für die Blockauswahl aufnehmen, zwischen den in Spaltenrichtung angeord neten Ersatzspaltendekoders (SCD0-SCD7) angeordnet.Referring now turn to Fig. 2, the sub memory cell array are, the divided word line driver blocks and the sense amplifiers of the spare memory cell arrays arranged in the same manner as that of the aforementioned memory arrays. However, the spare memory cell arrays are divided into eight replacement unit mats (M0-M7), and each replacement unit mat has a capacity of 1 Mb and contains four sub memory cell arrays (SMA-) of 256 Kb each. Each replacement unit mat has additional spare row decoders (SRD0 and SRD1) and spare column decoders ( SCD0-SCD7) compared to the existing normal memory cell array. Eight replacement unit mats share spare row decoders (SRD0 and SRD1), and have their own spare column decoders. In addition, a result modified by a logic circuit 20 that receives block select signals (BLS0-BLS7) is input to both word line driver signal generation circuits (XG0, XG1 and XG2) and spare row decoders (SRD0 and SRD1). Each of the block selection signals (BLS0-BLS7) is generated by rows of fuse boxes (RFB0-RFB7) which receive row address signals (BRAi-BRAk) for block selection. On the other hand, column fuse boxes (CFB0-CFB7), which receive information about column address signals (BCAi-BCAk) for block selection, are arranged between the replacement column decoders (SCD0-SCD7) arranged in the column direction.

Ferner sind in den Ersatzspeicherzellenfeldern Steuerungs schaltkreise (C1-C7) zur Steuerung der Leseverstärker SA für die Bitleitung und der aufgeteilten Wortleitungstreiber so angeord net, daß sie mit den vier peripheren Ersatzunterspeicherzellen felder (SMA-) korrespondieren. In Fig. 2 scheint jedes Paar von C1 und C1', C3 und C3', C5 und C5', ..., C17 und C17' getrennt voneinander angeordnet zu sein, aber es wird bemerkt, daß jedes Paar als ein Steuerungsschaltkreis angeordnet ist (d. h., C1 ∼ C1', C3 ∼ C3', C5 ∼ C5', ..., C17 ∼ 017'). Die Steuerungs schaltkreise sind identisch strukturiert. Der Steuerungsschalt kreis C1 z. B. enthält zwei NAND-Gatter (ND1 bzw. ND2), die die Wortleitungstreibersignale ϕX0 bzw. ϕX2 aufnehmen, und zwei Inverter (I1 bzw. I2), die die Ausgaben von ND1 und ND2 aufneh men, und steuert einen aufgeteilten Wortleitungstreiber SWD, der auf den Ersatzeinheitsspeicherzellenfeldern SMA1/1 und SMA1/2 positioniert ist (wie in Fig. 2 gezeigt). Ferner wird ein von dem Reihenschmelzsicherungskasten RFB0 erzeugtes Blockauswahl signal BLS0 in beide NAND-Gatter (ND1 und ND2) des Steuerungs schaltkreises C1 eingegeben. Die NAND-Gatter des Steuerungs schaltkreises C2, der mit den SWD verbunden ist, welche zwischen den Ersatzunterspeicherzellenfeldern SMA1/1 und SMA2/1 bzw. zwischen den Ersatzunterspeicherzellenfeldern SMA1/2 und SMA2/2 positioniert sind, nehmen die Wortleitungstreibersignale ϕX1 bzw. ϕX3 auf, und nehmen alle das Blockauswahlsignal BLS0 auf. Hier wird das Blockauswahlsignal BLS0 auch den bezüglich SMA1/1 und SMA1/2 in Spaltenrichtung benachbarten Leseverstärkern zuge führt, um so ihren Betrieb zu steuern. Die NAND-Gatter des Schaltkreises C3, der mit den aufgeteilten Wortleitungstreibern SWD verbunden ist, die zwischen den Ersatzunterzellenfeldern SMA2/1 und SMA3/1 und zwischen den Ersatzspeicherzellenfeldern SMA2/2 und SMA3/2 positioniert sind, nehmen die Wortleitungs treibersignale ϕX0 bzw. ϕX2 auf, und nehmen alle ein kombiniertes Blockauswahlsignal BLS01 auf, das durch Invertieren eines Ausgangs des NOR-Gatters 21 mittels des Inverters 23 erhalten wird, wobei das NOR-Gatter 21 die Blockauswahlsignale BLS0 und BLS1 aufnimmt. Ferner wird das Signal BLSO1 den Leseverstärkern zugeführt, die bezüglich SMA2/1, SMA2/2, SMA3/1 und SMA3/2 in Spaltenrichtung benachbart liegen, um dadurch ihren Betrieb zu steuern. Die NAND-Gatter des Steuerungsschaltkreises C4, der mit den aufgeteilten Wortleitungstreibern SWD verbunden ist, welche zwischen den Ersatzunterspeicherzellenfeldern SMA3/1 und SMA4/1 bzw. zwischen den Ersatzunterspeicherzellenfeldern SMA3/2 und SMA4/2 positioniert sind, nehmen die Wortleitungstreibersignale ϕX1 bzw. ϕX3 auf, und nehmen alle das Blockauswahlsignal BLS1 auf. Die NAND-Gatter des Steuerungsschaltkreises C5, der mit den aufgeteilten Wortleitungstreibern SWD verbunden ist, welche zwi schen den Ersatzunterspeicherzellenfeldern SMA3/1 und SMA5/1 bzw. zwischen den Ersatzunterspeicherzellenfeldern SMA4/2 und SMA5/2 positioniert sind, nehmen die Wortleitungstreibersignale ϕX0 bzw. ϕX2 auf, und nehmen alle ein kombiniertes Blockauswahl signal BLS12 auf, das ein geodertes Ergebnis der Blockauswahl signale BLS1 und BLS2 ist. Ferner wird das Signal BLS12 den Leseverstärkern zugeführt, die bezüglich SMA4/1, SMA4/2, SMA5/1 und SMA5/2 in Spaltenrichtung benachbart liegen, um dadurch ihren Betrieb zu steuern. Wie oben beschrieben werden die Ver bindungen zwischen den Steuerungsschaltkreisen und den Blockaus wahlsignalen, und den Leseverstärkern und den aufgeteilten Unterwortleitungstreibern in Spaltenrichtung des in Fig. 2 gezeigten Ersatzspeicherzellenfeldes eingerichtet. Dadurch nehmen die NAND-Gatter des Steuerungsschaltkreises C17, der den aufgeteilten Wortleitungstreiberblock steuert, welcher mit den Wortleitungen der Ersatzunterspeicherfelder SMA16/1 und SMA16/2 verbunden ist, die Wortleitungstreibersignale ϕX0 bzw. ϕX2 auf, und nehmen alle das achte Blockauswahlsignal BLS7 auf.Furthermore, control circuits (C1-C7) for controlling the sense amplifiers SA for the bit line and the split word line drivers are arranged in the spare memory cell fields so that they correspond to the four peripheral spare sub-memory cell fields (SMA-). In Fig. 2, each pair of C1 and C1 ', C3 and C3', C5 and C5 ', ..., C17 and C17' appears to be arranged separately, but it is noted that each pair is arranged as a control circuit (ie, C1 ∼ C1 ', C3 ∼ C3', C5 ∼ C5 ', ..., C17 ∼ 017'). The control circuits are structured identically. The control circuit C1 z. B. contains two NAND gates (ND1 and ND2), which receive the word line driver signals ϕX0 and ϕX2, and two inverters (I1 and I2), which receive the outputs of ND1 and ND2, and controls a split word line driver SWD, which is positioned on the replacement unit memory cell arrays SMA1 / 1 and SMA1 / 2 (as shown in FIG. 2). Furthermore, a block selection signal BLS0 generated by the series fuse box RFB0 is input to both NAND gates (ND1 and ND2) of the control circuit C1. The NAND gates of the control circuit C2, which is connected to the SWD, which are positioned between the spare sub memory cell arrays SMA1 / 1 and SMA2 / 1 or between the spare sub memory cell arrays SMA1 / 2 and SMA2 / 2, take up the word line driver signals ϕX1 and ϕX3 , and all receive the block selection signal BLS0. Here, the block selection signal BLS0 is also supplied to the adjacent sense amplifiers with respect to SMA1 / 1 and SMA1 / 2 in the column direction in order to control their operation. The NAND gates of circuit C3 connected to the split word line drivers SWD positioned between the spare sub-cell arrays SMA2 / 1 and SMA3 / 1 and between the spare memory cell arrays SMA2 / 2 and SMA3 / 2 take the word line driver signals ϕX0 and ϕX2, respectively , and all receive a combined block selection signal BLS01 obtained by inverting an output of the NOR gate 21 by means of the inverter 23 , the NOR gate 21 receiving the block selection signals BLS0 and BLS1. Furthermore, the signal BLSO1 is supplied to the sense amplifiers which are adjacent in the column direction with respect to SMA2 / 1, SMA2 / 2, SMA3 / 1 and SMA3 / 2, in order to thereby control their operation. The NAND gates of the control circuit C4, which is connected to the split word line drivers SWD, which are positioned between the spare sub memory cell arrays SMA3 / 1 and SMA4 / 1 or between the spare sub memory cell arrays SMA3 / 2 and SMA4 / 2, take the word line driver signals ϕX1 and bzw.X3, respectively on, and all receive the block selection signal BLS1. The NAND gates of the control circuit C5, which is connected to the split word line drivers SWD, which are positioned between the spare sub memory cell fields SMA3 / 1 and SMA5 / 1 or between the spare sub memory cell fields SMA4 / 2 and SMA5 / 2, take the word line driver signals ϕX0 and ϕX2 on, and all record a combined block selection signal BLS12, which is a modified result of the block selection signals BLS1 and BLS2. Furthermore, the signal BLS12 is supplied to the sense amplifiers which are adjacent in the column direction with respect to SMA4 / 1, SMA4 / 2, SMA5 / 1 and SMA5 / 2, to thereby control their operation. As described above, the connections between the control circuits and the block selection signals, and the sense amplifiers and the divided sub-word line drivers are established in the column direction of the spare memory cell array shown in FIG. 2. As a result, the NAND gates of the control circuit C17 which controls the split word line driver block connected to the word lines of the spare sub memory arrays SMA16 / 1 and SMA16 / 2 receive the word line driver signals ϕX0 and ϕX2, respectively, and all receive the eighth block selection signal BLS7.

In einer in Fig. 2 gezeigten Ausführungsform sind die Wort leitungstreibersignale durch Aufteilung in die ungeradzahlige Signale und die geradzahlige Signale angeordnet. Jedoch können alle Wortleitungstreibersignale (ϕX0-ϕX3) in einem Bereich angeordnet sein oder können aufgeteilt auf beide Seiten der Ersatzspeicherzelle angeordnet sein. Um die Anzahl der Buslei tungen zu verringern und das Layout zu vereinfachen, wird bevor zugt, die Wortleitungstreibersignalerzeugungsschaltkreise, wie in Fig. 2 gezeigt, an beiden Seiten der Reihendekoder anzuord nen, und die Wortleitungstreibersignale durch Aufteilung in die ungeradzahligen Signale und die geradzahligen Signale, wie in Fig. 2 gezeigt, anzuordnen. Ferner können die Steuerungsschalt kreise in dem Bereich innerhalb der Speicherzelle, in dem Lese verstärker und aufgeteilte Wortleitungstreiberblöcke nicht ange ordnet sind, angeordnet sein, und ihre Anordnung kann verschie dentlich verändert werden, entsprechend den Layout-Bedingungen und der Umgebung auf dem Speicherzellenfeld. Da ferner der Ent zerrungsschaltkreis für die Bitleitung auch in dem Bereich vor gesehen wird, in dem die Leseverstärker angeordnet sind, ist es möglich, sowohl die Entzerrungsschaltkreise als auch Lesever stärker und aufgeteilte Wortleitungstreiber unter Benutzung der Steuerungsschaltkreise zu steuern.In an embodiment shown in FIG. 2, the word line driver signals are arranged by division into the odd-numbered signals and the even-numbered signals. However, all of the word line drive signals (0X0-ϕX3) may be arranged in one area or may be distributed on both sides of the spare memory cell. In order to reduce the number of bus lines and to simplify the layout, it is preferred to arrange the word line driver signal generating circuits as shown in Fig. 2 on both sides of the row decoder, and the word line driver signals by dividing them into the odd-numbered signals and the even-numbered signals, as shown in Fig. 2 to arrange. Furthermore, the control circuits may be arranged in the area within the memory cell in which sense amplifiers and split word line driver blocks are not arranged, and their arrangement may be changed variously according to the layout conditions and the environment on the memory cell array. Further, since the bit line equalization circuit is also seen in the area where the sense amplifiers are arranged, it is possible to control both the equalization circuits and sense amplifiers and split word line drivers using the control circuits.

In Fig. 2 wird der Spaltenschmelzsicherungskasten für jede Ersatzeinheitsmatte vorgesehen, und wenn der in der Ersatz einheitsmatte enthaltene Spaltenblock entsprechend den Block auswahladressensignalen (BCAi, BCAj und BCAk) ausgewählt wird, dann gibt er deshalb die Spaltenauswahlleitungen der korres pondierenden Ersatzseinheitsmatte frei, was den Spaltenauswahl schalter steuert, der die Bitleitungspaare und die Eingabe-/Aus gabeleitungspaare verbindet. Die Daten von dem in dem korrespon dierenden Spaltenblock ausgewählten Ersatzspeicherzellenfeld werden an die Außenwelt des Chips über den Pfad abgegeben, der gebildet wird durch die Reihe der Bitleitungspaare - der Bitlei tungsleseverstärker - dem Spaltenauswahlschalter - den Eingabe- /Ausgabepaaren - dem Eingabe-/Ausgabeleseverstärker - dem Daten bus. Die Blockauswahlreihenadressensignale (BRAi, BRAj und BRAk), die den Reihenschmelzsicherungskästen (RFB-) zugeführt werden, sind identisch mit den Reihenadressensignalen für die Blockauswahl in dem normalen Speicherzellenfeld. Ferner sind die Blockauswahlreihenadressensignale (BRAi, BRAj und BRAk), die den Spaltenschmelzsicherungskästen (CFB-) zugeführt werden, iden tisch mit den Spaltenadressensignalen für die Blockauswahl in dem normalen Speicherzellenfeld.In Fig. 2, the column fuse box is provided for each replacement unit mat, and when the column block contained in the replacement unit mat is selected according to the block selection address signals (BCAi, BCAj and BCAk), it therefore releases the column selection lines of the corresponding replacement unit mat, which enables the column selection controls switch that connects the bit line pairs and the input / output line pairs. The data from the spare memory cell array selected in the corresponding column block is released to the outside world of the chip via the path formed by the row of bit line pairs - the bit line sense amplifier - the column selection switch - the input / output pairs - the input / output sense amplifier - the data bus. The block selection row address signals (BRAi, BRAj and BRAk) that are fed to the row fuse boxes (RFB-) are identical to the row address signals for the block selection in the normal memory cell array. Furthermore, the block select row address signals (BRAi, BRAj and BRAk) that are supplied to the column fuse boxes (CFB-) are identical to the column address signals for block selection in the normal memory cell array.

Die Anordnungsweise des Ersatzspeicherzellenfeldes in der Form von Ersatzseinheitsmatten, wie in Fig. 2 gezeigt, kann identisch auf das normale, zu reparierende Speicherzellenfeld angewendet werden. D. h., vier Unterspeicherzellenfelder von 256 Mb werden als eine Einheitsmatte bezeichnet, und dann werden in Fig. 2 gezeigte Steuerungsschaltkreise angeordnet. Wenn danach das mit dem Block mit dem Defekt korrespondierende Adressensignal durch Anlegen des Reihenadressensignals für die Blockauswahl an den in der allgemeinen Redundanzvorrichtung benutzten Schmelzsicherungskasten eingegeben wird, werden der Leseverstärker und der aufgeteilte Wortleitungstreiber durch die vorgenannten Steuerungsschaltkreise gesperrt, und dadurch wird der Pfad des Ruhestroms aufgetrennt. Ferner kann der Pfad der an den aufgeteilten Unterwortleitungstreiber zugeführten Stromver sorgung aufgetrennt werden.The arrangement of the spare memory cell array in the form of spare unit mats as shown in Fig. 2 can be applied identically to the normal memory cell array to be repaired. That is, four 256 Mb sub memory cell arrays are referred to as a unit mat, and then control circuits shown in Fig. 2 are arranged. Thereafter, when the address signal corresponding to the block with the defect is inputted to the fuse box used in the general redundancy device by applying the row address signal for the block selection, the sense amplifier and the divided word line driver are blocked by the aforementioned control circuitry, and thereby the path of the quiescent current is cut . Furthermore, the path of the power supply supplied to the divided sub-word line driver can be separated.

Wie oben diskutiert, hat die vorliegende Erfindung Vorteile durch Erhaltung der Ausbeute trotz eines Herstellungsdefekts, der gewöhnlich in der hochintegrierten Halbleiterspeichervor richtung mit einer großen Kapazität von mehr als 256 Mb erzeugt wird, und durch Förderung der Redundanzeffizienz durch Errei chung der stärker unterteilten Ersatzeinheiten als bei der konventionellen Blockeinheit.As discussed above, the present invention has advantages by maintaining the yield despite a manufacturing defect, which is usually used in the highly integrated semiconductor memory direction with a large capacity of more than 256 Mb and by promoting redundancy efficiency through Errei the more subdivided replacement units than with the conventional block unit.

Während veranschaulicht und beschrieben wurde, was als die bevorzugte Ausführungsform der vorliegenden Erfindung angesehen wird, ist von den in der Technik Geübten zu verstehen, daß ver schiedene Änderungen und Modifikationen gemacht werden und äqui valente Elemente eingesetzt werden können, ohne vom wahren Umfang der vorliegenden Erfindung abzuweichen.While what has been illustrated and described as the preferred embodiment of the present invention viewed is understood by those skilled in the art that ver various changes and modifications are made and equi valent elements can be used without the real Deviate scope of the present invention.

Claims

1. A semiconductor memory device capable of repairing defects in normal memory cell arrays using a spare memory cell array including a plurality of sub memory cell arrays, split word line driver blocks and sense amplifiers, the replacement memory cell array comprising:
a plurality of replacement unit mats, each comprising a given number of the sub memory cell arrays, split word line driver blocks, sense amplifiers, spare row decoders, and spare column decoders; and
a controller for controlling the split word line driver blocks in response to a given address signal.

2. The semiconductor memory device according to claim 1, wherein the Sense amplifiers react to the address signals.

3. The semiconductor memory device according to claim 1 or 2, wherein each Replacement unit mat includes an equalization circuit for equalizing a pair of bit lines, and the equalizer circuit to respond to the address signal.

4. A semiconductor memory device according to any one of the preceding claims, wherein the Address signals are on get defective bit in the normal memory cell array.

5. The semiconductor memory device according to one of the preceding claims, wherein the Control device at least one or more words records line driver signals.