DE19541143B4

DE19541143B4 - Circuit arrangement for the simultaneous acquisition of measured values of a plurality of measured variables

Info

Publication number: DE19541143B4
Application number: DE1995141143
Authority: DE
Inventors: Franz Dr.-Ing. Hillenbrand
Original assignee: IMC MESSSYSTEME GmbH; IMC MESSYSTEME GmbH
Current assignee: IMC MESSSYSTEME GmbH; IMC MESSYSTEME GmbH
Priority date: 1995-10-27
Filing date: 1995-10-27
Publication date: 2006-09-28
Anticipated expiration: 2015-10-28
Also published as: DE19541143A1

Abstract

Schaltungsanordnung zum gleichzeitigen Erfassen von Meßwerten mehrerer Meßgrößen (u1 bis un)
• mit einem eingangsseitig an die Meßgrößen (u1 bis un) angeschlossenen Multiplexer (1),
• mit einer einzigen, dem Multiplexer (1) nachgeordneten Abtast-Halte-Schaltung (2),
• mit einem an die Abtast-Halte-Schaltung (2) angeschlossenen Analog-Digital-Wandler (3) und mit
• einem an den Analog-Digital-Wandler (3) angeschlossenen Prozessor (4) mit einem eingangsseitigen Demultiplexer (5), dem jeweils mit den Abtastwerten jeweils einer der Meßgrößen (u1 bis un) beaufschlagte, digitale Interpolationseinrichtungen (F1 bis Fn) nachgeordnet sind,
dadurch gekennzeichnet, daß
• dem Prozessor (4) eine Zeitdifferenz-Meßeinrichtung (6) zugeordnet ist, die an einem Eingang (8) jeweils beim Abtasten einer Meßgröße (z.B. u1) und an einem weiteren Eingang (7) mit einem externen Markierungssignal (M) beaufschlagt ist und die an einem Ausgang (A61) ein der Zeitdifferenz (z.B. t1) zwischen dem Abtasten der einen Meßgröße (u1) und dem Auftreten des Markierungssignals (M) entsprechendes Zeitsignal und...Circuit arrangement for the simultaneous acquisition of measured values of a plurality of measured quantities (u1 to un)
With a multiplexer (1) connected on the input side to the measured variables (u1 to un),
With a single sample-and-hold circuit (2) located downstream of the multiplexer (1),
• with an analog-to-digital converter (3) connected to the sample-and-hold circuit (2) and with
• a processor (4) connected to the analog-to-digital converter (3) with an input-side demultiplexer (5), each of which is followed by the sampling values of one of the measured quantities (u1 to un), digital interpolation devices (F1 to Fn) .
characterized in that
• the processor (4) is associated with a time difference measuring device (6) which is acted upon at an input (8) in each case during scanning a measured variable (eg u1) and at a further input (7) with an external marker signal (M) and the time signal corresponding to the time difference (eg t1) between the sampling of the one measured quantity (u1) and the occurrence of the marking signal (M) at an output (A61) and

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum gleichzeitigen Erfassen von Meßwerten mehrerer Meßgrößen mit einem eingangsseitig an die Meßgrößen angeschlossen Multiplexer, mit einer einzigen, dem Multiplexer nachgeordneten Abtast-Halte-Schaltung, mit einem an die Abtast-Halte-Schaltung angeschlossenen Analog-Digital-Wandler und mit einem an den Analog-Digital-Wandler angeschlossenen Prozessor mit einem eingangsseitigen Demultiplexer, dem mit den Abtastwerten jeweils einer der Meßgrößen beaufschlagte, digitale Interpolationseinrichtungen nachgeordnet sind.The The invention relates to a circuit arrangement for simultaneous Acquisition of measured values of several Measured variables with an input connected to the measured variables Multiplexer, with a single, the multiplexer downstream Sample-and-hold circuit, with one connected to the sample-and-hold circuit connected analog-to-digital converter and with a to the analog-to-digital converter connected processor with an input-side demultiplexer, the one with the samples each one of the measured variables acted upon, digital Subsequent interpolation devices are.

Eine Schaltungsanordnung dieser Art ist in dem Aufsatz von F. Hillenbrand "Kein Zeitversatz trotz Multiplexer" in der Zeitschrift "Elektronik" 18/1995, Seiten 76 bis 79 beschrieben. Mit dieser bekannten Schaltungsanordnung ist es möglich, aus wegen des notwendigen Einsatzes eines Multiplexers zeitversetzt gewonnenen Abtastwerten der verschiedenen Meßgrößen bezogen auf einen beliebig ausgewählten Abtastzeitpunkt der Meßgrößen zeitgleiche Meßwerte der verschiedenen Meßgrößen zeitgleich darzustellen, indem aus den Abtastwerten mittels Interpolationseinrichtungen auf den ausgewählten Abtastzeitpunkt bezogene Interpolationswerte gebildet werden. Die Interpolationseinrichtungen kommen mit festen Interpolationskoeffizienten aus, die im Hinblick auf einen durch den Multiplexer beim Aufschalten auf die jeweiligen Meßgrößen jeweils verursachten Zeitversatz bemessen sind.A Circuitry of this kind is in the article by F. Hillenbrand "No time lag despite multiplexer "in the magazine "Electronics" 18/1995, pages 76 to 79 described. With this known circuit arrangement Is it possible, delayed because of the necessary use of a multiplexer obtained samples of the various measured quantities related to any chosen Sampling time of the measured variables simultaneous readings the different measured variables at the same time from the samples by means of interpolation means on the selected Sample-related interpolation values are formed. The Interpolation devices come with fixed interpolation coefficients out with regard to a through the multiplexer when switching on to the respective measured variables respectively caused time lag are measured.

Der Erfindung liegt die Aufgabe zugrunde, die bekannte Schaltungsanordnung zum gleichzeitigen Erfassen von Meßwerten mehrerer Meßgrößen so fortzuentwickeln, daß gleichzeitige Meßwerte mehrerer Meßgrößen zu einem durch ein äußeres Markierungssignal vorgegebenen Zeitpunkt gleichzeitig erfaßt werden können.Of the Invention is based on the object, the known circuit arrangement to further develop for the simultaneous acquisition of measured values of a plurality of measured variables that simultaneous readings several measurands to a by an external marker signal predetermined time can be detected simultaneously.

Zur Lösung dieser Aufgabe ist bei einer Schaltungsanordnung der eingangs angegebenen Art erfindungsgemäß

• dem Prozessor eine Zeitdifferenz-Meßeinrichtung zugeordnet ist, die an einem Eingang jeweils beim Abtasten einer Meßgröße und an einem weiteren Eingang mit einem externen Markierungssignal beaufschlagt ist und die an einem Ausgang ein der Zeitdifferenz zwischen dem Abtasten der einen Meßgröße und dem Auftreten des Markierungssignals entsprechendes Zeitsignal und an weiteren Ausgängen jeweils der Zeitdifferenz zwischen dem Abtasten der weiteren Meßgrößen und dem Markierungssignal entsprechende weitere Zeitsignale erzeugt;
• an die Ausgänge der Zeitdifferenz-Meßeinrichtung ist ein Zwischenbaustein angeschlossen, der auf die ihm eingangsseitig zugeführten Zeitsignale hin an seinen Ausgängen derartigen Interpolationskoeffizienten entsprechende digitale Koeffizienten-Signale abgibt, daß die an den Zwischenbaustein ausgangsseitig angeschlossenen digitalen Interpolationseinrichtungen auf das Auftreten des äußeren Markierungssignal bezogen zeitgleiche Meßwerte der mehreren Meßgrößen an ihren Ausgängen abgeben.

To solve this problem is in a circuit arrangement of the type specified according to the invention

• The processor is associated with a time difference measuring device, which is acted upon at an input each time a measured variable and at another input with an external marker signal and at an output one of the time difference between the sampling of a measured variable and the occurrence of the marker signal corresponding Time signal and at other outputs respectively the time difference between the sampling of the further measured variables and the marker signal corresponding further time signals generated;
• to the outputs of the time difference measuring device, an intermediate block is connected to the output side of such time signals supplied at its outputs such interpolation coefficients corresponding digital coefficient signals that connected to the intermediate module output connected digital interpolation on the appearance of the outer marker signal related time Deliver measured values of the several measured quantities at their outputs.

Die Erfindung geht von der Erkenntnis aus, daß – wenn digitale Werte verschiedener analoger Meßgrößen zu einem beliebigen, beispielsweise durch das Auftreten eines äußeren Markierungssignals, vorgegebenen Zeitpunkt mit einem Multiplexer und einer einzigen Abtast-Halte-Schaltung zeitrichtig erfaßt werden sollen – zu diesem Zeitpunkt höchstens der Meßwert einer Meßgröße zeitrichtig erfaßt werden kann. Die Meßwerte der anderen Meßgrößen sind um mindestens die Digitalisierungszeit zeitversetzt. Berücksichtigt man jedoch, daß in der Regel die Abtastung mehrerer Meßgrößen unter Gewinnung zeitäquidistanter Abtastwerte erfolgt, dann kann aus der Ermittlung des Zeitversatzes zwischen dem Abtastwert einer Meßgröße und dem Auftreten des äußeren Markierungssignals ohne weiteres auf den Zeitversatz der entsprechenden Abtastwerte der anderen Meßgrößen geschlossen werden; damit ist es möglich, aus den Abtastwerten der einzelnen Meßgrößen unter Benutzung von digitalen Interpolationseinrichtungen mit geeigneten Interpolationseinrichtungen die Meßwerte der einzelnen Meßgrößen bezogen auf die Zeitpunkte des Auftretens des äußeren Markierungssignals zu bestimmen und gleichzeitig auftretende Meßwerte der mehreren Meßgrößen gleichzeitig darzustellen.The Invention is based on the recognition that - if digital values are different analogue measured quantities to a arbitrary, for example by the appearance of an external marker signal, given time with a multiplexer and a single Sample-hold circuit are to be detected in the correct time - to this Time at most the measured value a measurable time correct detected can be. The measured values the other measured variables delayed by at least the digitization time. Considered one, however, that in usually the scanning of several measured quantities while obtaining time equidistant Samples, then can from the determination of the time offset between the sample of a measured quantity and the occurrence of the outer marking signal readily to the skew of the corresponding samples of the others Measured variables closed become; so it is possible from the samples of the individual measured variables using digital Interpolation facilities with suitable interpolation the readings related to the individual measured quantities to the times of occurrence of the outer marker signal determine and simultaneously occurring measured values of the multiple measured variables simultaneously display.

Ein wesentlicher Vorteil der erfindungsgemäßen Schaltungsanordnung besteht darin, daß sie unabhängig vom Systemtakt beziehungsweise unabhängig von den Abtastzeitpunkten der Meßgrößen das gleichzeitige Erfassen von Meßwerten der Meßgrößen in bezug auf das Auftreten eines äußeren Markierungssignals ermöglicht. Das äußere Markierungssignal kann auf unterschiedliche Weise und zu unterschiedlichen Zeitpunkten ausgelöst werden, ohne daß dadurch die Wirkungsweise der erfindungsgemäßen Schaltungsanordnung beeinträchtigt wird.An essential advantage of the circuit arrangement according to the invention is that it allows the simultaneous detection of measured values of the measured variables with respect to the occurrence of an external marking signal, independently of the system clock or independently of the sampling instants of the measured variables. The outer marker signal can be in different ways and at different times be triggered points, without affecting the operation of the circuit arrangement according to the invention is affected.

Bei der erfindungsgemäßen Schaltungsanordnung kann der Zwischenbaustein in unterschiedlicher Weise ausgebildet sein. Bei einer vorteilhaften Ausführungsform der erfindungsgemäßen Schaltungsanordnung ist der Zwischenbaustein ein Rechenbaustein, der beim Auftreten der Zeitsignale die digitalen Koeffizienten-Signale errechnet und diese über seinen jeweiligen Ausgang an die jeweilige digitale Interpolationseinrichtung abgibt. Dazu bedarf es einer gewissen Zeit, so daß eine derartige Schaltungsanordnung nicht sehr schnell zeitgleiche Meßwerte liefert.at the circuit arrangement according to the invention can the intermediate block formed in different ways be. In an advantageous embodiment of the circuit arrangement according to the invention the intermediate block is a calculation block that occurs when it occurs the time signals the digital coefficient signals and calculated these over its respective output to the respective digital interpolation device emits. This requires a certain amount of time, so that such Circuit arrangement does not supply very fast simultaneous measured values.

Bei einer diesbezüglich vorteilhafteren Ausführungsform der erfindungsgemäßen Schaltungsanordnung ist der Zwischenbaustein ein Speicher, in dem bezogen auf die jeweilige Größe des einen Zeitsignals vorermittelte digitale Koeffizienten-Signale abgelegt sind; der Speicher gibt bei einer festgestellten Größe des einen Zeitsignals nach entsprechender Adressierung die entsprechenden digitalen Koeffizienten-Signale an die Interpolationseinrichtungen ab.at one in this regard more advantageous embodiment the circuit arrangement according to the invention is the intermediate block a memory in which related to the respective Size of one Time signal pre-determined digital coefficient signals stored are; the memory gives a detected size of the one Time signal after appropriate addressing the appropriate digital coefficient signals to the interpolators from.

Bei der erfindungsgemäßen Schaltungsanordnung sind die Interpolationseinrichtungen vorteilhafterweise Polynom-Interpolatoren. Bevorzugt wird die Verwendung von digitalen Filtern als Polynom-Interpolatoren.at the circuit arrangement according to the invention For example, the interpolators are advantageously polynomial interpolators. Prefers is the use of digital filters as polynomial interpolators.

Zur weiteren Erläuterung der Erfindung dient die Zeichnung, die into further explanation The invention is the drawing, which in

1 ein Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung und in 1 an embodiment of the circuit arrangement according to the invention and in

2 ein Diagramm zur weiteren Beschreibung der Funktionsweise des Ausführungbeispiels der erfindungsgemäßen Schaltunganordnung gemäß 1 wiedergibt. 2 a diagram for further description of the operation of the embodiment of the inventive circuit arrangement according to 1 reproduces.

Bei dem Ausführungsbeispiel gemäß 1 liegen an Eingängen E1 bis En eines Multiplexers 1 n Meßgrößen u1 bis un an. Dem Multiplexer 1 ist eine Abtast-Halte-Schaltungsanordnung nachgeschaltet, die aus einer einzigen Abtast-Halte-Schaltung 2 besteht. Der Abtast-Halte-Schaltung 2 ist ein Analog-Digital-Wandler 3 nachgeordnet, an den ausgangsseitig ein Prozessor 4, z. B. ein Signalprozessor, angeschlossen ist.In the embodiment according to 1 are located at inputs E1 to En of a multiplexer 1 n measured quantities u1 to un an. The multiplexer 1 is a sample-and-hold circuit connected downstream of a single sample-and-hold circuit 2 consists. The sample-and-hold circuit 2 is an analog-to-digital converter 3 downstream, at the output side, a processor 4 , z. B. a signal processor is connected.

Der Prozessor 4 weist eingangsseitig einen Demultiplexer 5 auf, der in Abstimmung mit dem Multiplexer 1 arbeitet und demzufolge an seinen Ausgängen A1 bis An in digitaler Form Abtastwerte bereitstellt, die jeweils aus den Meßgrößen u1 bis un gewonnen sind. Bei dem dargestellten Ausführungsbeispiel ist der Ausgang A1 des Demultiplexers 5 für die eine Meßgröße u1 an einen Eingang EF11 einer Interpolationseinrichtung in Form eines digitalen Filters F1 angeschlossen, dessen Ausgang einen Ausgang K1 des Prozessors 4 bildet; entsprechend stehen die anderen Ausgänge A2 bis An des Demultiplexers 5 für die weiteren Meßgrößen u2 bis un mit Eingängen EF21 bis EFn1 weiterer Interpolationseinrichtungen in Form weiterer digitaler Filter F2 bis Fn in Verbindung, deren Ausgänge weitere Ausgänge K2 bis Kn des Prozessors 4 bilden.The processor 4 has a demultiplexer on the input side 5 on, in coordination with the multiplexer 1 operates and therefore provides at its outputs A1 to An in digital form samples, which are respectively obtained from the measured quantities u1 to un. In the illustrated embodiment, the output A1 of the demultiplexer 5 for which a measured quantity u1 is connected to an input EF11 of an interpolation device in the form of a digital filter F1, whose output is an output K1 of the processor 4 forms; accordingly, the other outputs A2 to An of the demultiplexer 5 for the further measured quantities u2 to un with inputs EF21 to EFn1 of further interpolation devices in the form of further digital filters F2 to Fn in combination whose outputs have further outputs K2 to Kn of the processor 4 form.

Mit der Schaltungsanordnung nach 1 werden zyklisch nacheinander von dem Multiplexer 1 die Meßgrößen u1 bis un erfaßt, wobei angenommen wird, das der Multiplexer 1 für einen Durchlauf die Zeit T (Summe der Wandlerzeiten) benötigt. Es wird demzufolge bei einer Abtastung in zeitlich äquidistanten Schritten ein erster Meßwert der Meßgröße u2 gegenüber einem ersten Meßwert der Meßgröße u1 um einen Zeitversatz g2 = 1/4.T später erfaßt, wenn der Multiplexer vier Eingänge aufweist. Entsprechend wird ein erster Meßwert der Meßgröße u3 gegenüber dem ersten Meßwert der Meßgröße u1 um einen Zeitversatz g3 = 1/2.T und ein erster Meßwert einer vierten Meßgröße u4 um einen Zeitversatz g4 = 3/4.T gegenüber dem ersten Meßwert der Meßgröße u1 verspätet erfaßt. Die Abtastwerte folgen also in zeitäquidistanten Abständen Δt aufeinander. Dies bedeutet, daß – wie 2 zeigt – die eine Meßgröße u1 jeweils zu den Zeitpunkten T, 2T, 3T, 4T, usw. abgetastet wird; dazwischen liegen – in der 2 ist zusätzlich nur die Meßgröße u2 dargestellt – die Abtastzeitpunkte der weiteren Meßgrößen, z. B. der Meßgrößen u3 und u4 in äquidistanten Abständen.With the circuit arrangement 1 are cyclically successively from the multiplexer 1 the measured quantities u1 to un detected, it being assumed that the multiplexer 1 for a run the time T (sum of the converter times) needed. Consequently, during a scan in equidistant steps in time, a first measured value of the measured variable u2 is detected later than a first measured value of the measured variable u1 by a time offset g2 = 1 / 4.T, when the multiplexer has four inputs. Accordingly, a first measured value of the measured variable u3 is compared with the first measured value of the measured variable u1 by a time offset g3 = 1 / 2.T and a first measured value of a fourth measured variable u4 by a time offset g4 = 3 / 4.T compared to the first measured value of the measured variable u1 detected late. The samples thus follow each other at equidistant intervals Δt. This means that - like 2 shows - the one measurand u1 is sampled at the times T, 2T, 3T, 4T, etc .; lie in between - in the 2 In addition, only the measured variable u2 is shown - the sampling times of the further measured variables, eg. B. the measured quantities u3 and u4 in equidistant intervals.

In 2 sind ferner die Zeitpunkte T1, T2 und T3 eingetragen, zu denen – im angenommenen Beispiel – jeweils ein äußeres Markierungssignal M auftritt. Dieses Markierungssignal hat zu der einen Meßgröße u1 bei deren ersten Abtasten zum Zeitpunkt T eine Zeitdifferenz t1; das nächste äußere Markierungssignal hat in Bezug zu dem Abtastzeitpunkt 4T der einen Meßgröße u1 eine Zeitdifferenz t2' und das nächstfolgende äußere Markierungssignal zum Zeitpunkt T3 zu dem Abtastzeitpunkt 5T von u1 eine Zeitdifferenz von t3'.In 2 are also the times T1, T2 and T3 registered, to which - in the example assumed - each an external marker signal M occurs. This marker signal has a time difference t1 to the one measured variable u1 at its first sampling at time T; the next outer marker signal has with respect to the sampling instant 4T the one measurand u1 a time difference t2 'and the next following outer Marking signal at time T3 at the sampling time 5T from u1 a time difference of t3 '.

Mit einer Zeitdifferenz-Meßeinrichtung 6 (vgl. 1) werden die Zeitdifferenzen t1 bis t3 erfaßt, indem die Zeitdifferenz-Meßeinrichtung 6 an einem Eingang 7 mit dem äußeren Markierungssignal M und an einem weiteren Eingang 8 mit einem die erste Schaltstrecke S1 des Multiplexers 1 betätigenden Impuls J beaufschlagt ist. Die Zeitdifferenz-Meßeinrichtung bildet ein der Zeitdifferenz t1 entsprechendes Zeitsignal, das über einen Ausgang A61 einem als Rechenbaustein 9 ausgebildeten Zwischenbaustein zugeführt wird. Mit dem festen Zeitversatz Δt zwischen aufeinander folgenden Abtastwerten zweier Meßgrößen ergeben sich aus der einen Zeitdifferenz t1 in Bezug auf die eine Meßgröße u1 weitere Zeitdifferenzen t2 = t1-Δt bis tn = t1 – n.Δt hinsichtlich der weiteren Meßgrößen u2 bis un. Diesen weiteren Zeitdifferenzen entsprechende weitere Zeitsignale werden von der Zeitdifferenz-Meßeinrichtung 6 über weitere Ausgänge A62 bis A6n ebenfalls dem Rechenbaustein 9 zugeführt.With a time difference measuring device 6 (see. 1 ), the time differences t1 to t3 are detected by the time difference measuring device 6 at an entrance 7 with the outer marker signal M and at another input 8th with a first switching path S1 of the multiplexer 1 actuated pulse J is acted upon. The time difference measuring device forms a time signal corresponding to the time difference t1, which via an output A61 as a computing block 9 trained intermediate block is supplied. With the fixed time offset .DELTA.t between successive samples of two measured quantities resulting from the one time difference t1 with respect to the one measured variable u1 further time differences t2 = t1-.DELTA.t to tn = t1 - n.Δt with respect to the other measured quantities u2 to un. These additional time differences corresponding additional time signals are from the time difference measuring device 6 via further outputs A62 to A6n also the computing block 9 fed.

In dem Rechenbaustein 9 werden die Interpolationskoeffizienten L_k(γ_i) gemäß der Lagrange'schen Interpolation berechnet. Diese Interpolationskoeffizienten müssen ermittelt werden, weil in den Interpolationseinrichtungen F1 bis Fn die jeweilige Meßgröße aus ihren Abtastwerten durch eine Näherung rekonstruiert und zu den Zeitpunkten des äußeren Markierungssignals rechnerisch abgetastet wird. Ist jede Interpolationseinrichtung ein Polynom-Interpolator n-ter Ordnung, dann ergibt sich die jeweils rekonstruierte Meßgröße y allgemein gemäß der nachstehenden Beziehung (1):

in der mit n gerade Zahlen bezeichnet sind, und y_i die Abtastwerte der jeweiligen Meßgröße u1 bis un sind; k gibt die Anzahl der jeweils für die Rekonstruktion in bezug auf das Auftreten eines äußeren Markierungssignal benutzten Abtastwerte der jeweiligen Meßgröße u1 bis un an. In der Gleichung (1) ist der Interpolationskoeffizient durch folgende Beziehung (2) beschreibbar:

mit γ_i = ti/T. Dabei steht ti für die Zeitdifferenzen t1, t2, usw. der jeweiligen Meßgrößen u1, u2, usw.In the calculation block 9 the interpolation _coefficients L _k (γ _i ) are calculated according to the Lagrangian interpolation. These interpolation coefficients must be determined because in the interpolation devices F1 to Fn the respective measured variable is reconstructed from its sampled values by an approximation and is scanned by computation at the times of the outer marking signal. If each interpolation device is an nth-order polynomial interpolator, then the respective reconstructed measured variable y generally results according to the following relationship (1):

where n are even numbers, and y _{i are} the samples of the respective measurands u1 to un; k indicates the number of samples of the respective measured variable u1 to un respectively used for the reconstruction with respect to the occurrence of an outer marker signal. In the equation (1), the interpolation coefficient is described by the following relationship (2):

with γ _i = ti / T. Ti stands for the time differences t1, t2, etc. of the respective measured quantities u1, u2, etc.

Diesen Interpolationskoeffizienten entsprechende digitale Koeffizienten-Signale werden über Ausgänge A91 bis A9n weiteren Eingängen EF12 bis EFn2 der Interplationseinrichtungen F1 bis Fn zugeführt, in denen jeweils bezogen auf die Zeitpunkte des Auftretens der äußeren Markierungssignale M gleichzeitig aufgetretene Meßwerte der Meßgrößen u1 bis un unter Berechnung gemäß der Beziehung (1) gewonnen und an den Ausgängen K1 bis Kn zur Auswertung zur Verfügung gestellt werden.this Interpolation coefficients corresponding digital coefficient signals be over outputs A91 to A9n further entrances EF12 to EFn2 are supplied to the interleavers F1 to Fn, in in each case based on the times of occurrence of the outer marker signals M simultaneous measured values the measured quantities u1 to and under calculation according to the relationship (1) won and at the outputs K1 to Kn are provided for evaluation.

Eine andere Ausführungsform der erfindungsgemäßen Schaltungsanordnung unterscheidet sich von der in 1 dargestellten Schaltungsanordnung dadurch, daß anstelle des Rechenbausteins 9 als Zwischenbaustein ein Speicher verwendet wird, in dem mit angenommenen Zeitdifferenzen vorausberechnete Interpolationskoeffizienten in Form von Koeffizienten-Signalen an vorbestimmten Adressen gespeichert sind. 256 verschiedene angenommene Werte für die Zeitdifferenz t1 haben sich dabei als ausreichend erwiesen, woraus sich über den festen Zeitversatz Δt die anderen Zeitdifferenzen und daraus die entsprechenden Interpolationskoeffizienten ergeben. Von der Zeitdifferenz-Meßeinrichtung 6 wird dann bei einer bestimmten ermittelten Zeitdifferenz t1 des Abtastwertes der einen Meßgröße u1 der Speicher entsprechend adressiert, woraufhin die Interpolationseinrichtungen F1 bis Fn mit den Koeffizienten-Signalen beaufschlagt werden.Another embodiment of the circuit arrangement according to the invention differs from the in 1 shown circuit arrangement characterized in that instead of the computing block 9 a memory is used as an intermediate component in which, with assumed time differences, precalculated interpolation coefficients in the form of coefficient signals are stored at predetermined addresses. 256 different assumed values for the time difference t1 have proved to be sufficient, resulting in the other time differences and hence the corresponding interpolation coefficients over the fixed time offset Δt. From the time difference measuring device 6 is then addressed at a certain determined time difference t1 of the sample of a measured variable u1 of the memory accordingly, whereupon the interpolation devices F1 to Fn are supplied with the coefficient signals.

Claims

Circuit arrangement for the simultaneous acquisition of measured values of a plurality of measured variables (u1 to un) • with a multiplexer connected on the input side to the measured variables (u1 to un) ( 1 ), • with a single multiplexer ( 1 ) downstream sample-and-hold circuit ( 2 ), With one to the sample-and-hold circuit ( 2 ) connected analog-digital converter ( 3 ) and with • one to the analog-to-digital converter ( 3 ) connected processor ( 4 ) with an input-side demultiplexer ( 5 ), which in each case with the samples of one of the measured quantities (u1 to un) acted upon, digital interpolation devices (F1 to Fn) are arranged downstream, characterized in that • the processor ( 4 ) a time difference measuring device ( 6 ) associated with an input ( 8th ) each when sampling a measured quantity (eg u1) and at another input ( 7 ) is acted upon by an external marker signal (M) and at an output (A61) a time signal corresponding to the time difference (eg t1) between the sampling of the one measured variable (u1) and the occurrence of the marker signal (M) and at further outputs (A62 to A6n) each of the time difference (zBt1-Δt) between the sampling of the further measured quantities (zBu2) and the marker signal (M) corresponding additional time signals generated, and • to the outputs of the time difference measuring device ( 6 ) an intermediate module ( 9 ) is connected, which emits at the outputs (A91 to A9n) at its outputs (A91 to A9n) on the input side of its time supplied to such interpolation coefficients (L _k (γ _i ) corresponding digital coefficient signals that the to the intermediate module ( 9 ) on the output side connected digital interpolation devices (F1 to Fn) based on the occurrence of the outer marker signal (M) related to simultaneous measurement values of the plurality of measured variables (u1 to un) at their outputs (K1 to Kn).

Circuit arrangement according to Claim 1, characterized in that • the intermediate component is a computing component ( 9 ), which calculates the digital coefficient signals when the time signals occur and outputs them via its respective output (A91 to A9n) to the digital interpolation devices (F1 to Fn).

Circuit arrangement according to Claim 1, characterized that • the intermediate block is a memory, in relation to the respective size of the one Time signal pre-determined digital coefficient signals stored are and • of the Memory after a detected size of the one time signal appropriate addressing the corresponding digital coefficient signals to the interpolation devices.

Circuit arrangement according to one of the preceding Claims, thereby characterized in that • the digital ones Interpolation facilities are polynomial interpolators (F1 to Fn).

Circuit arrangement according to Claim 4, characterized that • the polynomial interpolators digital filters (F1 to Fn) are.