DE19539554C1 - Voltage distribution symmetry circuit for series gate-controlled power semiconductors - Google Patents
Voltage distribution symmetry circuit for series gate-controlled power semiconductorsInfo
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Abstract
Description
Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a circuit arrangement according to the preamble of claim 1.
Eine solche Schaltungsanordnung ist durch die EP 0 288 422 B1 bekannt.Such Circuit arrangement is known from EP 0 288 422 B1.
Zur Erhöhung der schaltbaren Spannung in einem Spannungszwischenkreis-Stromrichter können schnelle, über ihren Steueranschluß abschaltbare (gategesteuerte) Leistungshalbleiterschalter (wie Leistungs-MOSFET, IGBT, GTO, etc.) in Reihe geschaltet werden. Es tritt allerdings aufgrund von natürlichen Parameter-Unterschieden eine unsymmetrische Spannungsaufteilung, insbesondere beim Abschalten der Leistungshalbleiterschalter auf. Dies kann zur Überbeanspruchung der Leistungshalbleiterschalter führen. Die unsymmetrische Spannungsaufteilung kann folgende Gründe haben:To increase the switchable voltage in one DC link power converters can be fast, over your control connection can be switched off (gate-controlled) Power semiconductor switches (such as power MOSFET, IGBT, GTO, etc.) can be connected in series. However, it does occur due to natural parameter differences asymmetrical voltage distribution, especially when Switch off the power semiconductor switch on. This can for overloading the power semiconductor switches to lead. The asymmetrical voltage distribution can for the following reasons:
- - Unterschiedliche Kollektor-Emitter-Kapazitäten und/oder Leckströme der Leistungshalbleiterschalter- Different collector-emitter capacities and / or leakage currents of the power semiconductor switches
- - Unterschiedliche Schalt- und/oder Verzögerungszeiten der Leistungshalbleiterschalter und der Impulsverstärker für die Ansteuerung der Leistungshalbleiterschalter- Different switching and / or delay times the power semiconductor switch and the Pulse amplifier for controlling the Power semiconductor switch
- - Parameter-Änderungen (Drift) bei den Leistungshalb leiterschaltern infolge unterschiedlicher Sperr schichttemperaturen.- Parameter changes (drift) in the power half conductor switches due to different locks layer temperatures.
Zur Symmetrierung der Spannungsaufteilung sind folgende Maßnahmen bekannt:The following are for balancing the voltage distribution Measures known:
- - Vorselektierung der Leistungshalbleiterschalter, so daß nur Leistungshalbleiterschalter mit ähnlichen Parametern verwendet werden. Die Vorselektierung ist mit zusätzlichem Aufwand verbunden und deshalb in der Praxis für die Fertigung und Lagerhaltung nachteilig.- Preselection of the power semiconductor switch, see above that only power semiconductor switches with similar Parameters can be used. The preselection is associated with additional effort and therefore in the Practice disadvantageous for manufacturing and warehousing.
- - Benutzung von RCD-Beschaltungen, um die Unterschiede in der Spannungsaufteilung zu reduzieren. Dies verursacht hohe Beschaltungsverluste und erfordert außerdem eine genaue Kenntnis der Streugrenzen der Leistungshalbleiter-Parameter und ihrer Tempera turabhängigkeit (Elektroniker Nr. 3 (1985) Seiten 68 bis 72).- Use RCD circuits to spot the differences to reduce in the stress distribution. This causes high wiring losses and requires also a precise knowledge of the spreading limits of the Power semiconductor parameters and their tempera dependency on the door (Electronics Technician No. 3 (1985) pages 68 to 72).
- - Verwendung einer Ausgleichsregelung, wobei die Schaltzeitpunkte, abhängig von dem Kollektorstrom und der Steilheit der wiederkehrenden Spannung der Leistungshalbleiterschalter, geringfügig gegeneinander verschoben werden (EP 0 288 422 B1, IEEE 9th Applied Power Electronics Conference, Vol. 1, p. 469-472). Diese Methode ist aber sehr aufwendig und erfordert spezielle Regelungen mit sehr schnellen Digital- Signal-Prozessoren sowie hoch dynamischen Meßein richtungen.- use of a compensation scheme wherein the switching time points are shifted slightly depending on the collector current and the slope of the recovery voltage of the power semiconductor switches against each other (EP 0288422 B1, IEEE 9 th Applied Power Electronics Conference, Vol 1 p, 469-472.. ). However, this method is very complex and requires special controls with very fast digital signal processors and highly dynamic measuring devices.
- - Zuordnung einer Spannungsbegrenzungsvorrichtung zu jedem Halbleiterschalter innerhalb der Reihenschaltung und Erfassung der Verlustleistung in jeder einzelnen Spannungsbegrenzungsvorrichtung durch eine Regel einrichtung, die einen für alle Halbleiterschalter gemeinsam vorgegebenen Steuerimpuls zu einem modifi zierten Steuerimpuls für den einzelnen Halbleiter schalter entsprechend der Verlustleistung abändert (DE 44 03 941 A1). Zwar wird mit dieser Methode eine Minimierung der Gesamtverlustleistung in den Span nungsbegrenzungsvorrichtungen erreicht, jedoch sind diese Verluste insgesamt trotzdem nachteilig.- Assignment of a voltage limiting device every semiconductor switch within the series circuit and recording the power loss in each one Voltage limiting device by a rule device, one for all semiconductor switches jointly predetermined control impulse to a modifi graced control pulse for the individual semiconductor switches changed according to the power loss (DE 44 03 941 A1). With this method one becomes Minimize the total power loss in the chip Limiting devices are reached, however these losses overall are nevertheless disadvantageous.
Der Erfindung liegt die Aufgabe zugrunde, bei einer Schal tungsanordnung der eingangs angegebenen Art die Spannungs aufteilung der in Reihe geschalteten Leistungshalbleiter schalter mit wenig regelungstechnischem Aufwand, d. h. ohne kostspielige Digital-Signal-Prozessoren und ohne hoch dyna mische Meßeinrichtungen unter Vermeidung einer Vorselek tierung oder einer RCD-Beschaltung zu symmetrieren.The invention has for its object in a scarf arrangement of the type specified the voltage Distribution of the power semiconductors connected in series switches with little control effort, d. H. without expensive digital signal processors and without high dynamic Mix measuring devices while avoiding a preselect tion or an RCD circuit.
Diese Aufgabe wird gemäß der Erfindung durch die im An spruch 1 gekennzeichneten Merkmale gelöst. This object is achieved according to the invention by the in claim 1 marked features solved.
Die Schaltungsanordnung zur Spannungssymmetrierung nach der Erfindung basiert also nicht auf der Messung der Steilheit der Schaltspannung der Leistungshalbleiterschalter, sondern auf der mit wenig Aufwand durchführbaren Erfassung von langsam sich ändernden Spannungen, so daß keine hochdynamischen Messungen erforderlich sind.The circuit arrangement for voltage balancing according to the Invention is therefore not based on measuring the slope the switching voltage of the power semiconductor switch, but on the recording of slowly changing tensions so that none highly dynamic measurements are required.
Vorteilhafte Ausgestaltungen der Schaltungsanordnung nach der Erfindung sind in den übrigen Ansprüchen gekennzeichnet.Advantageous refinements of the circuit arrangement according to of the invention are in the remaining claims featured.
Die Erfindung soll anhand der Zeichnung für Anwendungsbeispiele erläutert werden. Es zeigenThe invention is based on the drawing for Application examples are explained. Show it
Fig. 1 einen Gleichstromsteller mit drei in Reihe geschalteten Leistungshalbleiterschaltern und der Vorrichtung nach der Erfindung, Fig. 1 shows a DC-DC converter with three series-connected power semiconductor switches and the device according to the invention,
Fig. 2a eine Verknüpfungsschaltung zur Zeitverschiebung eines Schaltbefehls und Fig. 2a shows a logic circuit for the time shift of a switching command and
Fig. 2b die Zeitverschiebung eines Schaltsignals durch die in Fig. 2a dargestellte Verknüpfungsschaltung, 2b shows the time shift of a switching signal through the in Fig. Combinational circuit shown. 2a,
Fig. 3 Strom- und Spannungsverläufe im Gleichstromsteller nach Fig. 1 ohne Spannungssymmetrierung, Fig. 3 current and voltage waveforms in the DC-DC converter of FIG. 1 without the voltage balancing,
Fig. 4 Strompfade in verschiedenen Zeitabschnitten ohne Spannungssymmetrierung nach der Erfindung, Fig. 4 current paths in different time periods without voltage balancing according to the invention,
Fig. 5 Strom- und Spannungsverläufe bei einer Spannungssymmetrierung nach der Erfindung, Fig. 5 current and voltage waveforms at a voltage balancing according to the invention,
Fig. 6 den Strompfad des Laststromes im Gleichstromsteller nach Fig. 1 in einem Zeitabschnitt mit Spannungssymmetrierung, Fig. 6 shows the current path of the load current in the DC-DC converter of FIG. 1 in a time period with voltage balancing,
Fig. 7 ein Brückenzweigpaar mit drei in Reihe geschalteten Leistungshalbleiterschaltern und der Vorrichtung nach der Erfindung, Fig. 7 is a bridge branch pair with three series-connected power semiconductor switches and the device according to the invention,
Fig. 8 den aktiven Teil des Brückenzweigpaares nach Fig. 7 bei positivem Laststrom und Fig. 8 shows the active part of the pair of bridges according to Fig. 7 with positive load current and
Fig. 9 den aktiven Teil des Brückenzweigpaares nach Fig. 7 bei negativem Laststrom. Fig. 9 shows the active part of the pair of bridges according to Fig. 7 with a negative load current.
Gemäß Fig. 1 weist ein als Tiefsetzsteller arbeitender Gleichstromsteller zum Beispiel drei in Reihe geschaltete, gategesteuerte, ein unterschiedliches Abschaltverhalten aufweisende Leistungshalbleiterschalter T1, T2 und T3 sowie drei in Reihe geschaltete Freilaufdioden D1, D2 und D3 auf. Eingangsseitig ist eine Spannungsquelle U mit einer Gleichspannung Ud geschaltet. Eine induktive Last, mit U0, L0 bezeichnet, ist zwischen dem Ausgangsanschluß A des Tiefsetzstellers und der negativen Seite der Spannungsquelle U angeschlossen. Durch die induktive Last fließt ein Laststrom I0.Referring to FIG. 1, an operating as a step-down chopper DC-DC converter, for example, three series-connected gate-controlled, a separate turn-off having power semiconductor switches T1, T2 and T3 and three series-connected freewheeling diodes D1, D2 and D3. A voltage source U with a direct voltage Ud is connected on the input side. An inductive load, designated U0, L0, is connected between the output terminal A of the buck converter and the negative side of the voltage source U. A load current I0 flows through the inductive load.
Ferner sind gemäß der Erfindung im Leistungsteil des Tiefsetzstellers noch zwei zusätzliche Speicher- Kondensatoren C2 und C3 vorgesehen (für eine Reihen schaltung von (n) Leistungshalbleiterschaltern werden (n-1) Speicher-Kondensatoren benötigt). Die zusätzlichen Speicherkondensatoren sind zwischen den jeweiligen Verbindungspunkten der Leistungshalbleiterschalter T1 und T2 bzw. T2 und T3 sowie den Verbindungspunkten der Freilaufdioden D2 und D3 bzw. D2 und D1 angeschlossen. Damit sind der Leistungshalbleiterschalter T1 der Freilaufdiode D1, der Leistungshalbleiterschalter T2 der Freilaufdiode D2 und der Leistungshalbleiterschalter T3 der Freilaufdiode D3 potentialmäßig direkt zugeordnet. Die zusätzlichen Speicherkondensatoren C2, C3 sind bei eingeschalteten Leistungshalbleiterschaltern T1 bis T3 auf die Spannungswerte 2/3 Ud bzw. 1/3 Ud der Spannungsquelle U vorgeladen (im allgemeinen Fall werden (n-1) Kondensatoren aufFurthermore, according to the invention in the power section of the Buck converter two additional memory Capacitors C2 and C3 are provided (for a series circuit of (n) power semiconductor switches (n-1) storage capacitors required). The additional Storage capacitors are between each Connection points of the power semiconductor switches T1 and T2 or T2 and T3 as well as the connection points of the Free-wheeling diodes D2 and D3 or D2 and D1 connected. The power semiconductor switch T1 is thus the Free-wheeling diode D1, the power semiconductor switch T2 Free-wheeling diode D2 and the power semiconductor switch T3 Freewheeling diode D3 directly assigned in terms of potential. The additional storage capacitors C2, C3 are at switched on power semiconductor switches T1 to T3 the voltage values 2/3 Ud or 1/3 Ud of the voltage source U precharged (in the general case (n-1) capacitors on
vorgeladen). Die zusätzlichen Speicher-Kondensatoren C2 und C3 (allgemein: C2 . . . Cn) werden so dimensioniert, daß die Spannungsabwei chungen ΔuC2 und auch ΔuC3 (allgemein: ΔuC2 . . . ΔuCn) aufgrund des unterschiedlichen Abschaltverhaltens der Leistungshalbleiterschalter T1 bis T3 bei dem höchsten zu erwartenden Unterschied der Verzögerungszeiten Δtmax und dem höchsten abzuschaltenden Strom Imax einen vorgegebenen Spannungswertpreloaded). The additional storage capacitors C2 and C3 (general: C2. . . Cn) are dimensioned so that the voltage deviation ΔuC2 and also ΔuC3 (in general: ΔuC2... ΔuCn) due to the different shutdown behavior of the Power semiconductor switch T1 to T3 at the highest too expected difference in the delay times Δtmax and the maximum current to be switched off Imax a predetermined Voltage value
mit K = 2,3 (bzw. allgemein: K=2 . . . n), nicht überschreiten.with K = 2.3 (or general: K = 2. . . n), do not exceed.
Gemäß Fig. 1 werden die Sperrspannungen uD1, uD2 und uD3 der Freilaufdioden D1, D2 und D3, die ein Maß für die jeweiligen Spannungsbeanspruchungen uT1, uT2 und uT3 der gegenüberliegenden Leistungshalbleiterschalter T1, T2 und T3 sind, erfaßt. Insbesondere genügt es, als Meßwerte für die Sperrspannungen der Freilaufdioden D1 bis D3 lediglich binäre Signale B1, B2 und B3 bereitzustellen. Bevorzugt werden dabei die Sperrspannungen potentialfrei erfaßt. Sie können dann nämlich auf einfache Weise - wie noch erläutert wird - mit den Steuerimpulsen für die Leistungshalbleiter schalter T1 bis T3 verknüpft werden.Referring to FIG. 1, the reverse voltages UD1, UD2 and UD3 of the freewheeling diodes D1, D2 and D3, which detects a measure of the respective voltage stresses UT1, UT2 and uT3 the opposite power semiconductor switches T1, T2 and T3, must be. In particular, it is sufficient to provide only binary signals B1, B2 and B3 as measured values for the reverse voltages of the freewheeling diodes D1 to D3. The blocking voltages are preferably detected potential-free. You can then namely in a simple manner - as will be explained - with the control pulses for the power semiconductor switches T1 to T3 linked.
Spannungs-Meßeinrichtungen M1, M2 und M3, die die Sperrspannungen uD1 bis uD3 erfassen, enthalten hysterese behaftete Komparatoren. Die binären Signale B1, B2 und B3 am Ausgang der Spannungs-Meßeinrichtungen M1 bis M3 gehen jeweils in den High-Zustand erst, wenn die gemessene Sperrspannung der jeweiligen Freilaufdiode D1 bis D3 den oberen Grenzwert des jeweiligen Komparators überschreitet und in den Low-Zustand, wenn dessen unterer Grenzwert unterschritten ist.Voltage measuring devices M1, M2 and M3, which the Detecting reverse voltages uD1 to uD3 contain hysteresis afflicted comparators. The binary signals B1, B2 and B3 go to the output of the voltage measuring devices M1 to M3 each in the high state only when the measured Reverse voltage of the respective freewheeling diode D1 to D3 upper limit of the respective comparator exceeds and in the low state when its lower limit is below.
Ein Steuerbefehl S zum Schalten der drei Leistungshalblei terschalter T1 bis T3 wird zusammen mit jeweils einem der binären Signale B1 bis B3 einer Steuereinrichtung A1 bis A3 zugeführt. Am Ausgang der Steuereinrichtungen A1 bis A3 anstehende Schaltsignale E1, E2 und E3 für die Leistungs halbleiterschalter T1 bis T3 werden entsprechend der in Fig. 2a gezeigten, nachfolgend erläuterten Verknüpfung gebildet. Sie werden durch Impulsverstärker V1, V2 und V3 auf die zum Schalten der Leistungshalbleiterschalter T1 bis T3 passenden Spannungspegel gebracht.A control command S for switching the three power semiconductor switches T1 to T3 is supplied together with one of the binary signals B1 to B3 to a control device A1 to A3. Switching signals E1, E2 and E3 for the power semiconductor switches T1 to T3 present at the output of the control devices A1 to A3 are formed in accordance with the combination shown in FIG. 2a and explained below. They are brought to the appropriate voltage level for switching the power semiconductor switches T1 to T3 by pulse amplifiers V1, V2 and V3.
In Fig. 2a ist stellvertretend für die gleichaufgebauten Steuereinheiten A1 bis A3 der prinzipielle Aufbau der Steuereinheit A2 für die erfindungsgemäße Verknüpfung des von der Meßeinheit M2 bereitgestellten binären Signals B2 entsprechend dem Auftreten der Sperrspannung uD2 an der Freilaufdiode D2 mit dem Steuerbefehl S für das Schalten der Leistungshalbleiterschalter T1 bis T3 gezeigt.In Fig. 2a is representative of the identically constructed control units A1 to A3, the basic structure of the control unit A2 for the inventive linkage of the binary signal B2 provided by the measuring unit M2 corresponding to the occurrence of the reverse voltage uD2 on the freewheeling diode D2 with the control command S for switching the Power semiconductor switch T1 to T3 shown.
Das binäre Signal B2 wird dabei auf den einen Eingang eines UND-Gliedes N2 gegeben, dessen anderer Eingang mit dem Ausgang eines durch den Steuerbefehl S beaufschlagten Zeitgliedes N1 verbunden ist. Durch die negative Flanke des Steuerbefehls S, das heißt beim Befehl zum Abschalten der Leistungshalbleiterschalter T1 bis T3 wird das Zeitglied N1 für ein Zeitintervall tv gesetzt. Das Zeitglied liefert ein Signal SV. Das Ausgangssignal O2 des UND-Gliedes N2 beaufschlagt ebenso wie der Steuerbefehl S ein ODER-Glied N3, an dessen Ausgang das Schaltsignal E2 zum Schalten des Leistungshalbleiterschalters T2 ansteht.The binary signal B2 is applied to one input of an AND gate N2, the other input of which is connected to the output of a timing element N1 acted upon by the control command S. The timing element N1 is set for a time interval t v by the negative edge of the control command S, that is to say in the command to switch off the power semiconductor switches T1 to T3. The timer supplies a signal SV. The output signal O2 of the AND gate N2 acts, like the control command S, on an OR gate N3, at whose output the switching signal E2 for switching the power semiconductor switch T2 is present.
Die Zeitdiagramme in Fig. 2b verdeutlichen die Funktion der Steuereinheiten A1, A2, A3 am Beispiel der zu Fig. 2a beschriebenen Steuereinheit A2. Der Steuerbefehl S startet durch die negative Flanke (Abschaltbefehl der Leistungs halbleiterschalter) das Zeitglied N1. Das Signal SV geht für das bestimmte festgelegte Zeitintervall tv auf High- Pegel. Dieses Zeitintervall hängt von den Abschalteigen schaften der verwendeten Leistungshalbleiterschalter ab und entspricht der maximal erlaubten Zeitverschiebung der Abschaltbefehle für die Leistungshalbleiterschalter T1 bis T3 gegeneinander. Die negative Flanke des Schaltsignals E2 wird dadurch gegenüber der des Steuerbefehls S und damit auch gegenüber der der anderen Schaltsignale E1 und E3 mit dem eingestellten Zeitintervall tv zum Ausgleich der Spannungsunsymmetrie beim Abschalten der Leistungshalblei terschalter T1 bis T3 verschoben. Diese Zeitverschiebung wird allerdings durch ein Rückmeldesignal verkürzt (gestrichelt eingezeichnet), wenn die angestrebte Spannungssymmetrierung vor Ablauf dieses Zeitintervalls erreicht wird.The timing diagrams in FIG. 2b illustrate the function of the control units A1, A2, A3 using the example of the control unit A2 described for FIG. 2a. The control command S starts the timing element N1 through the negative edge (switch-off command of the power semiconductor switch). The signal SV goes high for the determined time interval t v . This time interval depends on the shutdown properties of the power semiconductor switches used and corresponds to the maximum permitted time shift of the shutdown commands for the power semiconductor switches T1 to T3 against one another. The negative edge of the switching signal E2 is thereby shifted relative to that of the control command S and thus also compared to that of the other switching signals E1 and E3 with the set time interval t v to compensate for the voltage asymmetry when the power semiconductor switches T1 to T3 are switched off. However, this time shift is shortened by a feedback signal (shown in dashed lines) if the desired voltage symmetry is reached before this time interval has elapsed.
Nachstehend wird die Funktionsweise beim Ein- und Abschalten der Leistungshalbleiterschalter T1, T2 und T3 zunächst ohne Eingreifen der Vorrichtung zur Spannungssymmetrierung anhand der Strom- und Spannungsverläufe in den Fig. 3 und 4 beschrieben.The mode of operation when switching the power semiconductor switches T1, T2 and T3 on and off is first described without intervention by the device for voltage balancing on the basis of the current and voltage profiles in FIGS. 3 and 4.
Ausgegangen wird von einem Zustand, bei dem der konstant angenommene Laststrom I0 durch die Freilaufdioden D1, D2 und D3 fließt. Zum Zeitpunkt t0 sind Schaltbefehle an die Leistungshalbleiterschalter T1, T2 und T3 gegeben (Steuerbefehl S geht in den High-Zustand). Aufgrund von Parameter-Unterschieden der Leistungshalbleiterschalter und/oder der Impulsverstärker werden die Leistungshalb leiterschalter T1 bis T3 nicht synchron einschalten. Es sei angenommen, daß die Leistungshalbleiterschalter T1 bis T3 in der Reihenfolge T1 zum Zeitpunkt t1, T3 zum Zeitpunkt t2 und schließlich T2 zum Zeitpunkt t3 einschalten. Entsprechend fließen zu diesen Zeitpunkten der Strom iT1 durch den Leistungshalbleiterschalter T1, dann auch der Strom iT3 durch den Leistungshalbleiterschalter T3 und schließlich der Strom iT2 durch den Leistungshalb leiterschalter T2. Entsprechend treten zu den angegebenen Zeitpunkten t1, t2 und t3 Sperrspannungen uD1, uD3 und uD2 an den Freilaufdioden D1, D3 und D2 auf.It is assumed that the condition is constant assumed load current I0 through the freewheeling diodes D1, D2 and D3 flows. At time t0 there are switching commands to the Power semiconductor switches T1, T2 and T3 given (Control command S goes high). Owing to Differences in parameters of the power semiconductor switches and / or the pulse amplifier are the power half Do not switch on conductor switch T1 to T3 synchronously. It is assumed that the power semiconductor switches T1 to T3 in the order T1 at time t1, T3 at time t2 and finally turn on T2 at time t3. Accordingly, the current iT1 flows at these times through the power semiconductor switch T1, then the Current iT3 through the power semiconductor switch T3 and finally the current iT2 through the power half conductor switch T2. Correspondingly to the specified Times t1, t2 and t3 reverse voltages uD1, uD3 and uD2 on the freewheeling diodes D1, D3 and D2.
Fig. 4 zeigt die Strompfade bei dieser Schaltreihenfolge von t < t1 bis t < t3. Der Laststrom fließt in dem Zeitinter vall von t1 bis t3 im Speicher-Kondensator C2 in positiver Richtung und in dem Zeitabschnitt t2 < t < t3 im Speicher- Kondensator C3 in negativer Richtung, wobei der Speicher- Kondensator C2 auf- und der Speicher-Kondensator C3 entladen werden. Fig. 4 shows the current paths at this switching sequence of t <t1 to t <t3. The load current flows in the time interval from t1 to t3 in the storage capacitor C2 in the positive direction and in the time period t2 <t <t3 in the storage capacitor C3 in the negative direction, the storage capacitor C2 opening up and the storage capacitor C3 can be discharged.
Bei periodischem Betrieb bewirkt die nicht festgelegte Schaltreihenfolge der Leistungshalbleiterschalter T1 bis T3 eine Umladung der für die Spannungssymmetrierung erforderlichen Speicher-Kondensatoren C2 und C3, wobei im zuvor angeführten Beispiel von einer Ladung des Speicher- Kondensators C2 bis auf den Wert der Gleichspannung Ud und einer vollständigen Entladung des Speicher-Kondensators C3 auszugehen wäre. Es ist keine Spannungssymmetrie mehr vorhanden. Der Leistungshalbleiterschalter T2 wird nun nicht mehr mit der Spannung 1/3 Ud, sondern mit der vollen Gleichspannung Ud beansprucht.In the case of periodic operation, this does not determine Switching order of the power semiconductor switches T1 to T3 a charge reversal for voltage balancing required storage capacitors C2 and C3, where in previously mentioned example of a charge of the storage Capacitor C2 up to the value of the direct voltage Ud and a complete discharge of the storage capacitor C3 would go out. It is no longer a voltage symmetry available. The power semiconductor switch T2 is now no longer with the voltage 1/3 Ud, but with the full one DC voltage Ud claimed.
Die unterschiedlichen Verzugszeiten beim Abschalten (vgl. Fig. 3) können noch zusätzlich zum Einschalten stark zur Unsymmetrierung der Spannungsaufteilung der Leistungshalb leiterschalter führen. Im Beispiel der Fig. 3 schaltet, nachdem durch die negative Flanke des Schaltbefehls S das Signal zum Abschalten der Leistungshalbleiterschalter T1 bis T3 gegeben ist, zum Zeitpunkt t4 der Leistungshalblei terschalter T2 ab, der Strom iT2 verschwindet ebenso wie die Sperrspannung uD2. Zum Zeitpunkt t5 schaltet der Lei stungshalbleiterschalter T3 ab, wodurch der ihn durchflie ßende Strom iT3 und die Sperrspannung uD3 zu Null werden. Zum Zeitpunkt t6 erlischt schließlich durch Abschalten des letzten Leistungshalbleiterschalters T1 sein Strom iT1, und auch die Sperrspannung uD1 verschwindet.The different delay times when switching off (cf. FIG. 3) can additionally lead to an asymmetry in the voltage distribution of the power semiconductor switches in addition to switching on. In the example of FIG. 3, after the signal for switching off the power semiconductor switches T1 to T3 is given by the negative edge of the switching command S, the power semiconductor switch T2 switches off at the time t4, the current iT2 disappears just like the reverse voltage uD2. At time t5, the power semiconductor switch T3 switches off, as a result of which the current iT3 flowing through it and the reverse voltage uD3 become zero. At time t6, the current iT1 finally goes out when the last power semiconductor switch T1 is switched off, and the reverse voltage uD1 also disappears.
Die Funktionsweise der Schaltungsanordnung beim Eingreifen der erfindungsgemäßen Vorrichtung zur Spannungssymmetrie rung unter den gleichen Voraussetzungen wie zuvor ohne Spannungssymmetrierung beschrieben, wird anhand der Strom- und Spannungsverläufe in den Fig. 5 sowie 6 erläutert.The functioning of the circuit arrangement when the device according to the invention for voltage symmetry intervenes under the same conditions as previously described without voltage symmetrization is explained on the basis of the current and voltage profiles in FIGS . 5 and 6.
Das Einschaltverhalten zu den Zeitpunkten t1′, t2′ und t3′ läuft genauso ab wie ohne Spannungssymmetrierung, da die Vorrichtung zur Spannungssymmetrierung erst beim Abschalten eingreift. Dadurch werden die Speicher-Kondensatoren C2 und C3 zunächst geringfügig auf- bzw. entladen. Kurz vor dem Zeitpunkt t4′ sind Abschaltbefehle an die Leistungshalblei terschalter T1, T2, T3 gegeben (der Schaltbefehl S geht zum Zeitpunkt t0′ in den Low-Zustand). Das Signal B2 hat nach dem Einschalten des Leistungshalbleiterschalters T2 zum Zeitpunkt t3′ High-Zustand angenommen, da die Spannung an der Freilaufdiode D2 (uD2 = uC2-uC3) höher ist als der obere Grenzwert des Komparators in der Spannungs- Meßeinrichtung M2. Durch die Steuereinheit A2 bleibt der Leistungshalbleiterschalter T2 solange eingeschaltet, bis das Signal B2 in den Low-Zustand umschaltet, das heißt bis die Spannung uD2 kleiner ist als der untere Grenzwert oder bis zum Ablauf des Zeitintervalls tv (Fig. 2). Die anderen Leistungshalbleiterschalter T1 und T3 haben je nach den Parameter-Unterschieden in willkürlicher Reihenfolge abgeschaltet (zum Beispiel der Leistungshalbleiterschal ter T3 und der Leistungshalbleiterschalter T1 haben zu den Zeitpunkten t4′ bzw. t5′ abgeschaltet). Die Signale B1 und B3 sind im Low-Zustand verblieben, weil die Spannungen uD1 und uD3 an den Freilaufdioden D1 und D3 die Ansprechspan nung der jeweiligen Komparatoren in den Spannungsmeßein richtungen M1 und M3 nicht überschritten haben.The switch-on behavior at times t1 ', t2' and t3 'takes place in exactly the same way as without voltage balancing, since the device for voltage balancing only intervenes when it is switched off. As a result, the storage capacitors C2 and C3 are initially charged or discharged slightly. Shortly before the time t4 'switch-off commands are given to the power semiconductor switches T1, T2, T3 (the switching command S goes to the low state at the time t0'). After the power semiconductor switch T2 has been switched on, the signal B2 has attained a high state at the time t3 'because the voltage on the freewheeling diode D2 (uD2 = uC2-uC3) is higher than the upper limit value of the comparator in the voltage measuring device M2. The power semiconductor switch T2 remains switched on by the control unit A2 until the signal B2 switches to the low state, that is to say until the voltage uD2 is less than the lower limit value or until the time interval t v has elapsed ( FIG. 2). The other power semiconductor switches T1 and T3 have switched off in an arbitrary order depending on the parameter differences (for example, the power semiconductor switch T3 and the power semiconductor switch T1 have switched off at times t4 'and t5'). The signals B1 and B3 remained in the low state because the voltages uD1 and uD3 on the freewheeling diodes D1 and D3 did not exceed the response voltage of the respective comparators in the voltage measuring devices M1 and M3.
Fig. 6 zeigt den Strompfad in dem Zeitabschnitt t5′ < t′ < t6′, indem die Leistungshalbleiterschalter T1 und T3 abgeschaltet sind, während der Leistungshalbleiterschal ter T2, durch die Vorrichtung zur Spannungssymmetrierung gezwungen, bis zum Zeitpunkt t6′ im eingeschalteten Zustand verbleibt. Der Laststrom I0 fließt über die Freilauf diode D1 durch den Speicher-Kondensator C2 in negativer Richtung, über den Leistungshalbleiterschalter T2, durch den Speicher-Kondensator C3 in positiver Richtung und schließlich über die Freilaufdiode D3 zur Last. Dadurch werden die Speicher-Kondensatoren C2 ent- und C3 aufgeladen, wobei die Spannungsaufteilung der Leistungs halbleiterschalter T1 bis T3 unabhängig von den Parameter unterschieden und ihren -Änderungen (Drift) symmetriert wird. Fig. 6 shows the current path in the period t5 '<t'<t6'by the power semiconductor switches T1 and T3 are turned off, while the power semiconductor switch T2, forced by the voltage symmetry device, remains in the on state until time t6'. The load current I0 flows via the freewheeling diode D1 through the storage capacitor C2 in the negative direction, via the power semiconductor switch T2, through the storage capacitor C3 in the positive direction and finally via the freewheeling diode D3 to the load. As a result, the storage capacitors C2 are discharged and C3 are charged, the voltage distribution of the power semiconductor switches T1 to T3 being distinguished independently of the parameters and their changes (drift) being symmetrized.
Die Schaltüberspannungen haben auf die Wirkung der Symme triereinrichtung nach der Erfindung keinen Einfluß, da letztere erst beim Abschalten der Leistungshalbleiterschal ter in Aktion tritt. Die Anforderungen an die verwendete Spannungs-Meßeinrichtung sind nicht sehr hoch, da sie nur die ohnehin langsamen Spannungsänderungen der Speicher- Kondensatoren C2 und C3 zu messen hat.The switching overvoltages have an effect on the Symme triereinrichtung according to the invention no influence, because the latter only when the power semiconductor scarf is switched off ter takes action. The requirements for the used Voltage measuring devices are not very high since they are only the already slow voltage changes in the storage Capacitors C2 and C3 has to be measured.
Die angegebene Schaltungsanordnung kann nicht nur bei dem in Fig. 1 gezeigten Tiefsetzsteller angewendet werden, sondern kann auch ebenso bei anderen Gleichstromstellern (Hochsetz- und Hoch/Tiefsetzsteller) und ihren Derivaten (CUK-, SEPIC- und ZETA-Steller) eingesetzt werden. Dieses gilt natürlich auch für eine beliebige Anzahl von in Reihe geschalteten Leistungshalbleiterschaltern.The specified circuit arrangement can not only be used in the step-down converter shown in FIG. 1, but can also be used in other direct current converters (step-up and step-up / step-down converter) and their derivatives (CUK, SEPIC and ZETA converter). Of course, this also applies to any number of power semiconductor switches connected in series.
Für Brückenzweigpaare mit in Reihe geschalteten Leistungs halbleiterschaltern ist die Schaltungsanordnung nach der Erfindung in gleicher Weise einsetzbar. Brückenzweigpaare finden in der Stromrichtertechnik breite Anwendungen. m-strängige Brückenschaltungen setzen sich aus m-Brücken zweigpaaren zusammen. Eines dieser Zweigpaare mit drei in Reihe geschalteten Leistungshalbleiterschaltern je Paar sowie die Vorrichtung zur Symmetrierung derer Spannungsauf teilungen zeigt Fig. 7. Die Schaltungsanordnung in Fig. 7 kann je nach Laststromrichtung in zwei Schaltungsanordnun gen, Fig. 8 für positiven Laststrom und Fig. 9 für negativen Laststrom, unterteilt werden. Es ist erkennbar, daß dann die Schaltungsanordnung jeweils wieder derjenigen der zuvor für einen Tiefsetzsteller beschriebenen Anordnung entspricht.The circuit arrangement according to the invention can be used in the same way for pairs of bridge branches with power semiconductor switches connected in series. Bridge arm pairs are widely used in converter technology. m-stranded bridge circuits are made up of m-bridge pairs of branches. One of these pairs of branches with three series-connected power semiconductor switches per pair and the device for symmetrizing their voltage divisions are shown in FIG. 7. The circuit arrangement in FIG. 7 can be in two circuit arrangements, depending on the load current direction, FIG. 8 for positive load current and FIG. 9 for negative load current. It can be seen that the circuit arrangement then again corresponds to that of the arrangement previously described for a buck converter.
Die Spannungen der Leistungshalbleiterschalter T1 bis T6
gemäß Fig. 7 ergeben sich aus den drei gemessenen
Spannungen, das heißt der Gleichspannung Ud (die der
Zwischenkreisspannung eines Umrichters entspricht) und den
Spannungen uC2 und uC3 an den beiden zusätzlichen Speicher-
Kondensatoren C2 und C3 wie folgt:
uT1 = Ud-uC2, wenn der Leistungshalbleiterschalter T6
eingeschaltet ist,
uT2 = uC2-uC3, wenn der Leistungshalbleiterschalter T5
eingeschaltet ist,
uT3 = uC3, wenn der Leistungshalbleiterschalter T4
eingeschaltet ist,
uT4 = uC3, wenn der Leistungshalbleiterschalter T3
eingeschaltet ist,
uT5 = uC3-uC3, wenn der Leistungshalbleiterschalter T2
eingeschaltet ist und
uT6 = Ud-uC2, wenn der Leistungshalbleiterschalter T1
eingeschaltet ist.The voltages of the power semiconductor switches T1 to T6 according to FIG. 7 result from the three measured voltages, that is to say the direct voltage Ud (which corresponds to the intermediate circuit voltage of a converter) and the voltages uC2 and uC3 on the two additional storage capacitors C2 and C3 as follows :
uT1 = Ud-uC2, when the power semiconductor switch T6 is switched on,
uT2 = uC2-uC3, if the power semiconductor switch T5 is switched on,
uT3 = uC3, when the power semiconductor switch T4 is switched on,
uT4 = uC3, if the power semiconductor switch T3 is switched on,
uT5 = uC3-uC3 when the power semiconductor switch T2 is switched on and
uT6 = Ud-uC2 when the power semiconductor switch T1 is switched on.
Durch Komparieren der zwei Spannungsdifferenzen (Ud-uC2), (uC2-uC3) sowie der Spannung uC3 mit hysteresebehafteten Komparatoren gewinnt man wiederum die binären Signale B1, B2 und B3. Die Schaltsignale E1 bis E6 der Leistungshalb leiterschalter T1 bis T6 werden dann ebenfalls entsprechend den in Fig. 2a gezeigten Verknüpfungen gebildet.By comparing the two voltage differences (Ud-uC2), (uC2-uC3) and the voltage uC3 with hysteresis comparators, the binary signals B1, B2 and B3 are again obtained. The switching signals E1 to E6 of the power semiconductor switches T1 to T6 are then likewise formed in accordance with the links shown in FIG. 2a.
Die angewendete Logik-Verknüpfung dient nur zur Verdeut lichung des Verfahrens und kann selbstverständlich ebensogut in Mikroprozessoren-Technik implementiert werden.The logic combination used is only for clarification process and can of course can also be implemented in microprocessor technology.
Claims (6)
- - daß bei gleicher Anzahl n von abzuschaltenden Leistungshalbleiterschaltern (T1 bis T3) und den Laststrom übernehmenden Freilaufdioden (D1 bis D3 n-1 Speicherkondensatoren (C2, C3) vorgesehen sind, die derart jeweils zwischen die Verbindungspunkte der abgeschaltenden Leistungshalbleiterschalter (T1 bis T3) und die den Laststrom übernehmenden Freilaufdioden (D1 bis D3) geschaltet sind, daß sie mit vordefinierten Teilspannungen der Gleichspannungsquelle (U) bei engeschalteten Leistungshalb leiterschaltern (T1 bis T3) vorgeladen sind und jedem Leistungshalbleiterschalter (T1 bis T3) eine Freilaufdiode (D1 bis D3) potentialmäßig zugeordnet ist,
- - daß jede Freilaufdiode (D1 bis D3) mit einer ihre Sperrspannung (uD1 bis uD3) erfassenden Meßeinrichtung (M1 bis M3) beschaltet ist und
- - daß je Meßeinrichtung (M1 bis M3) mit einer Steuereinheit (A1 bis A3) verbunden ist, in der die Sperrspannung (uD1 bis uD3) derart mit dem Befehl (S) zum Abschalten der Leistungshalb leiterschalter (T1 bis T3) verknüpft ist, daß bei einer in der Meßeinrichtung (M1 bis M3) erfaßten, einen oberen Grenzwert überschreitenden Sperrspannung (uD1 bis uD3) das Schalt signal (E1 bis E3) für das Abschalten des der Freilaufdiode (D1 bis D3) potentialmäßig zugeordneten Leistungshalbleiterschalters (T1 bis T3) um ein durch ein Zeitglied (N1) vorgegebenes Zeitintervall (tv) im Sinne einer Symmetrierung der Spannungen an den Leistungshalbleiterschaltern (T1 bis T3) verschoben wird.
- - That with the same number n of power semiconductor switches to be switched off (T1 to T3) and the load current-taking freewheeling diodes (D1 to D3 n-1 storage capacitors (C2, C3) are provided, which in each case between the connection points of the switched-off power semiconductor switches (T1 to T3) and the freewheeling diodes (D1 to D3) which take over the load current are connected such that they are precharged with predefined partial voltages of the direct voltage source (U) when the power semiconductor switches are switched on (T1 to T3) and each freewheeling semiconductor switch (T1 to T3) has a potential for a freewheeling diode (D1 to D3) assigned,
- - That each free-wheeling diode (D1 to D3) is connected to a measuring device (M1 to M3) measuring its reverse voltage (uD1 to uD3) and
- - That each measuring device (M1 to M3) is connected to a control unit (A1 to A3) in which the reverse voltage (uD1 to uD3) is linked with the command (S) for switching off the power semiconductor switch (T1 to T3) that in the case of a blocking voltage (uD1 to uD3) detected in the measuring device (M1 to M3) and exceeding an upper limit value, the switching signal (E1 to E3) for switching off the power semiconductor switch (T1 to T3) potentially assigned to the free-wheeling diode (D1 to D3) a time interval (t v ) predetermined by a timing element (N1) is shifted in the sense of symmetrizing the voltages at the power semiconductor switches (T1 to T3).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19539554A DE19539554C1 (en) | 1995-10-13 | 1995-10-13 | Voltage distribution symmetry circuit for series gate-controlled power semiconductors |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19539554A DE19539554C1 (en) | 1995-10-13 | 1995-10-13 | Voltage distribution symmetry circuit for series gate-controlled power semiconductors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE19539554C1 true DE19539554C1 (en) | 1997-01-23 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19539554A Expired - Lifetime DE19539554C1 (en) | 1995-10-13 | 1995-10-13 | Voltage distribution symmetry circuit for series gate-controlled power semiconductors |
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|---|---|
| DE (1) | DE19539554C1 (en) |
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