DE19538858C2 - Method for operating an integrated circuit - Google Patents

Method for operating an integrated circuit

Info

Publication number
DE19538858C2
DE19538858C2 DE1995138858 DE19538858A DE19538858C2 DE 19538858 C2 DE19538858 C2 DE 19538858C2 DE 1995138858 DE1995138858 DE 1995138858 DE 19538858 A DE19538858 A DE 19538858A DE 19538858 C2 DE19538858 C2 DE 19538858C2
Authority
DE
Germany
Prior art keywords
oscillator
osz
voltage
curve
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE1995138858
Other languages
German (de)
Other versions
DE19538858A1 (en
Inventor
Clemens Dipl Ing Hauser
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atmel Corp
Original Assignee
Temic Telefunken Microelectronic GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Temic Telefunken Microelectronic GmbH filed Critical Temic Telefunken Microelectronic GmbH
Priority to DE1995138858 priority Critical patent/DE19538858C2/en
Publication of DE19538858A1 publication Critical patent/DE19538858A1/en
Application granted granted Critical
Publication of DE19538858C2 publication Critical patent/DE19538858C2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

The integrated circuit (IC) comprises an oscillator (OS) with several comparators (K1,K2,K3), multiple connectors (P1,P2,P3), a signal generator (SG), an evaluator (AS) and at least one digital switch (DS) controlled by the oscillator signal (OSZ). It can be switched from normal mode (NM) to test mode (TM) or vice versa according to the duration of the signal (U osz) transmitted through the comparators. The choice of operational mode, between normal and test, is made during generation of the oscillator signal through the connector (P3) and the comparators. This signal is evaluated at the evaluation switch which activates the digital switch accordingly. The process is simple and requires no external connections.

Description

Die Erfindung betrifft ein Verfahren zum Betrieb einer integrierten Schaltung nach dem Oberbegriff des Anspruchs 1.The invention relates to a method for operating an integrated Circuit according to the preamble of claim 1.

Integrierte Schaltungen (ICs) mit Digital-Schaltungsteil(en) (beispielsweise Timer) werden vielfach zur Realisierung von logischen Abläufen oder zeitli­ chen Steuer-/Regelungsvorgängen eingesetzt; derartige ICs besitzen in der Regel einen Oszillator-Schaltungsteil, durch den eine Frequenz als Zeitrefe­ renz generiert und den Digital-Schaltungsteilen zur Verfügung gestellt wird. Bei diesen integrierten Schaltungen (ICs) muß - beispielsweise im Anschluß an die Fertigung, vor der Inbetriebnahme oder zu Testzwecken - geprüft werden, ob sie den gewünschten Erfordernissen bzw. Spezifikationen ent­ sprechen. Hierzu wird die integrierte Schaltung in einem vom normalen Be­ triebsmodus ("Normalmodus") abweichenden Testmodus (Funktionstest) be­ trieben, bei dem der Zustand oder die Funktionsweise der integrierten Schaltung abgeändert wird. Die Anwahl des (Funktions-) Testmodus kann mittels spezieller Test-Anschlußpins der integrierten Schaltung erfolgen; die­ se Test-Anschlußpins sind in den meisten Fällen jedoch aus Kostengründen oder wegen des erforderlichen Platzbedarfs (Miniaturisierungsbestrebun­ gen) beim IC nicht vorhanden bzw. nicht erwünscht. Der Funktionstest ist somit nur sehr schwierig zu realisieren und zudem sehr zeitaufwendig; bei­ spielsweise muß beim Funktionstest eines mittels Logik-Gattern realisierten digitalen Timers das Schalten des Timer-Ausgangs überprüft werden, was oftmals Minuten oder Stunden in Anspruch nimmt, da der Durchlauf aller Logik-Gatter des Timers abgewartet werden muß.Integrated circuits (ICs) with digital circuit part (s) (for example Timers) are often used to implement logical processes or time Chen control processes used; such ICs have in the Rule an oscillator circuit section, through which a frequency as a time reference generated and made available to the digital circuit parts. With these integrated circuits (ICs) - for example in the connection to production, before commissioning or for test purposes - checked whether they meet the desired requirements or specifications speak. For this purpose, the integrated circuit in a normal Be drive mode ("normal mode") deviating test mode (function test) be driven, in which the state or functioning of the integrated Circuit is modified. The (function) test mode can be selected using special test connection pins of the integrated circuit; the In most cases, however, these test connection pins are for cost reasons or because of the required space (miniaturization efforts gen) not available at IC or not desired. The function test is therefore very difficult to implement and also very time-consuming; at For example, in the function test, one must be implemented using logic gates digital timer switching the timer output can be checked what often takes minutes or hours because all of them go through Logic gate of the timer must be waited for.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, mit dem sich der Funktionstest von integrierten Schaltungen mit Oszillator- Schaltungsteil und Digital-Schaltungsteil(en) auf einfache Weise durchführen läßt.The invention has for its object to provide a method with which is the function test of integrated circuits with oscillator Carry out circuit part and digital circuit part (s) in a simple manner leaves.

Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß durch die im Kennzeichen des Anspruchs 1 angegebenen Verfahrensschritte gelöst. This task is carried out in a method of the type mentioned at the beginning According to the invention by the characterizing part of claim 1 specified process steps solved.  

Vorteilhafte Weiterbildungen des Verfahrens ergeben sich aus den Unteran­ sprüchen.Advantageous further developments of the method result from the subordinate sayings.

Der Betriebsmodus der integrierten Schaltung kann ohne Verwendung von separaten Test-Anschlußpins auf einfache Weise geändert werden (d. h. vom Normalmodus in den Testmodus und umgekehrt vom Testmodus in den Normalmodus umgeschaltet werden), indem die Spannungsverhältnisse am Oszillator-Anschlußpin variiert werden (d. h. indem der zeitliche Verlauf der dort anliegenden Oszillatorspannung entsprechend des gewünschten Be­ triebsmodus vorgegeben wird). Die Oszillatorspannung wird über den Oszil­ lator-Anschlußpin an den Oszillator-Schaltungsteil weitergeleitet, der die Os­ zillatorspannung (den Verlauf der Oszillatorspannung) mittels Komparatoren verarbeitet und sein Ausgangssignal entsprechend des Verlaufs der Oszil­ latorspannung abändert. Durch eine in der integrierten Schaltung integrier­ te Auswerteschaltung wird das Ausgangssignal des Oszillator-Schaltungsteils ausgewertet; die Anwahl des Betriebsmodus bzw. die Umschaltung des Betriebsmodus der integrierten Schaltung wird vom Ausgangssignal der Auswerteschaltung vorgenommen. Insbesondere wird von der Auswerte­ schaltung der zeitliche Verlauf des Ausgangssignals des Oszillator-Schaltungs­ teils ausgewertet, das beispielsweise infolge einer Variation der zeitlichen Reihenfolge des Schaltvorgangs der Komparatoren des Oszillator-Schal­ tungsteils oder infolge einer Variation des Schaltvorgangs der Kompara­ toren oder infolge des zeitweiligen oder vollständigen Fehlens des Aus­ gangssignals eines Komparators oder mehrerer Komparatoren des Oszillator- Schaltungsteils verändert wird.The operating mode of the integrated circuit can be used without using separate test connector pins can be easily changed (i.e. from Normal mode to test mode and vice versa from test mode to Normal mode) by changing the voltage conditions on the Oscillator connector pin can be varied (i.e. by the time course of the there oscillator voltage corresponding to the desired loading drive mode is specified). The oscillator voltage is over the Oszil lator connecting pin passed to the oscillator circuit part, which the Os zillator voltage (the course of the oscillator voltage) by means of comparators processed and its output signal according to the course of the Oszil voltage changed. Through an integrated in the integrated circuit te evaluation circuit becomes the output signal of the oscillator circuit part evaluated; the selection of the operating mode or the switching of the Operating mode of the integrated circuit is determined by the output signal of the Evaluation circuit made. In particular, the evaluation circuit the time course of the output signal of the oscillator circuit partly evaluated, for example as a result of a variation in the temporal Sequence of the switching process of the comparators of the oscillator scarf tion part or due to a variation of the switching process of the Kompara goals or as a result of the temporary or complete lack of absence output signal of a comparator or several comparators of the oscillator Circuit part is changed.

Die zur Anwahl der Betriebsmodi erforderlichen Spannungsverhältnisse am Oszillator-Anschlußpin werden mittels eines dort angeschlossenen externen Spannungsgenerators vorgegeben. Als Auswerteschaltung zur Auswertung der Oszillatorspannung können beispielsweise Schaltungsanordnungen aus digitalen Logik-Bauelementen eingesetzt werden. Das Oszillatorsignal im je­ weiligen Betriebsmodus (die Taktfrequenz oder Oszillatorfrequenz) wird ebenfalls von der Oszillatorspannung bestimmt, d. h. die Oszillatorspannung am Oszillator-Anschlußpin dient einerseits zur Modusumschaltung des Be­ triebsmodus und andererseits zur Vorgabe der Oszillatorfrequenz des Oszil­ latorsignals im jeweiligen Betriebsmodus. The voltage ratios required to select the operating modes on Oscillator connection pin are connected by means of an external one Voltage generator specified. As an evaluation circuit for evaluation the oscillator voltage can, for example, be circuit arrangements digital logic components are used. The oscillator signal in each mode of operation (the clock frequency or oscillator frequency) also determined by the oscillator voltage, d. H. the oscillator voltage on the oscillator connection pin serves on the one hand to switch the mode of the Be drive mode and on the other hand to set the oscillator frequency of the Oszil latorsignals in the respective operating mode.  

Vorteilhafterweise kann demnach auf einfache Art und Weise eine Modus­ umschaltung des Betriebsmodus der integrierten Schaltung mit einer gerin­ gen Anzahl an Bauelementen ohne Verwendung eines separaten Anschluß­ pins realisiert werden.Accordingly, a mode can advantageously be implemented in a simple manner switching the operating mode of the integrated circuit with a gerin number of components without using a separate connection pins can be realized.

Das vorgestellte Verfahren soll anhand der Fig. 1 und 2 näher erläutert werden; hierbei zeigt die The method presented will be explained in more detail with reference to FIGS. 1 and 2; here shows the

Fig. 1 die Teilansicht einer integrierten Schaltung zur Realisierung zeitlicher Ansteuerfunktionen und die Fig. 1 is a partial view of an integrated circuit for realizing timing control functions and

Fig. 2 Zeitdiagram­ me verschiedener Signalverläufe bei der Umschaltung vom Testmodus zum Normalmodus (Fig. 2a) und beim Verbleiben im Testmodus (Fig. 2b). Fig. 2 Zeitdiagram me different waveforms when switching from test mode to normal mode ( Fig. 2a) and remaining in the test mode ( Fig. 2b).

Gemäß der Fig. 1 sind bei der integrierten Schaltung IC zwei Anschlußpins P1, P2 für die Spannungsversorgung (P1 für die Versorgungsspannung US, P2 für das Bezugspotential GND) und ein Oszillator-Anschlußpin P3 (an diesem liegt die Oszillatorspannung UOSZ an) vorgesehen. Die integrierte Schaltung IC weist einen am Oszillator-Anschlußpin P3 angeschlossenen Oszillator-Schal­ tungsteil OS Mit Komparatoren K1, K2, K3 zur Generierung eines Oszillatorsi­ gnals OSZ mit der Oszillatorfrequenz fOSZ, Digital-Schaltungsteile DS zur Steue­ rung verschiedener Logikfunktionen (beispielsweise Frequenzteiler) und eine Auswerteschaltung AS zur Erkennung des angewählten Betriebsmodus (Normalmodus NM, Testmodus TM) der integrierten Schaltung IC und zur Ansteuerung der Digital-Schaltungsteile DS mit dem jeweiligen Betriebsmo­ dus NM bzw. TM auf. Zur Umschaltung des Betriebsmodus vom Testmodus TM zum Normalmodus NM wird die Spannung des die Oszillatorspannung UOSZ erzeugenden, extern am Oszillator-Anschlußpin P3 angeschlossenen Spannungsgenerators SG variiert; durch die Änderung der Oszillatorspan­ nung UOSZ am Oszillator-Anschlußpin P3 des ICs wird der Schaltzustand der Komparatoren K1, K2, K3 des Oszillator-Schaltungsteils OS modifiziert und infolgedessen das Ausgangssignal des Oszillator-Schaltungsteils OS abge­ ändert. Dies wird durch die Auswerteschaltung AS ausgewertet, deren Aus­ gangssignal zur Modus-Umschaltung zwischen Testmodus TM und Normal­ modus NM herangezogen wird. Beispielsweise weist der Oszillator-Schal­ tungsteil OS drei Komparatoren K1, K2, K3 auf, denen durch den zwischen den Anschlußpins P1 und P2 des ICs angeschlossenen Spannungsteiler aus den Widerständen R1, R2, R3, R4 unterschiedliche Schwellwerte US1 (Kom­ parator K1, beispielsweise 2/3≐US), US2 (Komparator K2, beispielsweise 1/2≐US), US3 (Komparator K3, beispielsweise 1/3≐US) zugeordnet werden, sowie digita­ le Logikbauelemente L1, L2, L3 zur Verarbeitung der Ausgangssignale der Komparatoren K1, K2, K3 (die Logikbauelemente L1, L2, L3 des Oszillator-Scha­ ltungsteils OS sind beispielsweise als UND-Gatter L1, ODER-Gatter L2 und RS- Flip-Flop L3 ausgebildet). Die Auswerteschaltung AS ist beispielsweise als RS- Flip-Flop ausgebildet, dessen Setz-Eingang S mit dem von anderen Schal­ tungsteilen des ICs erzeugten Power-On-Rest-Signal POR beaufschlagt wird und dessen Rücksetz-Eingang R vom Ausgangssignal des Logikbauelementes L3 (nicht-invertierender Ausgang Q des FliP-Flops) angesteuert wird. Am Os­ zillator-Anschlußpin P3 liegt je nach vorzugebendem Betriebsmodus NM, TM eine Oszillatorspannung UOSZ an, mittels der der Schaltvorgang der Kompa­ ratoren K1, K2, K3 variiert wird (beispielsweise die Schaltreihenfolge der Komparatoren K1, K2, K3); insbesondere kann das Überschreiten des Schwell­ werts US1, US2, US3 eines oder mehrerer der Komparatoren K1, K2, K3 (bsp. die Häufigkeit des Überschreitens eines oder mehrerer der Schwellwerte US1, US2, US3) ausgewertet werden: beispielsweise kann eine Umschaltung vom Testmodus TM in den Normalmodus NM entweder beim einmaligen oder mehrmaligen Überschreiten des höchsten Schwellwerts US1 oder beim einmaligen oder mehrmaligen Unterschreiten des niedrigsten Schwellwerts US3 erfolgen.According to FIG. 1, the integrated circuit IC, two connection pins P1, provided P2 for the voltage supply (P1 for the supply voltage U S, P2 for the reference potential GND) and an oscillator terminal pin P3 (this is the oscillator voltage U OSZ at) . The integrated circuit IC has a connected to the oscillator pin P3 oscillator circuit device part OS with comparators K1, K2, K3 to generate an oscillator signal OSZ with the oscillator frequency f OSZ , digital circuit parts DS for control of various logic functions (e.g. frequency divider) and an evaluation circuit AS to detect the selected operating mode (normal mode NM, test mode TM) of the integrated circuit IC and to control the digital circuit parts DS with the respective operating mode NM or TM. In order to switch the operating mode from the test mode TM to the normal mode NM, the voltage of the voltage generator SG generating the oscillator voltage U OSZ and externally connected to the oscillator connection pin P3 is varied; by changing the oscillator voltage U OSZ at the oscillator connection pin P3 of the IC, the switching state of the comparators K1, K2, K3 of the oscillator circuit part OS is modified and, as a result, the output signal of the oscillator circuit part OS is changed. This is evaluated by the evaluation circuit AS, the output signal of which is used for switching the mode between test mode TM and normal mode NM. For example, the oscillator scarf device part OS has three comparators K1, K2, K3, which have different threshold values U S1 (comparator K1, for example, from the resistors R1, R2, R3, R4 connected by the voltage pins between the pins P1 and P2 of the IC 2/3 of ≐U S), U S2 (comparator K2, for example, half ≐U S), U S3 (comparator K3, for example, 1/3 of ≐U S) are assigned, and digita le logic devices L1, L2, L3 to Processing of the output signals of the comparators K1, K2, K3 (the logic components L1, L2, L3 of the oscillator circuit part OS are designed, for example, as AND gates L1, OR gates L2 and RS flip-flop L3). The evaluation circuit AS is designed, for example, as an RS flip-flop, the setting input S of which the power-on-rest signal POR generated by other circuit parts of the IC is applied and the reset input R of the output signal of the logic component L3 (not -inverting output Q of the FliP flop) is controlled. At the oscillator connection pin P3, depending on the operating mode NM, TM to be specified, an oscillator voltage U OSZ is present , by means of which the switching process of the comparators K1, K2, K3 is varied (for example the switching sequence of the comparators K1, K2, K3); In particular, the exceeding of the threshold value U S1 , U S2 , U S3 of one or more of the comparators K1, K2, K3 (e.g. the frequency of exceeding one or more of the threshold values U S1 , U S2 , U S3 ) can be evaluated: for example A switch from test mode TM to normal mode NM can take place either when the highest threshold value U S1 is exceeded once or several times or when the lowest threshold value U S3 is exceeded once or several times.

In der Fig. 2 sind Zeitdiagramme mit dem zeitlichen Verlauf verschiedener Spannungssignale für den Fall des Umschaltens vom Testmodus TM in den Normalmodus NM (Fig. 2a) und für den Fall des Beibehaltens des Testmo­ dus TM (Fig. 2b) dargestellt: das Power-On-Reset-Signal (POR) bzw. das Signal am Setz-Eingang S des Flip-Flops der Auswerteschaltung AS (Kurve a), die Spannung UOSZ am Oszillator-Anschlußpin P3 (Kurve b), die Spannung am Setz- Eingang S (Kurve c) und Rücksetz-Eingang R (Kurve d) des Flip-Flops L3, die Spannung am nicht-invertierenden Ausgang Q des Flip-Flops L3 bzw. am mit diesem verbundenen Rücksetz-Eingang R des Flip-Flops der Auswerteschal­ tung AS (Kurve e), das Ausgangssignal am nicht-invertierenden Ausgang Q des Flip-Flops der Auswerteschaltung AS (Kurve f) und das Oszillatorsignal OSZ (Kurve g).In FIG. 2 time diagrams with the time profile of different voltage signals for the case of switching from the test mode TM in the normal mode NM are (Fig. 2a) is shown and for the case of maintaining the Testmo dus TM (FIG. 2b): the power On-reset signal (POR) or the signal at the setting input S of the flip-flop of the evaluation circuit AS (curve a), the voltage U OSZ at the oscillator connection pin P3 (curve b), the voltage at the setting input S. (Curve c) and reset input R (curve d) of the flip-flop L3, the voltage at the non-inverting output Q of the flip-flop L3 or at the reset input R of the flip-flop connected to the evaluation circuit AS (Curve e), the output signal at the non-inverting output Q of the flip-flop of the evaluation circuit AS (curve f) and the oscillator signal OSZ (curve g).

Gemäß der Fig. 2a wird:
According to FIG. 2a:

  • - zum Zeitpunkt t0 ein von anderen Schaltungsteilen des integrierten Schaltkreises IC erzeugtes Power-On-Reset-Signal POR dem Setz-Ein­ gang S des Flip-Flops der Auswerteschaltung AS, dem UND-Gatter L1 und dem ODER-Gatter L2 der Oszillatorschaltung OS sowie den Digital- Schaltungsteilen DS des integrierten Schaltkreises IC zugeführt; durch das Power-On-Reset-Signal POR wird zum einen der Setz-Eingang S des Flip-Flops der Auswerteschaltung AS auf einen High-Pegel (Kurve a) gesetzt und zum andern das Flip-Flop L3 des Oszillatorschaltungsteils OS über das UND-Gatter L1 und das ODER-Gatter L2 in einen defi­ nierten Anfangszustand versetzt (Setz-Eingang S des Flip-Flops L3 auf LOW-Pegel (Kurve c), Rücksetz-Eingang R des Flip-Flops L3 auf High-Pe­ gel (Kurve d)). Demzufolge nimmt der nicht-invertierende Ausgang Q des Flip-Flops L3 und der hiermit verbundene Rücksetz-Eingang R der Auswerteschaltung AS einen Low-Pegel an (Kurve e); der nicht-inver­ tierende Ausgang Q der Auswerteschaltung AS wird hierdurch auf High-Pegel gesetzt (Kurve f) und somit der Testmodus TM für die Digi­ tal-Schaltungsteile DS aktiviert.- At the time t 0, a power-on reset signal POR generated by other circuit parts of the integrated circuit IC, the setting input S of the flip-flop of the evaluation circuit AS, the AND gate L1 and the OR gate L2 of the oscillator circuit OS and supplied to the digital circuit parts DS of the integrated circuit IC; the power-on-reset signal POR firstly sets the set input S of the flip-flop of the evaluation circuit AS to a high level (curve a) and secondly sets the flip-flop L3 of the oscillator circuit part OS via the AND Gate L1 and the OR gate L2 set in a defi ned initial state (set input S of the flip-flop L3 to LOW level (curve c), reset input R of the flip-flop L3 to high level (curve d )). As a result, the non-inverting output Q of the flip-flop L3 and the reset input R of the evaluation circuit AS connected to it assume a low level (curve e); the non-inverting output Q of the evaluation circuit AS is hereby set to high level (curve f) and thus the test mode TM is activated for the digital circuit parts DS.

  • - zum Zeitpunkt t1 das Power-On-Reset-Signal POR wieder deaktiviert, so daß der am Oszillator-Anschlußpin P3 angeschlossene externe Spannungsgenerator SG (beispielsweise ein dort angeschlossenes RC- Glied zur Generierung einer periodischen Oszillatorspannung UOSZ) wirksam wird.- At time t 1, the power-on-reset signal POR is deactivated again, so that the external voltage generator SG connected to the oscillator connection pin P3 (for example an RC element connected there for generating a periodic oscillator voltage U OSZ ) takes effect.
  • - zum Zeitpunkt t2 in der Spannungsanstiegsphase (Aufladephase des RC-Glieds) der Schwellwert US3 des Komparators K3 durch die Oszilla­ torspannung UOSZ überschritten (Kurve b), so daß über das Ausgangssi­ gnal des Komparators K3 (Low-Pegel) das UND-Gatter L2 und der Rück­ setz-Eingang R des Flip-Flops L3 deaktiviert wird (Kurve d).- At time t 2 in the voltage rise phase (charging phase of the RC element) the threshold value U S3 of the comparator K3 is exceeded by the oscillator gate voltage U OSZ (curve b), so that the output signal of the comparator K3 (low level) is the AND -Gate L2 and the reset input R of the flip-flop L3 is deactivated (curve d).
  • - zum Zeitpunkt t3 in der Spannungsanstiegsphase (Aufladephase) der Schwellwert US2 des Komparators K2 durch die Oszillatorspannung UOSZ überschritten (Kurve b), so daß über das Ausgangssignal des Kom­ parators K2 (Low-Pegel) auch das am Ausgang des Komparators K2 an­ stehende Oszillatorsignal OSZ einen Low-Pegel annimmt (Kurve g). - At time t 3 in the voltage rise phase (charging phase), the threshold value U S2 of the comparator K2 is exceeded by the oscillator voltage U OSZ (curve b), so that via the output signal of the comparator K2 (low level), that at the output of the comparator K2 to standing oscillator signal OSZ assumes a low level (curve g).
  • - zum Zeitpunkt t4 in der Spannungsanstiegsphase (Aufladephase) der Schwellwert US1 des Komparators K1 durch die Oszillatorspannung UOSZ überschritten (Kurve b), so daß über das Ausgangssignal des Kom­ parators K1 (High-Pegel) und das UND-Gatter L1 ein Setz-Impuls am Setz-Eingang S des Flip-Flops L3 erzeugt wird (Kurve c); demzufolge wird das Flip-Flop L3 gesetzt und der nicht-invertierende Ausgang Q des Flip-Flops L3 sowie der hiermit verbundene Rücksetz-Eingang R des Flip-Flops der Auswerteschaltung AS auf einen High-Pegel ge­ bracht (Kurve e). Der nicht-invertierende Ausgang Q des Flip-Flops der Auswerteschaltung AS geht hierdurch vom High-Pegel zum Low-Pegel über (Kurve f), wodurch die Umschaltung vom Testmodus TM in den Normalmodus NM erfolgt (d. h. beim erstmaligen Überschreiten des Schwellwerts US1 des Komparators K1). Gleichzeitig wird der mit dem nicht-invertierenden Ausgang Q des Flip-Flops L3 verbundene Tran­ sistor T1 durchgesteuert und hierdurch eine Entladung des Konden­ sators externen RC-Glieds eingeleitet.- At time t 4 in the voltage rise phase (charging phase) the threshold value U S1 of the comparator K1 exceeded by the oscillator voltage U OSZ (curve b), so that the output signal of the comparator K1 (high level) and the AND gate L1 Set pulse is generated at the set input S of the flip-flop L3 (curve c); consequently, the flip-flop L3 is set and the non-inverting output Q of the flip-flop L3 and the associated reset input R of the flip-flop of the evaluation circuit AS are brought to a high level (curve e). The non-inverting output Q of the flip-flop of the evaluation circuit AS thereby changes from high level to low level (curve f), as a result of which the switch from test mode TM to normal mode NM takes place (ie when threshold value U S1 of Comparator K1). At the same time, the transistor T1 connected to the non-inverting output Q of the flip-flop L3 is turned on, thereby initiating a discharge of the capacitor external RC element.
  • - zum Zeitpunkt t5 in der Spannungsabstiegsphase (Entladephase des RC-Glieds) der Schwellwert US2 des Komparators K2 unterschritten, so daß dessen Ausgangssignal und damit das Oszillatorsignal OSZ wieder in den High-Pegel übergeht; hierdurch wird die Periodendauer TOSZ bzw. die Oszillatorfrequenz fOSZ des Oszillatorsignals OSZ festgelegt.- At time t 5 in the voltage drop phase (discharge phase of the RC element) the threshold value U S2 of the comparator K2 is undershot, so that its output signal and thus the oscillator signal OSZ goes back to the high level; this defines the period T OSZ or the oscillator frequency f OSZ of the oscillator signal OSZ.
  • - zum Zeitpunkt t6 in der Spannungsabstiegsphase (Entladephase) der Schwellwert US3 des Komparators K3 unterschritten (Ausgangssignal des Komparators K3 auf High) und über das ODER-Gatter L2 ein Rück­ setz-Impuls am Rücksetz-Eingang R des Flip-Flops L3 erzeugt (Kurve d), der das Flip-Flop L3 rücksetzt; demzufolge geht der nicht-invertieren­ de Ausgang Q des Flip-Flops L3 bzw. der Rücksetz-Eingang R des Flip- Flops der Auswerteschaltung AS in den Low-Pegel über (Kurve e).- At time t 6 in the voltage drop phase (discharge phase) the threshold value U S3 of the comparator K3 is undershot (output signal of the comparator K3 to high) and a reset pulse is generated at the reset input R of the flip-flop L3 via the OR gate L2 (Curve d) resetting flip-flop L3; consequently, the non-inverting output Q of the flip-flop L3 or the reset input R of the flip-flop of the evaluation circuit AS changes to the low level (curve e).
  • - zum Zeitpunkt t7 (analog zum Zeitpunkt t3) in der Spannungsanstiegs­phase (Ladephase) der Schwellwert US2 des Komparators K2 durch die Oszillatorspannung UOSZ überschritten (Kurve b), so daß das Oszillator­ signal OSZ einen Low-Pegel annimmt (Kurve g). - At time t 7 (analogous to time t 3 ) in the voltage rise phase (charging phase) the threshold value U S2 of the comparator K2 is exceeded by the oscillator voltage U OSZ (curve b), so that the oscillator signal OSZ assumes a low level (curve g ).
  • - zum Zeitpunkt t8 (analog zum Zeitpunkt t4) der Schwellwert US1 des Komparators K1 überschritten (Kurve b) und ein Setzimpuls am Setz- Eingang des Flip-Flops L3 erzeugt (Kurve c), wodurch der nicht-inver­ tierende Ausgang Q des Flip-Flops L3 bzw. der Rücksetz-Eingang R des Flip-Flops der Auswerteschaltung AS auf einen High-Pegel gebracht, d. h. aktiviert wird (Kurve e).- At time t 8 (analogous to time t 4 ) the threshold value U S1 of the comparator K1 is exceeded (curve b) and a set pulse is generated at the set input of the flip-flop L3 (curve c), as a result of which the non-inverting output Q of the flip-flop L3 or the reset input R of the flip-flop of the evaluation circuit AS is brought to a high level, ie is activated (curve e).
  • - zum Zeitpunkt t9 (analog zum Zeitpunkt t5) in der Spannungsabstiegs­ phase (Entladephase) der Schwellwert US2 des Komparators K2 un­ terschritten (Kurve b), so daß das Oszillatorsignal OSZ in den High-Pe­ gel übergeht (Kurve g).- At time t 9 (analogous to time t 5 ) in the voltage drop phase (discharge phase) the threshold value U S2 of the comparator K2 is undershot (curve b), so that the oscillator signal OSZ changes to the high level (curve g).
  • - zum Zeitpunkt t10 (analog zum Zeitpunkt t6) der Schwellwert US3 des Komparators K3 unterschritten (Kurve b) und ein Rücksetz-Impuls am Rücksetz-Eingang R des Flip-Flops L3 erzeugt (Kurve d), wodurch der nicht-invertierende Ausgang Q des Flip-Flops L3 bzw. der Rücksetz-Ein­ gang R des Flip-Flops der Auswerteschaltung AS auf einen Low-Pegel gebracht, d. h. deaktiviert wird (Kurve e).- At time t 10 (analogous to time t 6 ) the value falls below the threshold U S3 of the comparator K3 (curve b) and generates a reset pulse at the reset input R of the flip-flop L3 (curve d), as a result of which the non-inverting Output Q of the flip-flop L3 or the reset input R of the flip-flop of the evaluation circuit AS is brought to a low level, ie is deactivated (curve e).

Durch den kontinuierlichen Auflade-/Entladevorgang des Spannungsgenera­ tors SG am Oszillator-Anschlußpin P3 wird das Überschreiten bzw. Unter­ schreiten der Schwellwerte US1, US2, US3 der Komparatoren K1, K2, K3 zyklisch wiederholt; der Oszillatortakt mit der Periodendauer TOSZ bzw. der Oszillator­ frequenz fOSZ des Oszillatorsignals OSZ wird durch das Ausgangssignal des Komparators K2 und somit infolge des Überschreitens bzw. Unterschreitens des Schwellwerts US2 des Komparators K2 durch die Oszillatorspannung UOSZ festgelegt. Der Übergang von dem beim Einschalten (POR-Signal) aktivierten Testmodus TM zum Normalmodus NM erfolgt wie oben beschrieben beim erstmaligen Überschreiten des Schwellwerts US1 des Komparators K1 durch die Oszillatorspannung UOSZ.Due to the continuous charging / discharging process of the voltage generator SG at the oscillator connection pin P3, the exceeding or falling below the threshold values U S1 , U S2 , U S3 of the comparators K1, K2, K3 is repeated cyclically; the oscillator cycle with the period T OSZ or the oscillator frequency f OSZ of the oscillator signal OSZ is determined by the output signal of the comparator K2 and thus as a result of exceeding or falling below the threshold value U S2 of the comparator K2 by the oscillator voltage U OSZ . The transition from the test mode TM activated when switching on (POR signal) to the normal mode NM takes place, as described above, when the threshold value U S1 of the comparator K1 is exceeded for the first time by the oscillator voltage U OSZ .

Gemäß der Fig. 2b wird
According to Fig. 2b

  • - zum Zeitpunkt t0 ein von anderen Schaltungsteilen des integrierten Schaltkreises IC erzeugtes Power-on-Reset-Signal POR dem Setz-Ein­ gang S des Flip-Flops der Auswerteschaltung AS, dem UND-Gatter L1 und dem ODER-Gatter L2 der Oszillatorschaltung OS sowie den Digital- Schaltungsteilen DS des integrierten Schaltkreises IC zugeführt; durch das Power-On-Reset-Signal POR wird zum einen der Setz-Eingang S des Flip-Flops der Auswerteschaltung AS auf einen High-Pegel (Kurve a) gesetzt und zum andern das Flip-Flop L3 des Oszillatorschaltungsteils OS über das UND-Gatter L1 und das ODER-Gatter L2 in einen defi­ nierten Anfangszustand versetzt (Setz-Eingang S des Flip-Flops L3 auf Low-Pegel (Kurve c), Rücksetz-Eingang R des Flip-Flops L3 auf High-Pe­ gel (Kurve d)). Demzufolge nimmt der nicht-invertierende Ausgang Q des Flip-Flops L3 und der hiermit verbundene Rücksetz-Eingang R der Auswerteschaltung AS einen Low-Pegel an (Kurve e); der nicht-inver­ tierende Ausgang Q der Auswerteschaltung AS wird hierdurch auf High-Pegel gesetzt (Kurve f) und somit der Testmodus TM für die Digi­ tal-Schaltungsteile DS aktiviert.- At time t 0, a power-on-reset signal POR generated by other circuit parts of the integrated circuit IC, the setting input S of the flip-flop of the evaluation circuit AS, the AND gate L1 and the OR gate L2 of the oscillator circuit OS and supplied to the digital circuit parts DS of the integrated circuit IC; the power-on-reset signal POR firstly sets the set input S of the flip-flop of the evaluation circuit AS to a high level (curve a) and secondly sets the flip-flop L3 of the oscillator circuit part OS via the AND Gate L1 and the OR gate L2 set in a defi ned initial state (set input S of flip-flop L3 to low level (curve c), reset input R of flip-flop L3 to high level (curve d )). As a result, the non-inverting output Q of the flip-flop L3 and the reset input R of the evaluation circuit AS connected to it assume a low level (curve e); the non-inverting output Q of the evaluation circuit AS is hereby set to high level (curve f) and thus the test mode TM is activated for the digital circuit parts DS.
  • - zum Zeitpunkt t1 das Power-On-Reset-Signal POR wieder deaktiviert, so daß der am Oszillator-Anschlußpin P3 angeschlossene externe Spannungsgenerator SG zur Generierung der Oszillatorspannung UOSZ (mit einem vom kontinuierlichen Verlauf im Normalmodus NM abwei­ chenden Spannungsverlauf) wirksam wird.- At time t 1, the power-on-reset signal POR is deactivated again, so that the external voltage generator SG connected to the oscillator connection pin P3 is effective for generating the oscillator voltage U OSZ (with a voltage curve deviating from the continuous curve in normal mode NM) .
  • - zum Zeitpunkt t2 infolge des Wirksamwerdens des Spannungsgenera­ tors SG der Schwellwert US3 des Komparators K3 durch die Oszillator­ spannung UOSZ überschritten (Kurve b), so daß über das Ausgangssi­ gnal des Komparators K3 (Low-Pegel) das ODER-Gatter L2 und der Rücksetz-Eingang R des Flip-Flops L3 deaktiviert wird (Kurve d).- At the time t 2 as a result of the voltage generator SG becoming effective, the threshold value U S3 of the comparator K3 exceeded by the oscillator voltage U OSZ (curve b), so that the output signal of the comparator K3 (low level) causes the OR gate L2 and the reset input R of the flip-flop L3 is deactivated (curve d).
  • - zum Zeitpunkt t3 in der Spannungsanstiegsphase der Schwellwert US2 des Komparators K2 durch die Oszillatorspannung UOSZ überschritten (Kurve b), so daß über das Ausgangssignal des Komparators K2 (Low- Pegel) auch das am Ausgang des Komparators K2 anstehende Oszilla­ torsignal OSZ einen Low-Pegel annimmt (Kurve g).- At time t 3 in the voltage rise phase, the threshold value U S2 of the comparator K2 is exceeded by the oscillator voltage U OSZ (curve b), so that via the output signal of the comparator K2 (low level) the pending oscillator signal OSZ at the output of the comparator K2 assumes a low level (curve g).
  • - zum Zeitpunkt t4 in der Spannungsabstiegsphase der Schwellwert US2 des Komparators K2 durch die Oszillatorspannung UOSZ unterschritten (Kurve b), so daß über das Ausgangssignal des Komparators K2 (High- Pegel) auch das am Ausgang des Komparators K2 anstehende Oszilla­ torsignal OSZ einen High-Pegel annimmt (Kurve g).- At time t 4 in the voltage drop phase, the threshold value U S2 of the comparator K2 by the oscillator voltage U OSZ falls below (curve b), so that via the output signal of the comparator K2 (high level) the pending oscillator signal OSZ at the output of the comparator K2 assumes a high level (curve g).
  • - zum Zeitpunkt t5 in der Spannungsanstiegsphase der Schwellwert US2 des Komparators K2 durch die Oszillatorspannung UOSZ wieder über­ schritten, so daß über das Ausgangssignal des Komparators K2 (Low- Pegel) auch das am Ausgang des Komparators K2 anstehende Oszilla­ torsignal OSZ wieder einen High-Pegel annimmt (Kurve g); hierdurch wird die Periodendauer TOSZ bzw. die Oszillatorfrequenz fOSZ des Oszil­ latorsignals OSZ festgelegt.- At time t 5 in the voltage rise phase of the threshold value U S2 of the comparator K2 again exceeded by the oscillator voltage U OSZ , so that the pending oscillator signal OSZ is present again at the output of the comparator K2 (low level) via the output signal of the comparator K2 Assumes high level (curve g); this defines the period T OSZ or the oscillator frequency f OSZ of the oscillator signal OSZ.
  • - zum Zeitpunkt t6 (analog zum Zeitpunkt t4) in der Spannungsabstiegs­ phase der Schwellwert US2 des Komparators K2 durch die Oszillator­ spannung UOSZ unterschritten (Kurve b), so daß das Oszillatorsignal OSZ einen High-Pegel annimmt (Kurve g).- At time t 6 (analogous to time t 4 ) in the voltage drop phase, the threshold value U S2 of the comparator K2 by the oscillator voltage U OSZ falls below (curve b), so that the oscillator signal OSZ assumes a high level (curve g).
  • - zum Zeitpunkt t7 (analog zum Zeitpunkt t5) in der Spannungsanstiegs­ phase der Schwellwert US2 des Komparators K2 überschritten (Kurve b), so daß das Oszillatorsignal OSZ in den Low-Pegel übergeht (Kurve g).- At time t 7 (analogous to time t 5 ) in the voltage rise phase, the threshold value U S2 of the comparator K2 is exceeded (curve b), so that the oscillator signal OSZ changes to the low level (curve g).

Durch den seitens des Spannungsgenerators SG vorgegebenen zyklischen Spannungsverlauf der Oszillatorspannung UOSZ wird lediglich der Schwellwert US2 des Komparators K2 zyklisch überschritten bzw. unterschritten, die Schwellwerte US1, US3 der Komparatoren K1, K3 werden dagegen nicht er­ reicht, d. h. der Schwellwert US3 des Komparators K3 wird nicht unterschrit­ ten, der Schwellwert US1 des Komparators K1 nicht überschritten; demzufol­ ge wird am Setzeingang S des Flip-Flops L3 kein High-Pegel erzeugt (Kurve c) und demzufolge das Flip-Flop L3 nie aktiviert, da der nicht-invertierende Ausgang Q des Flip-Flops L3 sowie der hiermit verbundene Rücksetz-Eingang R des Flip-Flops der Auswerteschaltung AS immer auf einem Low-Pegel ver­ bleiben (Kurve e). Der nicht-invertierende Ausgang Q des Flip-Flops der Aus­ werteschaltung AS bleibt hierdurch permanent auf einem High-Pegel (Kurve f), so daß keine Umschaltung vom Testmodus TM in den Normalmodus NM erfolgt. Der Oszillatortakt mit der Periodendauer TOSZ bzw. der Oszillatorfre­ quenz fOSZ des Oszillatorsignals OSZ wird durch das Ausgangssignal des Kom­ parators K2 und somit durch das Überschreiten bzw. Unterschreiten des Schwellwerts US2 des Komparators K2 durch die Oszillatorspannung UOSZ fest­ gelegt (Kurve g).The cyclic voltage curve of the oscillator voltage U OSZ , which is predetermined by the voltage generator SG, merely cyclically exceeds or falls below the threshold value U S2 of the comparator K2, the threshold values U S1 , U S3 of the comparators K1, K3, on the other hand, are not sufficient, ie the threshold value U S3 of the comparator K3 is not undercut, the threshold value U S1 of the comparator K1 is not exceeded; consequently, no high level is generated at the set input S of the flip-flop L3 (curve c) and consequently the flip-flop L3 is never activated, since the non-inverting output Q of the flip-flop L3 and the reset input R connected to it of the flip-flop of the evaluation circuit AS always remain at a low level (curve e). The non-inverting output Q of the flip-flop of the evaluation circuit AS thereby remains permanently at a high level (curve f), so that there is no switchover from the test mode TM to the normal mode NM. The oscillator cycle with the period T OSZ or the oscillator frequency f OSZ of the oscillator signal OSZ is determined by the output signal of the comparator K2 and thus by the exceeding or falling below the threshold value U S2 of the comparator K2 by the oscillator voltage U OSZ (curve g ).

Claims (3)

1. Verfahren zum Betrieb einer integrierten Schaltung (IC) mit mehreren An­ schlußpins (P1, P2, P3), mit einem Komparatoren (K1, K2, K3) aufweisenden Oszillator-Schaltungsteil (OS) zur Erzeugung eines Oszillatorsignals (OSZ), und mit mindestens einem vom Oszillatorsignal (OSZ) angesteuerten Digital-Schal­ tungsteil (DS), wobei
  • 1. - die integrierte Schaltung (IC) in einem Normalmodus (NM) und in ei­ nem Testmodus (TM) betrieben werden kann, in dem der Zustand oder die Funktion der integrierten Schaltung (IC) abgeändert wird,
  • 2. - die Umschaltung zwischen den Betriebsmodi Normalmodus (NM) und Testmodus (TM) ohne Verwendung eines separaten Anschlußpins vor­ genommen wird,
dadurch gekennzeichnet:
  • 1. - die Anwahl des Betriebsmodus (NM, TM) sowie die Generierung des Oszillatorsignals (OSZ) erfolgt mittels einer am Oszillator-Anschlußpin (P3) der integrierten Schaltung (IC) anliegenden, von einem externen Spannungsgenerator (SG) erzeugten Oszillatorspannung (UOSZ),
  • 2. - der jeweilige Betriebsmodus (NM, TM) wird in Abhängigkeit des zeitli­ chen Verlaufs der Oszillatorspannung (UOSZ) vorgegeben,
  • 3. - das zeitliche Schaltverhalten der Komparatoren (K1, K2, K3) des Oszil­ lator-Schaltungsteils (OS) in Abhängigkeit des zeitlichen Verlaufs der Oszillatorspannung (UOSZ) wird von einer in der integrierten Schaltung (IC) angeordneten Auswerteschaltung (AS) ausgewertet,
  • 4. - der jeweilige Betriebsmodus (NM, TM) wird durch das Ausgangssignal der Auswerteschaltung (AS) aktiviert.
1. A method of operating an integrated circuit (IC) with several connection pins (P1, P2, P3), with a comparator (K1, K2, K3) having an oscillator circuit part (OS) for generating an oscillator signal (OSZ), and with at least one of the oscillator signal (OSZ) driven digital switching device part (DS), wherein
  • 1. the integrated circuit (IC) can be operated in a normal mode (NM) and in a test mode (TM) in which the state or the function of the integrated circuit (IC) is changed,
  • 2. - the switching between the operating modes normal mode (NM) and test mode (TM) is carried out without using a separate connection pin,
characterized by :
  • 1. - The selection of the operating mode (NM, TM) and the generation of the oscillator signal (OSZ) is carried out by means of an oscillator voltage (U OSZ ) which is applied to the oscillator connection pin (P3) of the integrated circuit (IC) and generated by an external voltage generator (SG) ),
  • 2. The respective operating mode (NM, TM) is specified as a function of the time course of the oscillator voltage (U OSZ ),
  • 3. - The time switching behavior of the comparators (K1, K2, K3) of the oscillator circuit part (OS) depending on the time course of the oscillator voltage (U OSZ ) is evaluated by an evaluation circuit (AS) arranged in the integrated circuit (IC) ,
  • 4. - The respective operating mode (NM, TM) is activated by the output signal of the evaluation circuit (AS).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Häufigkeit des Überschreitens der Schwellwerte (US1, US2, US3) der Komparatoren (K1, K2, K3) des Oszillator-Schaltungsteils (OS) von der Auswerteschaltung (AS) ausge­ wertet wird.2. The method according to claim 1, characterized in that the frequency of exceeding the threshold values (U S1 , U S2 , U S3 ) of the comparators (K1, K2, K3) of the oscillator circuit part (OS) from the evaluation circuit (AS) is evaluated. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zeit­ liche Reihenfolge des Überschreitens der Schwellwerte (US1, US2, US3) der Komparatoren (K1, K2, K3) des Oszillator-Schaltungsteils (OS) von der Auswer­ teschaltung (AS) ausgewertet wird.3. The method according to claim 1 or 2, characterized in that the temporal sequence of exceeding the threshold values (U S1 , U S2 , U S3 ) of the comparators (K1, K2, K3) of the oscillator circuit part (OS) by the evaluator teschaltung (AS) is evaluated.
DE1995138858 1995-10-19 1995-10-19 Method for operating an integrated circuit Expired - Fee Related DE19538858C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE1995138858 DE19538858C2 (en) 1995-10-19 1995-10-19 Method for operating an integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE1995138858 DE19538858C2 (en) 1995-10-19 1995-10-19 Method for operating an integrated circuit

Publications (2)

Publication Number Publication Date
DE19538858A1 DE19538858A1 (en) 1997-04-24
DE19538858C2 true DE19538858C2 (en) 1998-08-13

Family

ID=7775212

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1995138858 Expired - Fee Related DE19538858C2 (en) 1995-10-19 1995-10-19 Method for operating an integrated circuit

Country Status (1)

Country Link
DE (1) DE19538858C2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6112059A (en) * 1997-11-12 2000-08-29 Motorola, Inc. Off-channel leakage power monitor apparatus and method
DE10134215B4 (en) * 2001-07-13 2004-08-05 Infineon Technologies Ag Method for switching from a first operating state of an integrated circuit to a second operating state of the integrated circuit and integrated circuit with a circuit arrangement for switching

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4130981C2 (en) * 1991-09-18 1993-10-28 Telefunken Microelectron Method for operating a timer
DE4214841A1 (en) * 1992-05-05 1993-11-11 Telefunken Microelectron Integrated circuit with timing element contg. two counter units - tests counter units independently in separate test modes using internal and external clocking

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4130981C2 (en) * 1991-09-18 1993-10-28 Telefunken Microelectron Method for operating a timer
DE4214841A1 (en) * 1992-05-05 1993-11-11 Telefunken Microelectron Integrated circuit with timing element contg. two counter units - tests counter units independently in separate test modes using internal and external clocking

Also Published As

Publication number Publication date
DE19538858A1 (en) 1997-04-24

Similar Documents

Publication Publication Date Title
DE2541131A1 (en) CIRCUIT ARRANGEMENT FOR CONTROLLING THE SWITCHING DELAY AND/OR POWER LOSS CONSUMPTION OF INTEGRATED FAT CIRCUITS
EP0135121B1 (en) Circuit arrangement for generating square wave signals
DE10356259B4 (en) Method and circuit arrangement for increasing a functional range in a device supplied with energy from an electromagnetic field
DE102008039195A1 (en) Method for detecting the frequency of an input clock signal of an integrated circuit and integrated circuit
DE102008034140B4 (en) CONSUMER CONTROL UNIT WITH PULSE WIDTH MODULATION
DE2638638C2 (en) Power supply circuit for the drive circuit of a liquid crystal display device
DE112018005695T5 (en) ADC SELF-TEST USING TIME BASE AND POWER SOURCE
DE2917126C2 (en) Method for testing an integrated circuit and arrangement for carrying out the method
DE19538858C2 (en) Method for operating an integrated circuit
DE2837882A1 (en) CLOCK FORM FOR INTEGRATED SEMICONDUCTOR DIGITAL CIRCUITS
DE10155847B4 (en) Method and circuit arrangement for diagnosing output stages in control units
DE10345131B4 (en) RC oscillator circuit
DE3839077A1 (en) HEALING CIRCUIT FOR LATCH-UP CONDITION (UNWANTED LOCKING) IN SEMICONDUCTOR ELECTRONIC CIRCUITS
EP1020733B1 (en) Integrated circuit for functional testing of bond pad cells
DE69121756T2 (en) Asynchronous delay circuit
DE19626869C2 (en) Circuit arrangement with at least one digital circuit and a monitoring circuit
DE3717292C2 (en)
DE3714630A1 (en) DEVICE FOR MONITORING ELECTRONIC DEVICES
DE3144513C1 (en) Circuit arrangement in MOS technology for generating a subsequent clock from at least one set clock
DE4016121C2 (en)
DE2001560A1 (en) Asymmetrical delay circuit
DE4142775C2 (en) Method for checking a timer integrated in a circuit
DE3319616A1 (en) Circuit arrangement for generating noise-free switching pulses
DE4130981C2 (en) Method for operating a timer
DE19524616C2 (en) Method for testing overtemperature detection in an integrated circuit

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: TEMIC SEMICONDUCTOR GMBH, 74072 HEILBRONN, DE

8320 Willingness to grant licences declared (paragraph 23)
8327 Change in the person/name/address of the patent owner

Owner name: ATMEL GERMANY GMBH, 74072 HEILBRONN, DE

8327 Change in the person/name/address of the patent owner

Owner name: ATMEL AUTOMOTIVE GMBH, 74072 HEILBRONN, DE

R081 Change of applicant/patentee

Owner name: ATMEL CORP., SAN JOSE, US

Free format text: FORMER OWNER: ATMEL AUTOMOTIVE GMBH, 74072 HEILBRONN, DE

Effective date: 20130529

Owner name: ATMEL CORP., US

Free format text: FORMER OWNER: ATMEL AUTOMOTIVE GMBH, 74072 HEILBRONN, DE

Effective date: 20130529

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

Effective date: 20130529

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUS, DE

Effective date: 20130529

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140501