DE19528210C1

DE19528210C1 - Arithmetic semiconductor module with input value limitation

Info

Publication number: DE19528210C1
Application number: DE1995128210
Authority: DE
Inventors: Wolfgang Dipl Ing Ecker
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1995-08-01
Filing date: 1995-08-01
Publication date: 1996-12-19
Anticipated expiration: 2015-08-02

Abstract

The module has at least one circuit for limited processing of input values (Sig1,Sig2) supplied to the inputs (EA1,EA2) of the module, with only some of the input lines for the input value fed to the processing circuit, the remaining inputs of the latter coupled to a fixed potential. Pref. an error recognition circuit is coupled to the input lines which are not connected to the processing circuit, for providing an error signal when a received input obtained from one of these lines has a potential which does not correspond to the fixed potential.

Description

Bei einer Vielzahl von Schaltungsanordnungen, mit denen logi sche Eingangsgrößen miteinander verknüpft werden, wie z. B. Multiplizierer, Addierer, Dividierer, Decrementer, Incremen ter usw., ist der Wertebereich für die Eingangsgröße, die der Schaltungsanordnung zuführbar sind, durch die Anzahl der Ein gangsleitungen festgelegt. Von dem dadurch definierten Werte bereich werden aber oft nicht alle Werte bei der Anwendung der Schaltungsanordnung benötigt. Trotzdem müssen alle Ein gangsanschlüsse des Halbleiterbausteins mit den Anschlüssen der Eingänge der Schaltungsanordnung verbunden werden, da al le Anschlüsse der Eingänge der Schaltungsanordnung auf defi nierten Potential liegen müssen.With a variety of circuit arrangements with which logi cal input variables are linked together, such as. B. Multipliers, adders, dividers, decrementers, increments ter etc. is the range of values for the input variable that the Circuit arrangement can be fed by the number of on corridors set. From the values defined thereby Often, however, not all values are applied during application the circuit arrangement required. Nevertheless, all must be one output connections of the semiconductor module with the connections the inputs of the circuit arrangement are connected because al le connections of the inputs of the circuit arrangement to defi potential must lie.

Dies wird anhand der Fig. 1 verdeutlicht. Hier ist eine Schaltungsanordnung SE dargestellt, die aus einem Multipli zierer MZ und einem Addierer AD besteht. Dem Multiplizierer MZ werden jeweils zwei Eingangsgrößen zugeführt, nämlich Pa rams und Spec, wobei für jede Eingangsgröße eine Mehrzahl von Leitungen LT1, LT2 vorgesehen sind. Entsprechend der Anzahl der Leitungen LT wird der Wertebereich der an dem Multipli zierer MZ anliegenden Eingangsgrößen festgelegt. Wenn z. B. vier Leitungen LT vorgesehen sind, dann wird der Wertebereich durch 2⁴ festgelegt und die Werte liegen zwischen 0 und 15. Entsprechendes gilt auch für den Addierer AD, der ebenfalls zwei Eingänge aufweist, der eine ist mit dem Ausgang des Multiplizierers MZ verbunden und am anderen Eingang liegt Sin an. Auch hier sind mehrere Leitungen pro Eingang des Addie rers vorgesehen. Damit wird ebenfalls der Wertebereich für die am Addierer anliegenden Eingangsgrößen festgelegt. Am Ausgang des Addierers AD wird das Ergebnis als Ausgangsgröße Saus abgegeben. This is illustrated with the aid of FIG. 1. Here, a circuit arrangement SE is shown, which consists of a multiplier MZ and an adder AD. The multiplier MZ is supplied with two input variables, namely params and spec, a plurality of lines LT1, LT2 being provided for each input variable. The range of values of the input variables present at the multiplier MZ is determined in accordance with the number of lines LT. If e.g. B. four lines LT are provided, then the value range is determined by 2⁴ and the values are between 0 and 15. The same applies to the adder AD, which also has two inputs, one is connected to the output of the multiplier MZ and on Sin is at the other input. Here, too, several lines are provided per input of the adder. This also defines the range of values for the input variables applied to the adder. At the output of the adder AD, the result is output as the output variable Sout.

In manchen Anwendungsfällen müssen aber nicht alle Werte des durch die Anzahl der Leitungen beschränkten Wertebereichs an die Schaltungsanordnung angelegt werden, aus dem beschränkten Wertebereich dürfen also bestimmte Werte nicht an der Schal tungsanordnung anliegen. Bei 2⁴ Leitungen besteht der Werte bereich aus 16 Werten 0 bis 15, aus diesem Wertebereich kön nen z. B. nur die Werte 0, 1, 8, 9 zugelassen sein, die übri gen dagegen nicht.In some applications, however, not all values of the limited range of values due to the number of lines the circuit arrangement can be created from the limited Value range may not be certain values on the scarf arrangement. The values exist for 2⁴ lines range of 16 values 0 to 15, from this range of values z. B. only the values 0, 1, 8, 9 are allowed, the rest against it.

Aus DE 35 45 433 A1 ist eine parallele Multiplizierschaltung nach dem Booth-Prinzip bekannt, bei dem die Multiplikatorbits decodiert und die Multiplikantenbits direkt einer Addiererschaltung zugeführt werden und dort in einzelnen Stufen Partialprodukte gebildet werden, die dann aufsummiert werden. Der ersten Stufe der Addiererschaltung werden alle Multiplikantenbits direkt zugeführt, jedoch sind ein Teil der Eingänge dieser ersten Stufe auf ein festes Potential gelegt, z. B. binär 1 oder binär 0. Allerdings sind alle Eingangsanschlüsse für die Multiplikantenbits mit den Eingängen der Addiererschaltung verbunden.DE 35 45 433 A1 describes a parallel multiplier circuit known according to the Booth principle, in which the multiplier bits decoded and the multiplication bits directly one Adder circuit are supplied and there in individual Stages of partial products are formed, which are then added up will. The first stage of the adder circuit is all Multiplicant bits fed directly, but are part of the Inputs of this first stage are set to a fixed potential, e.g. B. binary 1 or binary 0. However, all are Input connections for the multiplication bits with the Inputs of the adder circuit connected.

Das der Erfindung zugrundeliegende Problem besteht also dar in, einen Halbleiterbaustein mit mindestens einer Schaltungs anordnung anzugeben, die derart realisiert ist, daß nur ein geschränkte Mengen von Werten aus einem beschränkten Wertebe reich bearbeitet werden, obwohl die Anzahl der Leitungen zu den Eingangsanschlüssen des Halbleiterbausteins an sich alle Werte des Wertebereichs zuläßt. Dieses Problem wird gemäß den Merkmalen des Patentanspruchs 1 gelöst.The problem underlying the invention therefore exists in, a semiconductor device with at least one circuit specify arrangement that is realized such that only one restricted sets of values from a limited range of values can be edited richly, although the number of lines increases the input connections of the semiconductor device itself Allows values of the value range. This problem is resolved according to the Features of claim 1 solved.

Trotz der einfachen Realisierung ist es also möglich, unter Einsparung des Flächenbedarfs für die Schaltungsanordnung auf dem Halbleiterbaustein dafür zu sorgen, daß an dem Eingängen der Schaltungsanordnung nur die zulässigen Werte aus dem Wer tebereich auftreten. Es ist weiterhin möglich, mit Hilfe ei ner Fehlererkennungsschaltung festzustellen, wenn ein Wert am Halbleiterbaustein liegt, der nicht zu dem eingeschränkten Wertebereich der Schaltungsanordnung gehört.So despite the simple implementation, it is possible to get under Saving of the space required for the circuit arrangement the semiconductor device to ensure that at the inputs the circuit arrangement only the permissible values from the who occur. It is still possible to use egg ner error detection circuit to determine if a value on Semiconductor device that is not too restricted Range of values belongs to the circuit arrangement.

Anhand eines Ausführungsbeispiels, das in den Figuren darge stellt ist, wird die Erfindung weiter erläutert. Es zeigenUsing an exemplary embodiment, the Darge in the figures is, the invention is further explained. Show it

Fig. 1 das Prinzipbild der Schaltungsanordnung, Fig. 1 illustrates the principle diagram of the circuit arrangement,

Fig. 2 die Realisierung der Schaltungsanordnung zur Bearbeitung eingeschränkter Mengen eines Wertebereiches, Fig. 2 shows the realization of the circuit arrangement for processing limited quantities of a range of values,

Fig. 3 zusätzlich eine Fehlererkennungsschaltung zur Feststellung der eingeschränkten Mengen. Fig. 3 additionally an error detection circuit for determining the restricted quantities.

Fig. 2 zeigt als Schaltungsanordnung einen Multiplizierer MZ mit zwei Eingängen EG1, EG2, wobei jeder Eingang EG1, EG2 je weils neun Anschlüsse EGN für neun Leitungen aufweist. Dieser Multiplizierer MZ ist auf einem Halbleiterbaustein CH inte griert, dem an Eingängen EA die vom Multiplizierer MZ zu ver knüpfenden Eingangsgrößen Sig1, Sig2 zugeführt werden. Jede Eingangsgröße Sig1 und Sig2 hat dabei neun Stellen und dem entsprechend führen neun Leitungen zu den Eingängen EA1 bzw. EA2. Am Ausgang des Multiplizierers MZ wird die Ausgangsgröße Sig3 abgegeben, das ebenfalls neun Stellen aufweist. Fig. 2 shows as a circuit arrangement a multiplier MZ with two inputs EG1, EG2, each input EG1, EG2 each having nine connections EGN for nine lines. This multiplier MZ is integrated on a semiconductor chip CH, to which the input variables Sig1, Sig2 to be linked by the multiplier MZ are supplied at inputs EA. Each input variable Sig1 and Sig2 has nine digits and accordingly nine lines lead to the inputs EA1 and EA2. The output variable Sig3, which also has nine digits, is output at the output of the multiplier MZ.

Wie aus Fig. 2 zu entnehmen ist, werden alle Stellen der Eingangsgröße Sig2 dem Eingang EG2 des Multiplizierer MZ zu geführt. Anders liegt es bei der Eingangsgröße Sig1, hier wird nur die erste, vierte, sechste, siebte und neunte Lei tung (von links gezählt) vom Eingang EA1 zum Eingang EG1 des Multiplizierers MZ geführt. Dem zweiten und dritten Anschluß des Eingangs EG1 wird eine binäre "0", dem fünften und achten Anschluß des Eingangs EG1 einer binäre "1" zugeführt und da mit jeweils auf ein festes Potential festgelegt. Auf diese Weise wird aus dem Wertebereich, der durch die neun Leitungen für die Eingangsgröße Sig1 definiert ist, nur eine beschränk te Menge dem Eingang EG1 zugeführt. Zum Beispiel liefert die Schaltungsanordnung nur dann korrekte Ergebnisse, wenn Sig1 die Werte 18, 19, 22, 23, 26, 27 usw. annimmt. Liegen z. B. Werte von 0 bis 17 an, gibt die Multipliziererschaltung MZ ein falsches Ergebnis ab.As can be seen from FIG. 2, all digits of the input variable Sig2 are fed to the input EG2 of the multiplier MZ. It is different with the input variable Sig1, here only the first, fourth, sixth, seventh and ninth lines (counted from the left) are led from input EA1 to input EG1 of multiplier MZ. A binary "0" is fed to the second and third connection of the input EG1, and a binary "1" to the fifth and eighth connection of the input EG1, and is thereby fixed to a fixed potential. In this way, only a limited amount is supplied to the input EG1 from the range of values defined by the nine lines for the input variable Sig1. For example, the circuit arrangement only delivers correct results if Sig1 takes the values 18, 19, 22, 23, 26, 27 etc. Lying z. B. values from 0 to 17, the multiplier circuit MZ gives an incorrect result.

Eine derartige Implementierung der Multipliziererschaltung MZ, bei der bestimmte Anschlüsse des Eingangs EG1 entweder auf binär "0" oder auf binär "1" liegen, führt zu beachtli chen Einsparungen an benötigter Fläche und/oder zu einem ver besserten Laufzeitverhalten. So benötigt z. B. einen Multipli zierer, der derart entwickelt ist, daß er nur noch dann kor rekte Werte liefert, wenn an der Hälfte seiner Anschlüsse ei ne binäre "0" anliegt, in etwa die Hälfte der Fläche, die ein allgemeiner Multiplizierer verbraucht. Such an implementation of the multiplier circuit MZ at which certain connections of input EG1 either lying on binary "0" or on binary "1" leads to considerable Chen savings in required space and / or to a ver better runtime behavior. So z. B. a multipli ornamental, which is developed so that it only kor provides right values if half of its connections have egg ne binary "0" is present, in about half the area that a general multiplier consumed.

Um die Fälle feststellen zu können, bei denen Werte am Multi plizierer MZ anliegen, zu denen der Multiplizierer nicht kor rekte Ergebnisse liefert, kann eine Fehlererkennungsschaltung FE entsprechend Fig. 3 verwendet werden. Hier ist die glei che Schaltungsanordnung gezeigt, jedoch ist eine Fehlererken nungsschaltung FE hinzugefügt, die mit denjenigen Leitungen für die Eingangsgröße Sig1 verbunden ist, die nicht zum Mul tiplizierer MZ durchgeschaltet sind. Da bekannt ist, welche Anschlüsse des Eingangs EG1 auf binär "0" oder binär "1" lie gen, kann mit der Fehlererkennungsschaltung FE festgestellt werden, wann an den korrespondierenden Leitungen der Ein gangsgröße Sig1 nicht die binäre "0" oder nicht die binäre "1" anliegt. Ein Prinzipschaltung der Fehlererkennungsschal tung FE zeigt Fig. 3. Für jede nicht zum Multiplizierer MZ durchgeschaltete Leitung wird überprüft, ob auf ihr ein Wert angelegt wird, der am korrespondierenden Anschluß des Ein gangs EG1 eingestellt ist. Wenn dies nicht der Fall ist, wird ein Fehlersignal abgegeben, das über eine ODER-Schaltung ein Fehlersignal-Error erzeugt.In order to be able to determine the cases in which values are present at the multiplier MZ, for which the multiplier does not provide correct results, an error detection circuit FE according to FIG. 3 can be used. The same circuit arrangement is shown here, but an error detection circuit FE is added, which is connected to those lines for the input variable Sig1 that are not connected through to the multiplier MZ. Since it is known which connections of the input EG1 lie to binary "0" or binary "1", the error detection circuit FE can be used to determine when the binary "0" or not the binary "0" or the binary "0" on the corresponding lines of the input variable Sig1. 1 "is present. A basic circuit of the error detection circuit FE is shown in FIG. 3. For each line not connected to the multiplier MZ, it is checked whether a value is applied to it, which is set at the corresponding connection of the input EG1. If this is not the case, an error signal is emitted, which generates an error signal error via an OR circuit.

Claims

Semiconductor module with at least one circuit arrangement for the restricted processing of input variables (Sig1, Sig2) present at input connections (EA),

- in which only a part of the lines (LT) of the input connections (EA) lead to the connections of the inputs (EG) of the circuit arrangement,
the connections of the inputs of the circuit arrangement which are not connected to the lines are connected to a fixed potential,
- In which an error detection circuit (FE) is provided, which is connected to those lines of the input connections (EA) of the semiconductor module which are not connected to the inputs (EG) of the circuit arrangement, and which emits an error signal (Error) if an input variable at the points which are present on lines not connected to the terminals of the input have a potential which does not correspond to the fixed potential corresponding to these terminals of the input.