DE19506543C1

DE19506543C1 - Clock generation circuit for television signal reception

Info

Publication number: DE19506543C1
Application number: DE19506543A
Authority: DE
Inventors: Manfred Dipl Ing Mende
Original assignee: Siemens AG
Current assignee: TDK Micronas GmbH
Priority date: 1995-02-24
Filing date: 1995-02-24
Publication date: 1996-05-09
Anticipated expiration: 2015-02-25

Abstract

The circuit provides an output clock signal (TO) which is synchronised in phase with the horizontal synchronisation pulses (H) of a television signal, using a delay element chain (3,4,5), receiving the horizontal synchronisation pulses and logic gates (9,10,11) determining the position of the horizontal synchronisation pulses within the delay element chain, relative to a clock flank of the input clock signal (T). The input clock signal is supplied to a second delay element chain (6,7,8), each delay element coupled to the output clock signal terminal via a respective switch (13,13,15), operated by a switching control (12) coupled to the outputs of the logic gates.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung eines an einen Referenzimpuls gekoppelten Ausgangstaktsignals.The invention relates to a circuit arrangement for generation an output clock signal coupled to a reference pulse.

Bisher wurde das Problem der Erzeugung eines an ein Referenz signal phasengekoppelten Ausgangstaktsignals unter Verwendung von Phasenregelkreisen (PLL) gelöst. Phasenregelkreise sind beispielsweise in der Literaturstelle Tietze, Schenk: "Halb leiterschaltungstechnik", 9. Auflage, 1991, Seiten 954 bis 966 beschrieben. Phasenregelkreise haben jedoch den Nachteil eines hohen Schaltungsaufwands und benötigen bei integrierter Realisierung eine relativ hohe Chipfläche. Darüber hinaus enthalten Phasenregelkreise analog arbeitenden Komponenten, so daß die charakteristischen Parameter verschiedener Schalt kreise bedingt durch die Herstellungstechnologie relativ stark schwanken können. Bei Integration solcher Phasenregel kreise zusammen mit komplexen Digitalschaltungseinheiten können sich beide Komponenten gegenseitig stören.So far, the problem of generating a reference signal using a phase-locked output clock signal solved by phase locked loops. Are phase locked loops for example in the literature Tietze, Schenk: "Halb conductor circuit technology ", 9th edition, 1991, pages 954 to 966. However, phase locked loops have the disadvantage a lot of circuitry and need integrated Realization of a relatively large chip area. Furthermore contain phase-locked loops with analog components, so that the characteristic parameters of different switching circles relative to the manufacturing technology can fluctuate greatly. When integrating such a phase rule circles together with complex digital circuit units both components can interfere with each other.

In der EP-A1-0 627 815 ist eine Schaltung zur Verzögerung der Flanken eines Eingangssignals in Abhängigkeit von Steuersi gnalen gezeigt, bei der die Lage der ansteigenden und der fallenden Flanke unabhängig voneinander durch eine jeweilige Flankenverzögerungseinrichtung steuerbar sind. Jede Einrich tung enthält eine Kette aus Verzögerungsgliedern. In Abhän gigkeit von einem Steuersignal, das einen Transistor durch schaltet, kann das jeweilige Ausgangssignal der Einrichtungen verzögert an einem der Verzögerungsglieder abgegriffen wer den. Ein logisches Schaltelement kombiniert die Ausgangssi gnale der beiden Einrichtungen zum verzögerten Ausgangssi gnal.EP-A1-0 627 815 describes a circuit for delaying the Edge of an input signal depending on the control signal gnalen shown, in which the position of the rising and the falling edge independently of one another by a respective one Edge delay device are controllable. Every facility device contains a chain of delay elements. Depending ability of a control signal passing through a transistor switches, the respective output signal of the devices tapped at one of the delay elements the. A logic switching element combines the output signals gnale of the two devices for the delayed exit signal gnal.

In der EP-A2-0 355 329 ist eine Schaltungsanordnung zur Pha senverschiebung beschrieben, bei der die Phasenverschiebung in Abhängigkeit von einem Steuersignal einstellbar ist. Das Steuersignal sowie das in der Phase zu verschiebende Signal werden jeweils in zwei orthogonale Signalkomponenten aufge trennt. Die Komponenten des in der Phase zu verschiebenden Signals werden mit den Komponenten des Steuersignals gewich tet und wieder zum phasenverschobenen Ausgangssignal zusam mengefaßt.In EP-A2-0 355 329 a circuit arrangement for Pha described the phase shift is adjustable depending on a control signal. The Control signal and the signal to be shifted in phase are each created in two orthogonal signal components separates. The components of the phase to be shifted Signals are weighted with the components of the control signal tet and together again to the phase-shifted output signal quantified.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsan ordnung zur Erzeugung eines an einen Referenzimpuls gekoppel ten Ausgangstaktsignals anzugeben, das eine einfachere Reali sierung bei möglichst guter Phasenkopplung aufweist.The invention has for its object a circuit order for generating a coupled to a reference pulse th output clock signal to indicate that a simpler Reali tion with the best possible phase coupling.

Erfindungsgemäß wird diese Aufgabe durch eine Schaltungsan ordnung gemäß den Merkmalen des Patentanspruchs 1 gelöst.According to the invention, this object is achieved by a circuit order solved according to the features of claim 1.

Die schaltungstechnische Realisierung der erfindungsgemäßen Anordnung enthält im wesentlichen digitale Schaltelemente. Diese sind problemlos in digitalen Halbleiterschaltungs technologien herstellbar. Die Schaltungsanordnung kann des halb zusammen mit digitalen Signalverarbeitungseinrichtungen auf einem einzigen integrierten Halbleiterchip angeordnet werden, ohne daß wesentliche gegenseitige Störeinflüsse auftreten. Die Schaltungsanordnung erzeugt einen frequenzsta bilen und gut an das Referenzsignal gekoppelten Ausgangstakt. Der Flächenaufwand ist gegenüber bekannten Lösungen gering, da die zu verwendenden digitalen Bauelemente regelmäßig und dicht gepackt werden können.The circuit implementation of the invention The arrangement essentially contains digital switching elements. These are no problem in digital semiconductor circuits technologies manufacturable. The circuit arrangement can half together with digital signal processing equipment arranged on a single integrated semiconductor chip without significant mutual interference occur. The circuit arrangement generates a freq cheap and well coupled to the reference signal output clock. The space requirement is low compared to known solutions, since the digital components to be used regularly and can be packed tightly.

Die Schaltung eignet sich besonders für Videosignalverarbei tungsanwendungen, insbesondere für den Fernsehsignalempfang. Dort besteht das Problem, ein Taktsignal an den Horizon talsynchronimpuls phasenstarr zu koppeln. Bei geringfügig schwankender Horizontalsynchronimpulsfrequenz weist das erzeugte Ausgangstaktsignal nur im Bereich der Horizontalsyn chronimpulsflanke ein nicht ganz ausgeglichenes Tastverhält nis auf, was jedoch die Signalverarbeitung im Gerät nicht beeinflußt.The circuit is particularly suitable for video signal processing application, in particular for television signal reception. There is the problem, a clock signal to the horizon to couple talsynchronimpuls phase locked. With minor fluctuating horizontal sync pulse frequency shows that generated output clock signal only in the area of the horizontal syn chronimpulse flank a not completely balanced duty cycle nis on, but not the signal processing in the device influenced.

Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Figuren näher erläutert. Es zeigen:The invention based on the in the drawing illustrated figures explained in more detail. Show it:

Fig. 1 ein Prinzipschaltbild der erfindungsgemäßen Schal tungsanordnung, FIG. 1 processing arrangement, a block diagram of the scarf according to the invention,

Fig. 2 eine schaltungstechnische Detailrealisierung der Prinzipschaltung nach Fig. 1 und Fig. 2 shows a detailed circuit implementation of the basic circuit according to Fig. 1 and

Fig. 3 ein Signaldiagramm von in der Schaltung nach Fig. 2 auftretenden Signalen. Fig. 3 is a signal diagram of signals occurring in the circuit of Fig. 2.

Die Schaltungsanordnung gemäß Fig. 1 erzeugt aus dem Taktsi gnal T ein an die Low-High-Flanke des Signals H phasenstarr gekoppeltes Ausgangstaktsignal TO. Die Anordnung enthält eine erste Laufzeitkette 1 mit einer Vielzahl von Laufzeitgliedern 3, 4, 5 und eine zweite Laufzeitkette 2 mit einer entspre chenden Vielzahl von Laufzeitgliedern 6, 7, 8. Parallel zum Eingangs-Ausgangssignalpfad jedes der Laufzeitglieder der Laufzeitkette 1 ist eine Auswerteeinrichtung geschaltet, von denen die Auswerteeinrichtungen 9, 10, 11 in der Fig. 1 dargestellt sind. Durch jede der Auswerteeinrichtungen 9, 10, 11 wird festgestellt, ob sich eine in der Laufzeitkette 1 ausbreitenden Flanke des Horizontalimpulses H zum Zeitpunkt einer Flanke des Eingangstaktsignals T momentan im jeweiligen Laufzeitglied 3, 4 bzw. 5 befindet.The circuit arrangement according to FIG. 1 generated from the Taktsi gnal T is a phase-locked coupled to the low-high edge of the signal H output clock signal TO. The arrangement contains a first term chain 1 with a plurality of term elements 3 , 4 , 5 and a second term chain 2 with a corresponding plurality of term elements 6 , 7 , 8 . Parallel to the input-output signal path of each of the delay elements of the delay line 1 is connected an evaluation unit, of which the evaluation units 9, 10, are shown in Fig. 1 to 11. Each of the evaluation devices 9 , 10 , 11 determines whether an edge of the horizontal pulse H which is spreading in the delay chain 1 is currently in the respective delay element 3 , 4 or 5 at the time of an edge of the input clock signal T.

Am Ausgang jedes der Laufzeitglieder der Laufzeitkette 2 ist ein Schaltelement vorgesehen, über das die Laufzeitglieder gemeinsam an einen Ausgangsanschluß 16 zum Abgriff des Aus gangstaktsignals TO angeschlossen sind. In der Fig. 1 sind für die Laufzeitglieder 6, 7, 8 die Schaltelemente 13, 14, 15 dargestellt.At the output of each of the delay elements of the delay chain 2 , a switching element is provided, via which the delay elements are commonly connected to an output terminal 16 for tapping the output clock signal TO. In Fig. 1 8, the switching elements 13, 14 are for the delay elements 6, 7, represented 15th

Durch eine Steuerungseinrichtung 12 wird durch Auswertung der Ausgangssignale der Einrichtungen 9, 10, 11 ermittelt, welche dieser Einrichtungen momentan ein aktives Ausgangssignal aufweist. Durch die Steuerungseinrichtung 12 wird daraufhin eines der Schaltelemente 13, 14, 15 leitend geschaltet, so daß das in die Laufzeitkette 2 eingespeiste Eingangstaktsi gnal T entsprechend der in der ersten Laufzeitkette 1 festge stellten Lage zum Abgreifen am Anschluß 16 verzögert wird. Dabei entspricht das Schaltelement 13 der Auswerteeinrichtung 9, das Schaltelement 14 der Auswerteeinrichtung 10, das Schaltelement 15 der Auswerteeinrichtung 11.A control device 12 determines, by evaluating the output signals of the devices 9 , 10 , 11 , which of these devices currently has an active output signal. The control device 12 then switches one of the switching elements 13 , 14 , 15 to be conductive, so that the input clock signal T fed into the delay chain 2 is delayed in accordance with the position determined in the first delay chain 1 for tapping at the terminal 16 . The switching element 13 corresponds to the evaluation device 9 , the switching element 14 to the evaluation device 10 , the switching element 15 to the evaluation device 11 .

Die Detailrealisierung gemäß Fig. 2 sieht in der Laufzeit kette 1 Laufzeitglieder 3, 4, 5 aus jeweils drei Invertern vor. Damit jedes Laufzeitglied vom verzögerten Horizontalsyn chronimpuls H gleichsinnig angesteuert wird, ist zwischen den einzelnen Laufzeitgliedern je ein Inverter 20, 21 vorgesehen. Entsprechendes gilt für die Laufzeitkette 2. Die Einrichtun gen 9, 10, 11 sind jeweils als UND-Gatter ausgeführt, von denen ein erster Eingang mit dem Eingang eines Laufzeitglie des verbunden ist und ein zweiter Eingang mit dem Ausgang eines Laufzeitgliedes.The detailed implementation of FIG. 2 seen in the delay chain 1 delay elements 3, 4, 5 each comprising three inverters before. So that each delay element is driven in the same direction by the delayed horizontal sync pulse H, an inverter 20 , 21 is provided between the individual delay elements. The same applies to the runtime chain 2 . The Einrichtun conditions 9 , 10 , 11 are each designed as AND gates, of which a first input is connected to the input of a delay element and a second input to the output of a delay element.

Wenn sich das jeweilige Laufzeitglied im Ruhezustand befin det, liegen an den Eingängen des jeweiligen UND-Gatters verschiedene Signale an, so daß es gesperrt ist. Wenn sich in der jeweiligen Laufzeitkette gerade eine Low-High-Flanke des Horizontalimpulses H ausbreitet, liegt kurzzeitig ein Zustand vor, bei dem sowohl Eingang als auch Ausgang des Laufzeit gliedes einen H-Pegel aufweisen. Außerdem wird ein nur wäh rend einer Impulsflanke des Taktsignals T aktives Signal TD in jedes der UND-Gatter eingespeist. Folglich wird nur dasje nige der UND-Gatter 9, 10, 11 durchgeschaltet, in dessen Laufzeitglied sich gerade der Horizontalsynchronimpuls H während eines aktiven Signals TD ausbreitet. Auf diese Weise wird die momentane Lage des Horizontalsynchronimpulses H in der Laufzeitkette 1 beim Auftreten einer Taktflanke des Eingangstaktsignals T festgestellt.When the respective delay element is in the idle state, various signals are present at the inputs of the respective AND gate, so that it is blocked. If a low-high edge of the horizontal pulse H is currently spreading in the respective runtime chain, there is a brief state in which both the input and the output of the runtime link have an H level. In addition, a signal TD active only during a pulse edge of the clock signal T is fed into each of the AND gates. Consequently, only that of the AND gates 9 , 10 , 11 is switched through, in the delay element of which the horizontal synchronizing pulse H is spreading during an active signal TD. In this way, the current position of the horizontal synchronizing pulse H in the runtime chain 1 is determined when a clock edge of the input clock signal T occurs.

Das Signal T wird durch einen frequenzstabilen Quarzoszilla tor 25 erzeugt. Je nach Stabilitätsanforderungen kann auch ein LC-Oszillator verwendet werden. Um während einer Low- High-Flanke des Signals T für das Signal TD einen Impuls zu erzeugen, ist ein Flankendetektor 26 vorgesehen, und ein Impulsformeinrichtung 27. Letztere enthält ein RS-Flip-Flop, dessen Setzeingang vom Flankendetektor 26 angesteuert wird und auf diesen Rücksetzeingang das Ausgangssignal des RS- Flip-Flops 27 über ein Verzögerungselement 28 rückgekoppelt wird.The signal T is generated by a frequency-stable quartz oscillator 25 . Depending on the stability requirements, an LC oscillator can also be used. In order to generate a pulse for the signal TD during a low-high edge of the signal T, an edge detector 26 is provided, and a pulse shaping device 27 . The latter contains an RS flip-flop, the set input of which is driven by the edge detector 26 and the output signal of the RS flip-flop 27 is fed back to this reset input via a delay element 28 .

Die Steuerungseinrichtung 12 enthält eine Vielzahl von Spei cherelementen 30, 31, 32, wobei jedem der UND-Gatter 9, 10, 11 ein entsprechendes Speicherelement 30, 31 bzw. 32 zugeord net ist. Der Setzeingang der RS-Flip-Flops 30, 31, 32 wird jeweils vom Ausgang der zugeordneten UND-Gatter angesteuert. Der Rücksetzeingang der Speicherelemente wird gemeinsam von der in Rede stehenden Flanke des Horizontalsynchronimpulses H angesteuert. Hierzu sind die Rücksetzeingänge mit einem Flankendetektor 33 verbunden, der in den Signalweg für die Zuführung des Horizontalsynchronimpulses H geschaltet ist. Die Ausgänge der RS-Flip-Flops 30, 31, 32 sind jeweils mit einem der Schaltelemente 13, 14, 15 verbunden. Um sicherzu stellen, daß nur eines der Schaltelemente 13, 14, 15 gleich zeitig eingeschaltet wird, sind UND-Gatter 34, 35 vorgesehen, die den jeweiligen Signalausgang des RS-Flip-Flops 31, 32 mit dem invertierten Signalausgang desjenigen Flip-Flops 30, 31 verbinden, das dasjenige Schaltelement ansteuert, welches im Signalpfad näher an der Eingangsseite liegt. Die Schaltele mente 13, 14, 15 sind als Schalttransistoren, vorzugsweise selbstsperrende n-Kanal-MOS-Transistoren ausgeführt. Zum Abgriff des Ausgangstaktsignals TO am Anschluß 16 ist zweck mäßigerweise ein Verstärker vorgeschaltet.The control device 12 contains a plurality of storage elements 30 , 31 , 32 , each of the AND gates 9 , 10 , 11 being assigned a corresponding storage element 30 , 31 and 32, respectively. The set input of the RS flip-flops 30 , 31 , 32 is controlled in each case by the output of the associated AND gates. The reset input of the memory elements is controlled jointly by the edge of the horizontal synchronizing pulse H in question. For this purpose, the reset inputs are connected to an edge detector 33 which is connected in the signal path for the supply of the horizontal synchronizing pulse H. The outputs of the RS flip-flops 30 , 31 , 32 are each connected to one of the switching elements 13 , 14 , 15 . In order to ensure that only one of the switching elements 13 , 14 , 15 is switched on at the same time, AND gates 34 , 35 are provided which connect the respective signal output of the RS flip-flop 31 , 32 with the inverted signal output of that flip-flop 30 , 31 connect that controls the switching element that is closer to the input side in the signal path. The Schaltele elements 13 , 14 , 15 are designed as switching transistors, preferably normally-off n-channel MOS transistors. To tap the output clock signal TO at terminal 16 , an amplifier is expediently connected upstream.

In der Fig. 3 ist der Takt T dargestellt sowie der Horizon talsynchronimpuls H und eine Reihe von in der Fig. 2 erzeug ten Signale. Das Signal TD, das am Ausgang des Impulsformers 27 erzeugt wird, weist bei einer positiv gerichteten Flanke des Eingangstaktsignals T einen Impuls auf. Die Signale D3, D4, D5, DX liegen an den Eingängen der Laufzeitglieder 3, 4, 5, . . . der Laufzeitkette 1 an. Die Signale DT9, DT10, DT11 sind an den Ausgängen der UND-Gatter 9, 10, 11 abgegriffen.In Fig. 3, the clock T is shown as well as the horizontal synchronizing pulse H and a series of signals generated in FIG. 2. The signal TD, which is generated at the output of the pulse shaper 27 , has a pulse on a positive edge of the input clock signal T. The signals D3, D4, D5, DX are at the inputs of the delay elements 3 , 4 , 5,. . . of the runtime chain 1 . The signals DT9, DT10, DT11 are tapped at the outputs of the AND gates 9 , 10 , 11 .

Da sich die in der Laufzeitkette 1 ausbreitende Flanke des Horizontalsynchronimpulses H während des Impulses des Signals TD momentan durch die Laufzeitglieder 4 und 5 ausbreitet, weisen nur die Signale DT10 und DT11 einen Impuls auf. Wäh rend sich der Horizontalsynchronimpuls H durch die Laufzeit kette 3 ausbreitet, ist das Signal TD nicht aktiv, so daß am Ausgang des UND-Gatters 9 das Signal DT9 keinen Impuls hat. Die Ausgangssignale der RS-Flip-Flops 30, 31, 32 sind mit RS30, RS31, RS32 bezeichnet. Das Signal RS30 wird nicht verändert, während die Flip-Flops 31, 32 durch die Signale DT10 bzw. DT11 gesetzt werden und ihren Ausgangspegel ändern.Since the flank of the horizontal synchronizing pulse H spreading in the delay chain 1 is currently spreading through the delay elements 4 and 5 during the pulse of the signal TD, only the signals DT10 and DT11 have a pulse. While the horizontal sync pulse H propagates through the delay chain 3 , the signal TD is not active, so that the signal DT9 has no pulse at the output of the AND gate 9 . The output signals of the RS flip-flops 30 , 31 , 32 are designated RS30, RS31, RS32. The signal RS30 is not changed while the flip-flops 31 , 32 are set by the signals DT10 and DT11 and change their output level.

Die die Schalttransistoren 13, 14, 15 steuernden Signale werden mit SL13, SL14 bzw. SL15 bezeichnet. Das Signal SL13 bleibt unverändert, da das Flip-Flop 30 nicht umschaltet. Entsprechend dem Ausgangssignal RS31 schaltet das Steuersi gnal SL14 zur Ansteuerung des Transistors 14 um.The signals controlling the switching transistors 13 , 14 , 15 are designated SL13, SL14 and SL15. The signal SL13 remains unchanged since the flip-flop 30 does not switch over. In accordance with the output signal RS31, the control signal SL14 switches over to drive the transistor 14 .

Es wird nur dasjenige Schaltelement aktiviert, durch das eine der in der ersten Laufzeitkette 1 für das Signal H festge stellte entsprechende Verzögerung des Eingangstaktsignals T in der zweiten Laufzeitkette 2 bewirkt wird. Dadurch wird er reicht, daß das Taktsignal TO gegenüber dem Eingangstaktsi gnal T um zwei Verzögerungsperioden eines Laufzeitglieds der Laufzeitkette verschoben am Ausgang 16 anliegt, wobei die Flanke 50 des Ausgangstaktsignals TO an die Flanke 51 des Horizontalsynchronimpulses H als Referenzsignal gekoppelt ist. Das Signal TO ist insgesamt um drei Verzögerungsperioden gegenüber dem Signal H verschoben. Diese Verzögerung zwischen den Signalen TO und H setzt sich zusammen aus der Verzögerung 52, die durch den Flankendetektor 33 bewirkt wird, der Verzö gerung 53 zwischen den Signalen T und TD sowie der Verzöge rung 54 zwischen den Signalen DT10 und RS31. Die beiden letztgenannten Verzögerungen werden durch die Speicherelemen te 27 bzw. 31 bewirkt. Die UND-Gatter 34, 35 sorgen dafür, daß nur das näher an der Eingangsseite liegende der Schalt elemente 13, 14, 15 aktiviert wird. Es wird demnach das Ausgangssignal TO derart erzeugt, daß es phasenstarr an den Horizontalsynchronimpuls H als Referenzsignal gekoppelt ist und diesem mit einer Verzögerung von drei Taktperioden folgt.Only the switching element is activated by which one of the corresponding delay of the input clock signal T in the first delay chain 1 for the signal H is effected in the second delay chain 2 . As a result, it is sufficient that the clock signal TO is shifted from the input clock signal T by two delay periods of a delay element of the delay chain at the output 16 , the edge 50 of the output clock signal TO being coupled to the edge 51 of the horizontal synchronizing pulse H as a reference signal. The signal TO is shifted by a total of three delay periods compared to the signal H. This delay between the signals TO and H is composed of the delay 52 caused by the edge detector 33 , the delay 53 between the signals T and TD and the delay 54 between the signals DT10 and RS31. The latter two delays are caused by the storage elements 27 and 31 , respectively. The AND gates 34 , 35 ensure that only the closer to the input side of the switching elements 13 , 14 , 15 is activated. Accordingly, the output signal TO is generated in such a way that it is phase-locked to the horizontal synchronizing pulse H as a reference signal and follows it with a delay of three clock periods.

Bei der praktischen Ausführung der Schaltung ist zu berück sichtigen, daß der vom Impulsformer 27 erzeugte Impuls des Signals TD einerseits so lange dauert, daß die angesteuerten UND-Gatter 9, 10, 11 die Flanke des Horizontalsynchronimpul ses H sicher detektieren; andererseits sollte mit möglichst geringem Aufwand die Verriegelung der Ausgänge der RS-Flip- Flops 30, 31, 32 sichergestellt werden, so daß wie beschrie ben nur das näher an der Eingangsseite liegende der Schalt elemente 13, 14, 15 eingeschaltet wird. Die Gesamtverzöge rungszeit der Laufzeitketten 1, 2 weist jeweils eine Verzöge rung von etwas mehr als einer Taktperiode des Eingangstaktsi gnals T auf. Die Genauigkeit der Takterzeugung wird im we sentlichen durch die Verzögerung pro Laufzeitglied bestimmt, womit die notwendige Mindestanzahl der Laufzeitglieder ent sprechend der gewünschten Auflösung steigt.In the practical implementation of the circuit it must be taken into account that the pulse of the signal TD generated by the pulse shaper 27 lasts so long that the controlled AND gates 9 , 10 , 11 reliably detect the edge of the horizontal synchronizing pulse H; on the other hand, the locking of the outputs of the RS flip-flops 30 , 31 , 32 should be ensured with as little effort as possible, so that as described ben only the closer to the input side of the switching elements 13 , 14 , 15 is switched on. The total delay time of the runtime chains 1 , 2 each has a delay of slightly more than one clock period of the input clock signal T. The accuracy of the clock generation is essentially determined by the delay per delay element, which increases the required minimum number of delay elements in accordance with the desired resolution.

Claims

1. Circuit arrangement for generating an output clock signal coupled to a reference pulse, comprising:

a connection for an input clock signal (T),
- A connection ( 16 ) for the output clock signal (TO),
- A plurality of series-connected delay elements ( 3 , 4 , 5 ) containing first delay chain ( 1 ), which has a connection for the reference pulse (H) on the input side,
a means ( 9 , 10 , 11 ) for determining the position of the reference pulse (H) fed into the runtime chain with respect to a clock edge of the input clock signal (T),
- A plurality of series-connected runtime links ( 6 , 7 , 8 ) containing second runtime chain ( 1 ), which has a connection on the input side for the input clock signal (T) and whose runtime elements each have a switching element ( 13 , 14 , 15 ) the connection for the output clock signal (TO) are connected,
- Control means ( 12 ) through which a switching element corresponding to the determined position can be switched on and the other switching elements can be switched off.

2. Circuit arrangement according to claim 1, characterized in that the means ( 9 , 10 , 11 ) for determining the position of the reference pulse (H) present in the first delay chain ( 1 ) with respect to a clock edge of the input clock signal (T) for each delay element contains a logic gate which is connected on the input side to the input terminal and the output terminal of the respective delay element and to the input side a pulse (TD) generated during an edge of the input clock signal can be supplied.

3. Circuit arrangement according to one of claims 1 to 2, characterized in that the control means ( 12 ) for each of the logic gates ( 9 , 10 , 11 ) contain a memory element ( 30 , 31 , 32 ) by an output of the logic gate ( 9 , 10 , 11 ) can be set, and that one of the switching elements ( 13 , 14 , 15 ) can be controlled by the output of each memory element ( 30 , 31 , 32 ).

4. Circuit arrangement according to claim 3, characterized in that the memory elements ( 30 , 31 , 32 ) depending on the reference pulse (H) can be reset.

5. Circuit arrangement according to one of claims 1 to 4, characterized in that a delay element ( 3 , 4 , 5 , 6 , 7 , 8 ) contains an odd number of inverters, each of which is connected to another inverter between two delay elements the logic gates ( 9 , 10 , 11 ) are each AND gates, in each of which one of the input connections is connected to the input and another of the input connections is connected to the output of one of the delay elements.