DE19506543C1 - Clock generation circuit for television signal reception - Google Patents

Clock generation circuit for television signal reception

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DE19506543C1
DE19506543C1 DE1995106543 DE19506543A DE19506543C1 DE 19506543 C1 DE19506543 C1 DE 19506543C1 DE 1995106543 DE1995106543 DE 1995106543 DE 19506543 A DE19506543 A DE 19506543A DE 19506543 C1 DE19506543 C1 DE 19506543C1
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delay
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circuit arrangement
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Manfred Dipl Ing Mende
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Abstract

The circuit provides an output clock signal (TO) which is synchronised in phase with the horizontal synchronisation pulses (H) of a television signal, using a delay element chain (3,4,5), receiving the horizontal synchronisation pulses and logic gates (9,10,11) determining the position of the horizontal synchronisation pulses within the delay element chain, relative to a clock flank of the input clock signal (T). The input clock signal is supplied to a second delay element chain (6,7,8), each delay element coupled to the output clock signal terminal via a respective switch (13,13,15), operated by a switching control (12) coupled to the outputs of the logic gates.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung eines an einen Referenzimpuls gekoppelten Ausgangstaktsignals. The invention relates to a circuit arrangement for generating a pulse output coupled to a reference clock signal.

Bisher wurde das Problem der Erzeugung eines an ein Referenz signal phasengekoppelten Ausgangstaktsignals unter Verwendung von Phasenregelkreisen (PLL) gelöst. So far, the problem of the generation of a signal phase-locked to a reference clock output signal using phase locked loops (PLL) was dissolved. Phasenregelkreise sind beispielsweise in der Literaturstelle Tietze, Schenk: "Halb leiterschaltungstechnik", 9. Auflage, 1991, Seiten 954 bis 966 beschrieben. Phase-locked loops are described in the literature Tietze, Schenk: "Halbleiterschaltungstechnik", 9th edition, 954-966 1991. pages. Phasenregelkreise haben jedoch den Nachteil eines hohen Schaltungsaufwands und benötigen bei integrierter Realisierung eine relativ hohe Chipfläche. However, phase-locked loops have the disadvantage of high circuit expense and need for integrated realization of a relatively large chip area. Darüber hinaus enthalten Phasenregelkreise analog arbeitenden Komponenten, so daß die charakteristischen Parameter verschiedener Schalt kreise bedingt durch die Herstellungstechnologie relativ stark schwanken können. Moreover, phase-locked loops contain analog receiver components, so that the characteristic parameters of different switching can vary relatively strongly by the production technology requires circles. Bei Integration solcher Phasenregel kreise zusammen mit komplexen Digitalschaltungseinheiten können sich beide Komponenten gegenseitig stören. With integration of such phase control circuits with complex digital circuit units, both components can interfere with each other.

In der EP-A1-0 627 815 ist eine Schaltung zur Verzögerung der Flanken eines Eingangssignals in Abhängigkeit von Steuersi gnalen gezeigt, bei der die Lage der ansteigenden und der fallenden Flanke unabhängig voneinander durch eine jeweilige Flankenverzögerungseinrichtung steuerbar sind. In EP-A1-0 627 815 a circuit for delaying the edges of an input signal in response to Steuersi shown gnalen, in which the position of the rising and the falling edge are controlled independently by a respective edge delay means. Jede Einrich tung enthält eine Kette aus Verzögerungsgliedern. Each Einrich processing includes a chain of delay elements. In Abhän gigkeit von einem Steuersignal, das einen Transistor durch schaltet, kann das jeweilige Ausgangssignal der Einrichtungen verzögert an einem der Verzögerungsglieder abgegriffen wer den. In depen dependence on a control signal which switches through a transistor, the respective output signal of the devices may be delayed tapped at one of the delay members who. Ein logisches Schaltelement kombiniert die Ausgangssi gnale der beiden Einrichtungen zum verzögerten Ausgangssi gnal. A logical switching element which Ausgangssi gnale the two devices for delayed Ausgangssi combined gnal.

In der EP-A2-0 355 329 ist eine Schaltungsanordnung zur Pha senverschiebung beschrieben, bei der die Phasenverschiebung in Abhängigkeit von einem Steuersignal einstellbar ist. In EP-A2-0 355 329 a circuit arrangement for Pha senverschiebung is described in which the phase shift in response to a control signal is adjustable. Das Steuersignal sowie das in der Phase zu verschiebende Signal werden jeweils in zwei orthogonale Signalkomponenten aufge trennt. The control signal and the phase signal to be shifted in the will be separated into two orthogonal signal components. Die Komponenten des in der Phase zu verschiebenden Signals werden mit den Komponenten des Steuersignals gewich tet und wieder zum phasenverschobenen Ausgangssignal zusam mengefaßt. The components of the in phase signal are to be shifted tet weighting- with the components of the control signal and again together quantitative bordered to the phase shifted output signal.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsan ordnung zur Erzeugung eines an einen Referenzimpuls gekoppel ten Ausgangstaktsignals anzugeben, das eine einfachere Reali sierung bei möglichst guter Phasenkopplung aufweist. The invention has for its object to provide a Schaltungsan order to produce a gekoppel to a reference pulse th output clock signal having a simpler Reali tion with the best possible phase coupling.

Erfindungsgemäß wird diese Aufgabe durch eine Schaltungsan ordnung gemäß den Merkmalen des Patentanspruchs 1 gelöst. According to the invention this object is achieved by a Schaltungsan order according to the features of claim 1.

Die schaltungstechnische Realisierung der erfindungsgemäßen Anordnung enthält im wesentlichen digitale Schaltelemente. The circuit implementation of the arrangement according to the invention contains digital switching elements substantially. Diese sind problemlos in digitalen Halbleiterschaltungs technologien herstellbar. These are easily produced in digital semiconductor circuit technology. Die Schaltungsanordnung kann des halb zusammen mit digitalen Signalverarbeitungseinrichtungen auf einem einzigen integrierten Halbleiterchip angeordnet werden, ohne daß wesentliche gegenseitige Störeinflüsse auftreten. The circuit arrangement can be disposed of along with semi-digital signal processing devices on a single integrated semiconductor chip, without substantial mutual interference occur. Die Schaltungsanordnung erzeugt einen frequenzsta bilen und gut an das Referenzsignal gekoppelten Ausgangstakt. The circuit arrangement generates a bilen frequenzsta and well coupled to the reference signal output clock. Der Flächenaufwand ist gegenüber bekannten Lösungen gering, da die zu verwendenden digitalen Bauelemente regelmäßig und dicht gepackt werden können. The area overhead is low compared with known solutions since the digital components to be used can be regularly packed and dense.

Die Schaltung eignet sich besonders für Videosignalverarbei tungsanwendungen, insbesondere für den Fernsehsignalempfang. The circuit is particularly suitable for Videosignalverarbei power applications, especially for television signal reception. Dort besteht das Problem, ein Taktsignal an den Horizon talsynchronimpuls phasenstarr zu koppeln. There is the problem of coupling a clock signal to the Horizon talsynchronimpuls phase-locked. Bei geringfügig schwankender Horizontalsynchronimpulsfrequenz weist das erzeugte Ausgangstaktsignal nur im Bereich der Horizontalsyn chronimpulsflanke ein nicht ganz ausgeglichenes Tastverhält nis auf, was jedoch die Signalverarbeitung im Gerät nicht beeinflußt. At slightly fluctuating horizontal sync pulse frequency, the output clock signal generated only in the region of the Horizontalsyn chronimpulsflanke a not entirely balanced Tastverhält nis on, but this does not influence the signal processing in the device.

Nachfolgend wird die Erfindung anhand der in der Zeichnung dargestellten Figuren näher erläutert. The invention will be explained with reference to the embodiment illustrated in the drawing figures. Es zeigen: Show it:

Fig. 1 ein Prinzipschaltbild der erfindungsgemäßen Schal tungsanordnung, FIG. 1 is a schematic diagram of the inventive sound processing arrangement,

Fig. 2 eine schaltungstechnische Detailrealisierung der Prinzipschaltung nach Fig. 1 und Fig. 2 is a detailed circuitry realization of the principle circuit of FIG. 1 and

Fig. 3 ein Signaldiagramm von in der Schaltung nach Fig. 2 auftretenden Signalen. Fig. 3 is a signal diagram of occurring in the circuit of FIG. 2 signals.

Die Schaltungsanordnung gemäß Fig. 1 erzeugt aus dem Taktsi gnal T ein an die Low-High-Flanke des Signals H phasenstarr gekoppeltes Ausgangstaktsignal TO. The circuit arrangement according to FIG. 1 generated from the Taktsi gnal T a to the low-high edge of the signal H phase rigidly coupled output clock signal TO. Die Anordnung enthält eine erste Laufzeitkette 1 mit einer Vielzahl von Laufzeitgliedern 3 , 4 , 5 und eine zweite Laufzeitkette 2 mit einer entspre chenden Vielzahl von Laufzeitgliedern 6 , 7 , 8 . The arrangement includes a first delay line 1 with a plurality of delay elements 3, 4, 5 and a second delay line 2 with a entspre sponding plurality of delay elements 6, 7,. 8 Parallel zum Eingangs-Ausgangssignalpfad jedes der Laufzeitglieder der Laufzeitkette 1 ist eine Auswerteeinrichtung geschaltet, von denen die Auswerteeinrichtungen 9 , 10 , 11 in der Fig. 1 dargestellt sind. Parallel to the input-output signal path of each of the delay elements of the delay line 1, an evaluation device is connected, of which the evaluation units 9, 10, 11 shown in FIG. 1. Durch jede der Auswerteeinrichtungen 9 , 10 , 11 wird festgestellt, ob sich eine in der Laufzeitkette 1 ausbreitenden Flanke des Horizontalimpulses H zum Zeitpunkt einer Flanke des Eingangstaktsignals T momentan im jeweiligen Laufzeitglied 3 , 4 bzw. 5 befindet. Through each of the evaluation units 9, 10, 11, it is determined whether a propagating in the delay line 1 edge of the horizontal pulse H at the time of an edge of the input clock signal T currently in the respective delay element 3, 4 and 5 is located.

Am Ausgang jedes der Laufzeitglieder der Laufzeitkette 2 ist ein Schaltelement vorgesehen, über das die Laufzeitglieder gemeinsam an einen Ausgangsanschluß 16 zum Abgriff des Aus gangstaktsignals TO angeschlossen sind. At the output of each of the delay elements of the delay line 2, a switching element is provided, via which the delay elements are connected in common to an output terminal 16 for tapping off the output clock signal TO. In der Fig. 1 sind für die Laufzeitglieder 6 , 7 , 8 die Schaltelemente 13 , 14 , 15 dargestellt. In Fig. 1 8, the switching elements 13, 14, 15 are for the delay elements 6, 7 is shown.

Durch eine Steuerungseinrichtung 12 wird durch Auswertung der Ausgangssignale der Einrichtungen 9 , 10 , 11 ermittelt, welche dieser Einrichtungen momentan ein aktives Ausgangssignal aufweist. By a control device 12 of the devices 9, 10, 11 is determined by evaluating the output signals, which currently has an active output signal of these devices. Durch die Steuerungseinrichtung 12 wird daraufhin eines der Schaltelemente 13 , 14 , 15 leitend geschaltet, so daß das in die Laufzeitkette 2 eingespeiste Eingangstaktsi gnal T entsprechend der in der ersten Laufzeitkette 1 festge stellten Lage zum Abgreifen am Anschluß 16 verzögert wird. By the control device 12 then is one of the switching elements 13, 14, turned 15 so that the signal fed into the delay line 2 Eingangstaktsi gnal T corresponding to the Festge in the first delay line 1 set position for tapping at the terminal 16 is delayed. Dabei entspricht das Schaltelement 13 der Auswerteeinrichtung 9 , das Schaltelement 14 der Auswerteeinrichtung 10 , das Schaltelement 15 der Auswerteeinrichtung 11 . In this case, the switching element 13 of the evaluation device 9, the switching element 14 of the evaluation device 10, the switching element 15 of the evaluation device 11 corresponds.

Die Detailrealisierung gemäß Fig. 2 sieht in der Laufzeit kette 1 Laufzeitglieder 3 , 4 , 5 aus jeweils drei Invertern vor. The detailed implementation of FIG. 2 seen in the delay chain 1 delay elements 3, 4, 5 each comprising three inverters before. Damit jedes Laufzeitglied vom verzögerten Horizontalsyn chronimpuls H gleichsinnig angesteuert wird, ist zwischen den einzelnen Laufzeitgliedern je ein Inverter 20 , 21 vorgesehen. So that each delay element is controlled by the delayed Horizontalsyn chronimpuls H in the same direction, a respective inverter 20, 21 is provided between the individual delay elements. Entsprechendes gilt für die Laufzeitkette 2 . The same applies to the delay chain. 2 Die Einrichtun gen 9 , 10 , 11 sind jeweils als UND-Gatter ausgeführt, von denen ein erster Eingang mit dem Eingang eines Laufzeitglie des verbunden ist und ein zweiter Eingang mit dem Ausgang eines Laufzeitgliedes. The ESTABLISHMENT gen 9, 10, 11 are each designed as AND gate, of which a first input coupled to the input of a term of the Glienicke is connected and a second input coupled to the output of a delay element.

Wenn sich das jeweilige Laufzeitglied im Ruhezustand befin det, liegen an den Eingängen des jeweiligen UND-Gatters verschiedene Signale an, so daß es gesperrt ist. When the respective delay element in the idle state befin ​​det, lie at the inputs of the respective AND gate various signals, so that it is locked. Wenn sich in der jeweiligen Laufzeitkette gerade eine Low-High-Flanke des Horizontalimpulses H ausbreitet, liegt kurzzeitig ein Zustand vor, bei dem sowohl Eingang als auch Ausgang des Laufzeit gliedes einen H-Pegel aufweisen. If in the respective delay line just a low-high edge of the horizontal pulse H propagates, lies a short time before a state in which both input and output of the delay element having an H level. Außerdem wird ein nur wäh rend einer Impulsflanke des Taktsignals T aktives Signal TD in jedes der UND-Gatter eingespeist. In addition, a currency only rend a pulse edge of the clock signal T is fed active signal TD in each of the AND gates. Folglich wird nur dasje nige der UND-Gatter 9 , 10 , 11 durchgeschaltet, in dessen Laufzeitglied sich gerade der Horizontalsynchronimpuls H während eines aktiven Signals TD ausbreitet. Consequently, only dasje nige of the AND gates 9, 10, 11 connected through just the horizontal sync pulse H propagates during an active signal TD in the delay element. Auf diese Weise wird die momentane Lage des Horizontalsynchronimpulses H in der Laufzeitkette 1 beim Auftreten einer Taktflanke des Eingangstaktsignals T festgestellt. In this way, the instantaneous position of the horizontal sync pulse H in the delay line 1 is determined upon the occurrence of a clock edge of the input clock signal T.

Das Signal T wird durch einen frequenzstabilen Quarzoszilla tor 25 erzeugt. The signal T is tor by a frequency-stable Quarzoszilla 25 generates. Je nach Stabilitätsanforderungen kann auch ein LC-Oszillator verwendet werden. Depending on the stability requirements, an LC oscillator can be used. Um während einer Low- High-Flanke des Signals T für das Signal TD einen Impuls zu erzeugen, ist ein Flankendetektor 26 vorgesehen, und ein Impulsformeinrichtung 27 . In order to generate a pulse during a low-high edge of the signal T for the signal TD, an edge detector 26 is provided, and a pulse shaping means 27th Letztere enthält ein RS-Flip-Flop, dessen Setzeingang vom Flankendetektor 26 angesteuert wird und auf diesen Rücksetzeingang das Ausgangssignal des RS- Flip-Flops 27 über ein Verzögerungselement 28 rückgekoppelt wird. The latter includes an RS flip-flop whose set input is controlled by the edge detector 26 and the output signal of the RS flip-flop 27 is fed back through a delay element 28 to this reset input.

Die Steuerungseinrichtung 12 enthält eine Vielzahl von Spei cherelementen 30 , 31 , 32 , wobei jedem der UND-Gatter 9 , 10 , 11 ein entsprechendes Speicherelement 30 , 31 bzw. 32 zugeord net ist. The control device 12 includes a plurality of SpeI cherelementen 30, 31, 32, wherein each of the AND gates 9, 10, 11 a corresponding memory element 30, 31 and 32 is zugeord net. Der Setzeingang der RS-Flip-Flops 30 , 31 , 32 wird jeweils vom Ausgang der zugeordneten UND-Gatter angesteuert. The set input of the RS flip-flops 30, 31, 32 is respectively driven by the output of the associated AND gate. Der Rücksetzeingang der Speicherelemente wird gemeinsam von der in Rede stehenden Flanke des Horizontalsynchronimpulses H angesteuert. The reset input of the memory elements is driven jointly by the in question edge of the horizontal sync pulse H. Hierzu sind die Rücksetzeingänge mit einem Flankendetektor 33 verbunden, der in den Signalweg für die Zuführung des Horizontalsynchronimpulses H geschaltet ist. For this purpose, the reset inputs are connected to an edge detector 33, which is connected in the signal path for supplying the horizontal sync pulse H. Die Ausgänge der RS-Flip-Flops 30 , 31 , 32 sind jeweils mit einem der Schaltelemente 13 , 14 , 15 verbunden. The outputs of the RS flip-flops 30, 31, 32 are each connected to one of the switching elements 13, 14, 15 °. Um sicherzu stellen, daß nur eines der Schaltelemente 13 , 14 , 15 gleich zeitig eingeschaltet wird, sind UND-Gatter 34 , 35 vorgesehen, die den jeweiligen Signalausgang des RS-Flip-Flops 31 , 32 mit dem invertierten Signalausgang desjenigen Flip-Flops 30 , 31 verbinden, das dasjenige Schaltelement ansteuert, welches im Signalpfad näher an der Eingangsseite liegt. To sicherzu, provide that only one of the switching elements 13, 14, 15 is turned on at the same time are AND gates 34, 35 are provided corresponding to the respective signal output of the RS flip-flops 31, 32 with the inverted signal output of that flip-flop 30 combine 31, which drives the one switching element, which is located in the signal path closer to the input side. Die Schaltele mente 13 , 14 , 15 sind als Schalttransistoren, vorzugsweise selbstsperrende n-Kanal-MOS-Transistoren ausgeführt. The scarf sliding elements 13, 14, 15 are as switching transistors, preferably designed to be self-blocking n-channel MOS transistors. Zum Abgriff des Ausgangstaktsignals TO am Anschluß 16 ist zweck mäßigerweise ein Verstärker vorgeschaltet. For tapping off the output clock signal TO at terminal 16, an amplifier is connected upstream expediently.

In der Fig. 3 ist der Takt T dargestellt sowie der Horizon talsynchronimpuls H und eine Reihe von in der Fig. 2 erzeug ten Signale. In FIG. 3, clock T is shown as well as the Horizon talsynchronimpuls H and a number of erzeug in FIG. 2 th signals. Das Signal TD, das am Ausgang des Impulsformers 27 erzeugt wird, weist bei einer positiv gerichteten Flanke des Eingangstaktsignals T einen Impuls auf. The signal TD which is generated at the output of the pulse shaper 27 comprises a pulse at a positive-going edge of the input clock signal T. Die Signale D3, D4, D5, DX liegen an den Eingängen der Laufzeitglieder 3 , 4 , 5 , . Signals D3, D4, D5, DX are at the inputs of the delay elements 3, 4, 5,. . , . , der Laufzeitkette 1 an. of the delay line 1 at. Die Signale DT9, DT10, DT11 sind an den Ausgängen der UND-Gatter 9 , 10 , 11 abgegriffen. The signals DT9, DT10, DT11 are tapped at the outputs of the AND gates 9, 10,. 11

Da sich die in der Laufzeitkette 1 ausbreitende Flanke des Horizontalsynchronimpulses H während des Impulses des Signals TD momentan durch die Laufzeitglieder 4 und 5 ausbreitet, weisen nur die Signale DT10 und DT11 einen Impuls auf. Since the propagating in the delay line 1 edge of the horizontal sync pulse H during the pulse of the signal TD currently propagates through the delay elements 4 and 5, only the signals DT10 and DT11 have a pulse. Wäh rend sich der Horizontalsynchronimpuls H durch die Laufzeit kette 3 ausbreitet, ist das Signal TD nicht aktiv, so daß am Ausgang des UND-Gatters 9 das Signal DT9 keinen Impuls hat. Currency of the horizontal sync pulse H rend propagates through the delay line 3, the signal TD is not active, so that at the output of the AND gate 9, the signal DT9 has no pulse. Die Ausgangssignale der RS-Flip-Flops 30 , 31 , 32 sind mit RS30, RS31, RS32 bezeichnet. The outputs of the RS flip-flops 30, 31, 32 are designated RS30, RS31, RS32. Das Signal RS30 wird nicht verändert, während die Flip-Flops 31 , 32 durch die Signale DT10 bzw. DT11 gesetzt werden und ihren Ausgangspegel ändern. The signal RS30 is not changed, while the flip-flop 31 are set by the signals DT10 and DT11 32 and its output level change.

Die die Schalttransistoren 13 , 14 , 15 steuernden Signale werden mit SL13, SL14 bzw. SL15 bezeichnet. The switching transistors 13, 14, 15, controlling signals are denoted by SL13, SL14 and SL15. Das Signal SL13 bleibt unverändert, da das Flip-Flop 30 nicht umschaltet. The signal SL13 remains unchanged, as the flip-flop 30 does not switch. Entsprechend dem Ausgangssignal RS31 schaltet das Steuersi gnal SL14 zur Ansteuerung des Transistors 14 um. Accordingly, the output signal RS31 switches the Steuersi gnal SL14 for driving the transistor fourteenth

Es wird nur dasjenige Schaltelement aktiviert, durch das eine der in der ersten Laufzeitkette 1 für das Signal H festge stellte entsprechende Verzögerung des Eingangstaktsignals T in der zweiten Laufzeitkette 2 bewirkt wird. It is activated only that switching element, T is effected in the second delay line 2 through the one of the first delay line 1 Festge for the signal H provided corresponding delay of the input clock signal. Dadurch wird er reicht, daß das Taktsignal TO gegenüber dem Eingangstaktsi gnal T um zwei Verzögerungsperioden eines Laufzeitglieds der Laufzeitkette verschoben am Ausgang 16 anliegt, wobei die Flanke 50 des Ausgangstaktsignals TO an die Flanke 51 des Horizontalsynchronimpulses H als Referenzsignal gekoppelt ist. Thus it is sufficient that the clock signal TO against the Eingangstaktsi gnal T delayed by two delay periods of a delay element of the delay line at the output 16 is applied, the edge 50 of the output clock signal TO is coupled to the edge 51 of the horizontal sync pulse H as the reference signal. Das Signal TO ist insgesamt um drei Verzögerungsperioden gegenüber dem Signal H verschoben. The signal TO is shifted by a total of three delay periods relative to the signal H. Diese Verzögerung zwischen den Signalen TO und H setzt sich zusammen aus der Verzögerung 52 , die durch den Flankendetektor 33 bewirkt wird, der Verzö gerung 53 zwischen den Signalen T und TD sowie der Verzöge rung 54 zwischen den Signalen DT10 und RS31. This delay between the signals TO and H is composed of the delay 52, which is caused by the edge detector 33, the delay deferrers 53 between the signals T and TD and the tarry tion 54 between the signals DT10 and RS31. Die beiden letztgenannten Verzögerungen werden durch die Speicherelemen te 27 bzw. 31 bewirkt. The last two delays through the Speicherelemen te 27 and 31 causes. Die UND-Gatter 34 , 35 sorgen dafür, daß nur das näher an der Eingangsseite liegende der Schalt elemente 13 , 14 , 15 aktiviert wird. The AND gates 34, 35 ensure that only the closer to the input side of the switching elements 13, 14, is activated 15th Es wird demnach das Ausgangssignal TO derart erzeugt, daß es phasenstarr an den Horizontalsynchronimpuls H als Referenzsignal gekoppelt ist und diesem mit einer Verzögerung von drei Taktperioden folgt. the output signal TO It is accordingly generated such that it is phase-locked to the horizontal sync signal H as the reference signal and follows with a delay of three clock periods.

Bei der praktischen Ausführung der Schaltung ist zu berück sichtigen, daß der vom Impulsformer 27 erzeugte Impuls des Signals TD einerseits so lange dauert, daß die angesteuerten UND-Gatter 9 , 10 , 11 die Flanke des Horizontalsynchronimpul ses H sicher detektieren; In the practical implementation of the circuit is taken into taken into that of the pulse generated by the pulse shaper 27 of the signal TD takes the one hand, so long that the controlled AND gate 9, 10, 11, the edge of the Horizontalsynchronimpul ses reliably detect H; andererseits sollte mit möglichst geringem Aufwand die Verriegelung der Ausgänge der RS-Flip- Flops 30 , 31 , 32 sichergestellt werden, so daß wie beschrie ben nur das näher an der Eingangsseite liegende der Schalt elemente 13 , 14 , 15 eingeschaltet wird. on the other hand should be used with little effort as possible the locking of the outputs of the RS flip-flops 30, 31, 32 to be ensured, so that as beschrie ben only the closer to the input side of the switching elements 13, 14, is turned 15 °. Die Gesamtverzöge rungszeit der Laufzeitketten 1 , 2 weist jeweils eine Verzöge rung von etwas mehr als einer Taktperiode des Eingangstaktsi gnals T auf. The Gesamtverzöge delay time of the delay lines 1, 2 in each case has a Retarded tion of slightly more than one clock period of Eingangstaktsi gnals T on. Die Genauigkeit der Takterzeugung wird im we sentlichen durch die Verzögerung pro Laufzeitglied bestimmt, womit die notwendige Mindestanzahl der Laufzeitglieder ent sprechend der gewünschten Auflösung steigt. The accuracy of the clock generation is determined we sentlichen by the delay per delay element, thereby providing the necessary minimum number of delay elements accordingly increases the desired resolution.

Claims (5)

  1. 1. Schaltungsanordnung zur Erzeugung eines an einen Referenz impuls gekoppelten Ausgangstaktsignals, enthaltend: 1. A circuit arrangement for generating a pulse-coupled to a reference output clock signal, comprising:
    • - einen Anschluß für ein Eingangstaktsignal (T), - a terminal for an input clock signal (T),
    • - einen Anschluß ( 16 ) für das Ausgangstaktsignal (TO), - a connection (16) for the output clock signal (TO),
    • - eine eine Vielzahl von in Reihe geschalteten Laufzeitglie dern ( 3 , 4 , 5 ) enthaltende erste Laufzeitkette ( 1 ), die eingangsseitig einen Anschluß für den Referenzimpuls (H) aufweist, - a a plurality of series-term Glienicke springs (3, 4, 5) comprising first delay line (1) having on the input side a connection for the reference pulse (H),
    • - ein Mittel ( 9 , 10 , 11 ) zum Feststellen der Lage des in der Laufzeitkette eingespeisten Referenzimpulses (H) in bezug auf eine Taktflanke des Eingangstaktsignals (T), - a means (9, 10, 11) for detecting the position of the fed to the delay line reference pulse (H) with respect to a clock edge of the input clock signal (T),
    • - eine eine Vielzahl von in Reihe geschalteten Laufzeitglie dern ( 6 , 7 , 8 ) enthaltende zweite Laufzeitkette ( 1 ), die eingangsseitig einen Anschluß für das Eingangstaktsignal (T) aufweist und deren Laufzeitglieder jeweils über ein Schaltelement ( 13 , 14 , 15 ) mit dem Anschluß für das Aus gangstaktsignal (TO) verbunden sind, - a a plurality of series-term Glienicke springs (6, 7, 8) containing second delay line (1) having and input side a connection for the input clock signal (T) whose delay units each have a switching element (13, 14, 15) with from the terminal for the output clock signal (tO) are connected,
    • - Steuerungsmittel ( 12 ), durch die ein der festgestellten Lage entsprechendes Schaltelement einschaltbar ist, und die übrigen Schaltelemente ausschaltbar sind. - control means (12) corresponding switching element is switched by a the detected position, and the remaining switching elements are switched off.
  2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Mittel ( 9 , 10 , 11 ) zum Feststellen der Lage des in der ersten Laufzeitkette ( 1 ) vorliegenden Referenzimpulses (H) in bezug auf eine Taktflanke des Eingangstaktsignals (T) für jedes Laufzeitglied ein logisches Gatter enthält, das ein gangsseitig mit dem Eingangsanschluß und dem Ausgangsanschluß des jeweiligen Laufzeitglieds verbunden ist und dem eingangs seitig ein während einer Flanke des Eingangstaktsignals erzeugter Impuls (TD) zuführbar ist. 2. A circuit arrangement according to claim 1, characterized in that the means (9, 10, 11) present for determining the position of the first delay line (1) reference pulse (H) with respect to a clock edge of the input clock signal (T) for each delay unit comprises a logic gate which is output side connected to the input terminal and the output terminal of each delay element and the input side a generated during an edge of input clock signal pulse (TD) can be fed.
  3. 3. Schaltungsanordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß die Steuerungsmittel ( 12 ) für jedes der logischen Gatter ( 9 , 10 , 11 ) ein Speicherelement ( 30 , 31 , 32 ) enthalten, das durch einen Ausgang des logischen Gatters ( 9 , 10 , 11 ) setzbar ist, und daß durch den Ausgang jedes Speicherelements ( 30 , 31 , 32 ) eines der Schaltelemente ( 13 , 14 , 15 ) steuerbar ist. 3. A circuit arrangement according to one of claims 1 to 2, characterized in that the control means (12) for each of the logic gates (9, 10, 11) a memory element (30, 31, 32) included, which by an output of the logic gate (9, 10, 11) can be placed, and that by the output of each storage element (30, 31, 32) of the switching elements (13, 14, 15) is controllable.
  4. 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Speicherelemente ( 30 , 31 , 32 ) in Abhängigkeit vom Refe renzimpuls (H) rücksetzbar sind. 4. A circuit arrangement according to claim 3, characterized in that the storage elements (30, 31, 32) as a function of pulse-rence Refe (H) are reset.
  5. 5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein Laufzeitglied ( 3 , 4 , 5 , 6 , 7 , 8 ) eine ungeradzahlige Anzahl von Invertern enthält, das zwischen zwei Laufzeitglie dern jeweils ein weiterer Inverter geschaltet ist, daß die logischen Gatter ( 9 , 10 , 11 ) jeweils UND-Gatter sind, bei denen jeweils einer der Eingangsanschlüsse mit dem Eingang und ein anderer der Eingangsanschlüsse mit dem Ausgang eines der Laufzeitglieder verbunden ist. 5. Circuit arrangement according to one of claims 1 to 4, characterized in that a delay element (3, 4, 5, 6, 7, 8) contains an odd number of inverters, the countries between two runtime Glienicke each case a further inverter is connected so that the logic gates (9, 10, 11) are each aND gate in each of which one of the input terminals to the input and another of the input terminals is connected to the output of one of delay elements.
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