DE1935390C3

DE1935390C3 - Integrated semiconductor memory

Info

Publication number: DE1935390C3
Application number: DE19691935390
Authority: DE
Inventors: Fritz Heinrich Yorktown Heights N.Y. Gaensslen (V.St.A.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1968-07-15
Filing date: 1969-07-11
Publication date: 1977-09-08

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to an integrated semiconductor memory according to the preamble of the patent claim 1.

Aus Braun, Digital Computer Design, Academic Press, New York und London, 1963, S. 413 bis 415, ist es in der Datenverarbeitung bekannt, zum Zwecke der Einsparung von Übertragungswegen nur einen Teil der in einem kürzeren Zeitraum verfügbaren Information bei Benutzung, z. B. einer Stichprobentechnik, zu übertragen. Im Betrieb besteht jedoch bei herkömmlichen Anordnungen dieser Art keine gegenseitige Beeinflussung zwischen der in den verschiedenen Stichprobenabschnitten bzw. Zeitabschnitten zur Verfügung gestellten Information.From Braun, Digital Computer Design, Academic Press, New York and London, 1963, pp. 413 to 415, it is known in data processing, for the purpose of saving transmission paths only part of the information available in a shorter period of time in use, e.g. B. a sampling technique, too transfer. In operation, however, conventional arrangements of this type are not mutually exclusive Influencing between the available in the different sample periods or time periods information provided.

Bei Speichern war die Reduzierung der Leitungsverbindungen zwischen den steuerbaren Elementen untereinander, die aus Speicherzellen, Steuerschaltkreisen oder ähnlichen bestehen können, bei der 2^usammenschaltung zu einer Ebene seither kein allzu großes Problem. Da in der Vergangenheit die Geschwindigkeit das beherrschende Kriterium war, wurde das gleichzeitige Ansprechen eines steuerbaren Elements, wie beispielsweise einer Gleichrichterzelle, in der kürzestmögliehen Zeit durchgeführt. Durch die Anwendung der Halbleitertechnik für integrierte Speicher wurde jedoch mit der Erhöhung der Bitdichte eine neue Betrachtung der zeitlichen Erfordernisse als primäres Kriterium bei der Entwicklung nötig. Die bei der Fabrikation und in den Halbleiterprozeßverfahren erforderlichen Schritte und ihre Reduzierung sowie die relativ kleine Anzahl der zur Verfugung stehenden Anschlußpunkte für die Außenwelt im Verhältnis zu der großen Anzahl voi Speicherschaltungen und anderen Schaltungen auf den Halbleiterplättchen machen es erforderlich, bereit vorhandene Übertraguiigswege bzw. Schaltkreisi mehrfach auszunutzen. Um mit möglichst wenij Leitungen auszukommen, wurde bereits in der DA! 12 68 676 ein Ferritkernspeicher vorgeschlagen, der mi zwei zeitlich verschoben einsetzenden, aber koinzidie renden Strömen betrieben wird, und bei dem auch noclIn the case of storage, the reduction in the number of line connections between the controllable elements was which can consist of memory cells, control circuits or the like, in the case of interconnection at one level since then not too much of a problem. Because in the past the speed the dominant criterion was the simultaneous response of a controllable element, such as for example a rectifier cell, carried out in the shortest possible time. By using the However, semiconductor technology for integrated memories has become a new consideration with the increase in bit density the time requirements as a primary criterion in the development. Those in manufacture and in the steps required by the semiconductor process methods and their reduction and the relatively small number of the available connection points for the outside world in relation to the large number of voi Memory circuits and other circuits on the die make it necessary to be ready existing transmission paths or circuits to be exploited several times. In order to get by with as few lines as possible, the DA! 12 68 676 a ferrite core storage proposed, the mi two temporally shifted onset, but coincidences renden streams is operated, and in which also nocl

ίο die Summation der Zeilen- und Spaltenstörsignale in Leseleiter vermieden wird. Es ist also hier auf die allei Kernen gemeinsame Leseleitung verzichtet worder indem den Spaltenleitern zusätzlich die Funktion voi Leseleitern übertragen worden ist.ίο the summation of the row and column interference signals in Reading ladder is avoided. So it's here on the lone Cores common reading line was dispensed with in that the column conductors also have the function of voi Reading ladders has been assigned.

Auch ist es aus Electronics, 4. April 1966, S. 118 bi 126, bekannt, neben den Speicherzellen auch di< Decodierer mit auf ein und demselben Halbleiterplätt chen anzuordnen, d. h. mit in die Speicherstruktur zi integrieren, um Anschlußpunkte zur Außenwelt einzuIt is also from Electronics, April 4, 1966, pp. 118 bi 126, known, in addition to the memory cells also di <decoder with on one and the same semiconductor plate to arrange, d. H. to integrate into the memory structure zi in order to include connection points to the outside world

sparen. Dieser Speicher besitzt jedoch nach wie vor eir getrenntes Adreßregister und ein getrenntes Datenregi ster zum Einschreiben und Lesen, die mit der Speicherzellen auf dem Halbleiterplättchen über Lei tungen verbunden werden müssen. Bei einer wesentlicrsave. However, this memory still has a separate address register and a separate data register ster for writing and reading connected to the memory cells on the semiconductor wafer via Lei must be connected. With a substantial

höheren Integrationsdichte ist diese Lösung allerding: nicht mehr möglich. Der Erfindung liegt deshalb dii Aufgabe zugrunde, durch Mehrfachausnutzung vornan dener Übertragungswege und Schaltungen eines au einem Halbleiterplättchen integrierten Speichers An Schlüsse einzusparen.Higher integration density, however, this solution is no longer possible. The invention is therefore dii The task is based on multiple use of the transmission paths and circuits of an au a semiconductor chip integrated memory to save on connections.

Die erfindungsgemäße Lösung besteht im Kennzei chen des Patentanspruchs 1.The solution according to the invention consists in the characterizing part of claim 1.

Dadurch, daß ein Teil des Speichers, z. B. die erste Zeile, sowohl als Adreß- als auch als Datenregistei dient, indem ein zeitversetztes Adressieren unc Schreiben/Lesen des Speichers erfolgt, ist eine wesentli ehe Einsparung von Anschlußpunkten zur Außenwel auf dem Halbieiterplättchen möglich.In that part of the memory, e.g. B. the first line, both as an address and a data register serves, in that a time-shifted addressing and writing / reading of the memory takes place, is an essential before saving of connection points to the Außenwel possible on the semi-conductor plate.

Gemäß einer Weiterbildung erfolgt die Auswahl dei als Register dienenden ersten Zeile des Speichers irAccording to a further development, the first row of the memory ir serving as a register is selected

mehreren Zeitabschnitten und wird für jeden zusätzli chen Zeitabschnitt ein zusätzlicher Teil der erster Wortzeile des Speichers als Register verwendet.several time periods and is additional for each At the same time, an additional part of the first word line of the memory is used as a register.

Gemäß einer anderen Weiterbildung der Erfindung wird die in den zusätzlichen Teil im ersten ZeitabschnitiAccording to another development of the invention, the in the additional part in the first time segment

einer Schreib- oder Leseoperation übertragene codierte Adreßinformation auf einen in an sich bekannter Weise angeordneten Decodierer zur Decodierung gegeben.encoded data transmitted in a write or read operation Address information is given to a decoder arranged in a manner known per se for decoding.

Mit der Erfindung werden die Vorteile einet Reduzierung der erforderlichen Anzahl der zu einerr Halbleiter-Substrat führenden Verbindungsleitungen einer Verringerung des Leistungsbedarfs und dei Anzahl der Bauelemente und damit einer Erhöhung dei Packungsdichte erreicht. Bei derartigen Schaltungen die in integrierter Technik hergestellt werden, tritt im Zuge fortschreitender Miniaturisierung der Bauelemente für eine angestrebte möglichst hohe Packungsdichte im wachsenden Maße das Platzproblem in der Vordergrund und hat inzwischen eine außerordentlichWith the invention, the advantages of a reduction in the number of required oner Semiconductor substrate leading connection lines a reduction in power consumption and dei Number of components and thus an increase in the packing density achieved. With such circuits which are manufactured in integrated technology occurs in the course of progressive miniaturization of the components for a desired high packing density as possible, the space problem in the increasing extent Foreground and now has an extraordinary

&o hohe Bedeutung erlangt, dem die vorliegende Erfindung Rechnung trägt.& o has attained great importance to the present invention Takes into account.

Die Erfindung wird anhand der Zeichnungen im einzelnen erläutert. Es zeigenThe invention is explained in detail with reference to the drawings. Show it

F i g. 1 schematisch mehrere in einer Ebene auf einem Halbleiter angeordnete steuerbare Elemente mit den zugehörigen Torschaltungen und Impulsquellen,F i g. 1 schematically a plurality of controllable elements arranged in a plane on a semiconductor with the associated gate circuits and pulse sources,

F i g. 2 schematisch ein anderes Ausführungsbeispie! der in Fig. 1 gezeigten Anordnung welches milF i g. 2 schematically shows another exemplary embodiment! the arrangement shown in Fig. 1 which mil

nicht-decodierten Informationen arbeitet und daher einen Decoder auf dem Halbleitersubstrat erfordert,non-decoded information works and therefore requires a decoder on the semiconductor substrate,

Fig.3 schematisch ein weiteres Ausführungsbeispiel der in F i g. 1 gezeigten Anordnung, jedoch mit höherer Bitdichte,3 schematically a further embodiment the in F i g. 1, but with a higher bit density,

Fig.4 schematisch die Anordnung von Feldeffekt-Transistoren als Register und Speicherzellen in den in den vorhergegangenen Figuren gezeigten Ebenen.4 schematically shows the arrangement of field effect transistors as registers and memory cells in the levels shown in the previous figures.

Gemäß der Darstellung in Fig. 1 sind auf der Oberfläche eines Substrats 1, vornehmlich eines Halbleiterplättchens, mehrere steuerbare Elemente 2 angeordnet, die Speicherzellen, bistabile Schaltungen oder andere steuerbare Elemente sein können, die mindestens zwei Eingänge zur Betätigung erfordern. Die Leitungen 3 und 4 sind als Schnittpunkte in den steuerbaren Elementen 2 dargestellt. Obwohl die Verbindungen nicht extra dargestellt sind, ist jedes Steuerelement 2 elektrisch an die Leitungen 3 und 4 angeschlossen.According to the illustration in FIG. 1, there are primarily one on the surface of a substrate 1 Semiconductor chip, arranged several controllable elements 2, the memory cells, bistable circuits or other controllable elements that require at least two inputs for actuation. The lines 3 and 4 are shown as intersections in the controllable elements 2. Although the Connections are not shown separately, each control element 2 is electrically connected to lines 3 and 4 connected.

Ein Teil der in Fig. 1 gezeigten Elemente 2, die von einem gestrichelten Kasten 5 umgeben sind, der nachfolgend als Register 5 bezeichnet wird, ist elektrisch mit Leitungen 3 verbunden, unterscheidet sich jedoch von anderen Elementen 2 dadurch, daß die Elemente zu einem anderen Zeitabschnitt betätigt werden. Zu jedem Element 2 im Register 5 besteht eine besondere Verbindung 6. Eine getrennt vom Substrat 1 angeordnete Impulsquelle 7 liefert eine Spannung, die gleichzeitig über die Verbindung 6 auf die Elemente 2 des Registers 5 gegeben wird. Ebenfalls getrennt vom Substrat 1 angeordnete Impulsquellen 8 sind an die leitungen 3 angeschlossen, von denen jede einige Elemente 2 verbindet. Die Impulsquellen 8 können von einem Register gebildet werden, das auf jede Leitung 3 eine Spannung liefert oder nicht oder auch von einer Quelle für mehrere Spannungen, die auf die Leitungen 3 Ausgangssignile liefert oder nicht. Jede Leitung 4 ist mit einer Torschaltung 9 verbunden, die über Verbindungsleitungen 11 parallel an eine Impulsquelle 10 angeschlossen sind. Die Torschaltungen 9 sind außerdem mit den Elementen 2 des Registers 5 über Leitungen 12 verbunden. Eine von einem Element 2 des Registers 5 an eine Torschaltung 9 gelegte Spannung berettet diese so vor, daß eine von der Impulsquelle 10 gelieferte Spannung durch die Torschaltung 9 auf die zugehörige Leitung 4 durchgreift.Part of the elements 2 shown in Fig. 1, which are of are surrounded by a dashed box 5, hereinafter referred to as register 5, is electrically connected to lines 3, but differs from other elements 2 in that the Elements are actuated at a different time period. There is one for each element 2 in register 5 special connection 6. A pulse source 7 arranged separately from the substrate 1 supplies a voltage which is given simultaneously via the connection 6 to the elements 2 of the register 5. Also separate from Substrate 1 arranged pulse sources 8 are connected to the lines 3, each of which some Elements 2 connects. The pulse sources 8 can be formed by a register which is placed on each line 3 supplies a voltage or not or also from a source for several voltages which are applied to the lines 3 Output signals or not. Each line 4 is connected to a gate circuit 9 which is connected in parallel to a pulse source 10 via connecting lines 11 are. The gate circuits 9 are also connected to the elements 2 of the register 5 via lines 12 connected. A voltage applied to a gate circuit 9 by an element 2 of the register 5 protects the gate circuit in this way before that a voltage supplied by the pulse source 10 through the gate circuit 9 to the associated Line 4 reaches through.

In Fig. 1 sind das Register 5, die Torschaltungen 9 und die Verbindungsleitungen 12 von einer gestrichelten Linie umgeben. Diese Elemente bilden zusammen eine Wähleinrichtung 13.In Fig. 1, the register 5, the gate circuits 9 and the connecting lines 12 surrounded by a dashed line. These elements together form one Selector device 13.

Im Betrieb wird die Wähleinrichtung 13 während eines ersten Zeitabschnitts so eingeschaltet, daß eine ihrer Torschaltungen 9 so betätigt wird, daß Elemente 2 später eingeschaltet werden wobei Informationen in solchen Elementen 2 gespeichert werden, die über die Leitung 4 mit der betreffenden Torschaltung verbunden sind. Nach Einschalten einer gewünschten Torschaltung 9 werden die Impulsquellen 8 in Form von binären Einsen und Nullen mit der Impulsquelle 10 erregt und die Information in den Elementen 2 gespeichert, die über die Leitung mit der eingeschalteten Torschaltung 9 verbunden sind.In operation, the selection device 13 is switched on during a first period of time that a their gate circuits 9 is operated so that elements 2 are switched on later with information in such elements 2 are stored, which are connected via the line 4 to the gate circuit in question are. After switching on a desired gate circuit 9, the pulse sources 8 are in the form of binary Ones and zeros are excited with the pulse source 10 and the information is stored in the elements 2, the are connected via the line to the switched-on gate circuit 9.

Im einzelnen wird eine Torschaltung 9 wie folgt angewählt. Die Impulsqueiien 7 und 8 geben Ausgangssignale ab, die eines der Elemente 2 des Register 5 auf eine binäre Eins setzen. Alle anderen Elemente 2 des Registers 5 bleiben im Zustand einer binären Null. Wenn angenommen wird, daß das linke Element 2 des Registers 5 auf Eins gesetzt isv, wird eine Spannung, die z.B. von der AUS-Seite einer FET-Speicherzelle abgenommen werden kann, über die Verbindungsleitung 12 auf die obere Torschaltung 9 gegeben. Die Torschaltungen 9 werden durch eine Spannung auf den Leitungen 12 freigegeben. Somit sorgen während eines ersten Zeitabschnitts Spannungen der Impulsquellen 7 und 8 dafür, daß Adreßinformationen in decodierter Form zu dem Register 5 geleitet werden, um dortIn detail, a gate circuit 9 is selected as follows. The pulse sequences 7 and 8 give output signals which set one of the elements 2 of register 5 to a binary one. All other elements 2 of the Register 5 remains in the state of a binary zero. Assuming that the left element 2 of the Register 5 is set to one isv, a voltage, for example, from the OFF side of an FET memory cell can be removed, given via the connecting line 12 to the upper gate circuit 9. the Gate circuits 9 are released by a voltage on lines 12. Thus worry during a first time period voltages of the pulse sources 7 and 8 for address information in decoded Form to be passed to the register 5 to be there

ίο vorübergehend gespeichert zu werden, wodurch nur eine von mehreren verfügbaren Torschaltungen 9 durchgeschaltet wird.ίο to be temporarily stored, thereby only one of several available gate circuits 9 is switched through.

Während eines zweiten Zeitabschnitts unmittelbar nach dem ersten werden die Impulsquellen 8 wieder in einei gewünschten Weise von Spannungen betätigt, welche binäre Einsen oder Nullen auf die mit jeder Leitung 3 verbundenen Elemente 2 geben, wenn die Spannungen auf die Leitungen 3 gleichzeitig mit einer Spannung auf eine ausgewählte Leitung 4 gegeben werden. Eine Leitung 4 ist durch das vorhergegangene Durchschalten der oberen Torschaltung 9 ausgewählt worden und die erforderliche Spannung wird gleichzeitig von der Stromquelle 10 mit den Spannungen für die Leitungen 3 von den Impulsquellen 8 angelegt. Daraus ergibt sich eine Betätigung der Elemente 2 am Schnittpunkt der obersten Leitung 4 mit den Leitungen 3. Wenn die Elemente 2 Speicherzellen sind, wird dann eine Information gespeichert. Zum Speichern oder Betätigen an einer anderen Stelle wird eine mit einer anderen Leitung 4 verbundene Torschaltung 9 leitend geschaltet. Die Bezeichnungen 71 und 72 in F i g. 1 besagen, daß die Impulsquellen 7 und 10 in zwei verschiedenen Zeitabschnitten betätigt werden.During a second period immediately after the first, the pulse sources 8 are again in operated by voltages in a desired manner, which are binary ones or zeros on each Line 3 connected elements 2 enter when the voltages on the lines 3 simultaneously with a Voltage can be given to a selected line 4. A line 4 is through the previous one Switching through the upper gate circuit 9 has been selected and the required voltage is simultaneously from the current source 10 with the voltages for the lines 3 from the pulse sources 8 applied. From it This results in an actuation of the elements 2 at the intersection of the top line 4 with the lines 3. If the elements 2 are memory cells, then information is stored. To save or Pressing at another point, a gate circuit 9 connected to another line 4 becomes conductive switched. The designations 71 and 72 in FIG. 1 say that the pulse sources 7 and 10 in two different time periods are operated.

Die eingeschalteten Elemente 2 der F i g. 1 können jetzt während einer anderen Operation betätigt werden, wozu eine Zeitverzahnung bestimmter Verbindungen während mindestens einem ersten und einem zweiten Zeitabschnitt erforderlich ist. Somit kann die Stellung der Elemente 2 abgefühlt oder durch diese ein Sirom während zweier Zeitabschnitte geleitet werden, die von den beiden ersten Zeitabschnitten verschieden sind.The switched-on elements 2 of FIG. 1 can now be pressed during another operation, including timing certain connections during at least a first and a second Period of time is required. Thus, the position of the elements 2 can be sensed or a Sirom through them are conducted during two periods of time which are different from the first two periods of time.

Um die Stellung eines bereits ausgewählten und betätigten Elementes 2 festzustellen, wird dieses genauso angewählt, wie es im Zusammenhang mit der Wahl vor der Betätigung oben beschrieben wurde.To determine the position of an already selected and operated element 2, this selected exactly as described above in connection with the selection before actuation.

Wenn angenommen wird, daß die oberste Torschaltung 9 durchlässig ist, kann die Stellung der Elemente 2, die mit der zur Torschaltung 9 gehörenden Leitung 4 verbunden sind, festgestellt werden, indem eine entsprechende Spannung in dem dann folgenden Zeitabschnitt an die eingeschaltete Torschaltung 9 und die zugehörige Leitung 4 von der Impulsquelle 10 gelegt wird. Wenn diese unter Spannung gesetzten Elemente Speicherzellen sind, fließt in jeder Verbindung 3 ein Strom abhängig von der Stellung der Speicherzellen. Der Stromfluß kann in Leseverstärkern 14 abgefühlt werden, die über Schalter 15 während des zweiten Teiles des Abfrageabschnitts mit den Leitungen 3 in Verbindung stehen.If it is assumed that the top gate circuit 9 is permeable, the position of the elements 2, which are connected to the line 4 belonging to the gate circuit 9, are determined by a corresponding voltage in the then following time segment to the switched on gate circuit 9 and the associated line 4 is laid from the pulse source 10. When these energized elements Are memory cells, a current flows in each connection 3 depending on the position of the memory cells. The current flow can be sensed in sense amplifiers 14, which are switched via switch 15 during the second Part of the interrogation section are connected to the lines 3.

Die in F i g. 2 gezeigte Ebene unterscheidet sich von der in F i g. 1 gezeigten dadurch, daß in der Wähleinrichtung 13 der in einem gestrichelten Kasten dargestellte Decoder 16 enthalten ist. Die in F i g. 2 gezeigten Elemente, welche mit denen in F i g. 1 übereinstimmen, sind auch mit denselben Nummern bezeichnet. Somit besteht also die Wähleinrichtung in F i g. 2 auch aus dem Register 5, Torschaltungen 9 und einem Decoder 16.
Die in F i g. 2 gezeigten Elemente arbeiten genausoThe in F i g. The level shown in FIG. 2 differs from that in FIG. 1 shown in that the selection device 13 contains the decoder 16 shown in a dashed box. The in F i g. Elements shown in FIG. 2, which correspond to those in FIG. 1 match are also identified by the same numbers. Thus, there is the selection device in FIG. 2 also from register 5, gate circuits 9 and a decoder 16.
The in F i g. Items shown in Figure 2 work the same way

wie die in Fig. 1 gezeigten mit der Ausnahme, daß die Impulsquellen 8 Informationen in nichtdecodierter Form in das Register 5 übertragen. Die drei Elemente 2 des Teiles 5 können während eines ersten Zeitabschnitts eine von 8 möglichen Kombinationsstellungen aus binären Einsen und Nullen einnehmen. Die Stellung des Teiles 5 wird über die Leitungen 12 auf den Decoder 16 gegeben, wo eine von 8 Ausgangsleitungen 17 erregt wird und die angeschlossene Torschaltung 9 leitend macht. Der Decoder 16 wird im einzelnen nicht beschrieben, da er allgemein bekannt ist. Wenn man in einem zweiten Zeitabschnitt eine Spannung an die Leitungen 11 und 3 legt, wird die mit der leitenden Torschaltung 9 verbundene Leitung 4 erregt und dadurch die zu ihr gehörigen Elemente 2 betätigt. Aus Fig.2 geht hervor, daß durch die Decodierung der Adreßinformation auf dem Plättchen die Bitdichte erhöht werden kann, ohne daß mehr Leitungen als in F i g. 1 erforderlich sind.like those shown in Fig. 1 except that the Pulse sources 8 transfer information in non-decoded form to register 5. The three elements 2 of the part 5 can select one of 8 possible combination positions during a first period of time take binary ones and zeros. The position of part 5 is transmitted to decoder 16 via lines 12 given, where one of 8 output lines 17 is excited and the connected gate circuit 9 conductive power. The decoder 16 is not described in detail since it is well known. If you are in a second time period applies a voltage to the lines 11 and 3, the with the conductive Gate circuit 9 connected line 4 energized and thereby actuated the elements 2 belonging to it. Out FIG. 2 shows that by decoding the address information on the wafer, the bit density can be increased without more lines than in FIG. 1 are required.

Die Leseoperation erfolgt genauso, wie sie in Verbindung mit Fig. 1 beschrieben wurde, jedoch wird die Torschaltung über den Decoder 16 ausgewählt.The read operation is exactly as described in connection with Figure 1, but will the gate circuit is selected via the decoder 16.

Fig.3 zeigt ein anderes Ausführungsbeispiel der in Fig. 1 dargestellten Schaltung. Die Anordnung in F i g. 3 unterscheidet sich von der in F i g. 2 nur durch das Fehlen des Decoders auf dem Substrat 1. Hier wird die Bitdichte durch ein weiteres zusätzliches Register 5' erhöhl, welches im Gegensatz zum Register 5 über eine Leitung 6' während eines weiteren Zeilabschnitts erregt wird. Somit wird der Stromverbrauch des Decoders 16 auf dem Plättchen für den Preis eines zusätzlichen Registers 5' und einer zusätzlichen Leitung 6' vermieden.3 shows another embodiment of the in Fig. 1 shown circuit. The arrangement in FIG. 3 differs from that in FIG. 2 only through the lack of a decoder on substrate 1. Here the bit density is determined by another additional register 5 ' Increased, which, in contrast to the register 5, is excited via a line 6 'during a further line section will. Thus, the power consumption of the decoder 16 is on the die for the price of an additional Register 5 'and an additional line 6' avoided.

In Fig.3 werden für gleiche Elemente dieselben Bezugszeichen verwendet wie in den Fig. 1 und 2. Im Betrieb wählt die Wähleinrichtung 13 eine von 6 Torschaltungen 9 zur Betätigung einer Anzahl von mit der Leitung 4 dieser Toisehaltung verbundenen Elementen 2 aus. Während eines ersten Zeitabschnittes wird das Register 5 von den Impulsquellen 7 und 8 genauso betätigt, wie es im Zusammenhang mit F i g. 1 beschrieben wurde. Wenn angenommen wird, daß das Register 5 so betätigt wird, daß seine sämtlichen Elemente 2 eine binäre Null anzeigen, sind die zugehörigen Torschaltungen 9 nicht eingeschaltet. Während eines zweiten Zeitabschnittes wird der Teil 5' von den Impulsquellen T und 8 betätigt. Wenn das linke Element 2 des Teiles 5' dadurch in den Zustand einer binären Eins gebracht wird, wird eine Einschaltspannung über die Leitung 12' an die oberste Torschaltung 9' gelegt. Während eines dritten Zeitabschnittes werden die Impulsquellen 8 und 10 gleichzeitig zur Erregung einer an die eingeschaltete Torschaltung 9 angeschlossenen Leitung 4 erregt und leiten entsprechende Spannungen zur Erregung der Leitungen 3. Die mit dem Schnittpunkt der erregten Leitungen 3 und 4 verbundenen Elemente 2 werden dadurch entweder in binären Eins- oder Null-Zustand gebracht. Wie bei den anderen Figuren, können auch die Elemente 2 in F i g. 3 die Form von Speicherzellen oder bistabilen Schaltungen allgemein bekannter Art annehmen.In FIG. 3, the same reference numerals are used for the same elements as in FIGS. 1 and 2. In operation, the selection device 13 selects one of 6 gate circuits 9 for actuating a number of elements 2 connected to the line 4 of this toilet holder. During a first period of time, the register 5 is actuated by the pulse sources 7 and 8 in exactly the same way as in connection with FIG. 1 was described. If it is assumed that the register 5 is operated in such a way that all of its elements 2 display a binary zero, the associated gate circuits 9 are not switched on. During a second period of time, the part 5 'is actuated by the pulse sources T and 8. When the left element 2 of the part 5 'is thereby brought into the state of a binary one, a switch-on voltage is applied to the top gate circuit 9' via the line 12 '. During a third period of time, the pulse sources 8 and 10 are simultaneously excited to excite a line 4 connected to the switched-on gate circuit 9 and conduct corresponding voltages to excite the lines 3. The elements 2 connected to the intersection of the excited lines 3 and 4 are thereby either in Binary one or zero state brought. As with the other figures, the elements 2 in FIG. 3 take the form of memory cells or bistable circuits of well known type.

Die Elemente 2 werden genauso abgefragt, wie es im Zusammenhang mit Fig. 1 beschrieben wurde. Die Torschaltung 9' kann in einem Zeitabschnitt z. B. durch direkte Erregung des zu der zu wählenden Torschaltung 9' gehörigen Registers 5' ausgewählt werden.The elements 2 are queried in exactly the same way as was described in connection with FIG. 1. the Gate circuit 9 'can in a period of time, for. B. by direct excitation of the gate to be selected 9 'associated register 5' can be selected.

Bisher wurden die Verbindungsanordnungen allgemein beschrieben um zu zeigen, daß die Konzepte der Schallungsanordnungen der F i g. 1 bis 3 grundsätzlich überall dort anwendbar sind, wo Elemente mindesten! zwei Eingänge erfordern. Fig.4 zeigt einen Teil dei Anordnung der Fig. !.Steuerbare Elemente 2 in Fig. A sind Speicherzellen, die in einer Ebene auf dei Oberfläche eines Substrates 1 angeordnet sind, welche: im allgemeinen aus einem Halbleitermaterial, wie Silizium oder Germanium, besteht. Die Herstellung dei Speicherzellen der Fig.4 wird hier nicht nähei beschrieben, da sie allgemein bekannt ist. Die in Fi g. 4 gezeigten Speicherzellen bestehen aus mehrerer Feldeffekt-Transistoren oder FET's, deren spezielle Anordnung auch allgemein bekannt ist und daher nichi näher beschrieben wird. J. D. S c h m i d t hat eine ähnliche Anordnung in seinem Artikel »Integrated MOS Transistor Random Access Memory« in Solid-State Design vom Januar 1965 beschrieben.So far, the connection assemblies have been described generally to show that the concepts of the formwork assemblies of FIGS. 1 to 3 can basically be used wherever there are at least elements! require two entrances. Fig. 4 shows part of the arrangement of Fig. 1. Controllable elements 2 in Fig. A are memory cells arranged in a plane on the surface of a substrate 1 which: generally consists of a semiconductor material such as silicon or germanium . The production of the memory cells of FIG. 4 is not described in detail here, since it is generally known. The in Fi g. The memory cells shown in FIG. 4 consist of several field effect transistors or FETs, the special arrangement of which is also generally known and is therefore not described in any more detail. JD S chmidt described a similar arrangement in his article "Integrated MOS Transistor Random Access Memory" in Solid-State Design from January 1965.

In Fig.4 hat die Impulsquelle 8 mehrere Ausgänge auf die Leitungen 3, die als Bitleitungen für die Treiber-FET's 18 dienen. In allen vorhergehender Figuren bestand nur eine Leitung 3 zu einem Element 2 In Fig.4 sind jedoch zwei derartige Leitungen 3 mil einem Element 2 verbunden, um komplexe Sehaltungs anordnungen und Techniken zu vermeiden. Die ir F i g. 4 gezeigte Anordnung kann als doppelte Bitleitung bezeichnet werden im Gegensatz zu einer Spalte vor Speicherzellen, die nur eine Bitleitungsverbindung erfordert und als einfache Bitleitung bezeichnet wird Dieses Prinzip kann ohne Rücksicht auf die Art dei verwendeten Speicherzelle oder des verwendeter steuerbaren Elementes angewandt werden und resul tiert in einer Reduzierung der auf einem Substrat erforderlichen Verbindungsleitungen.In Figure 4, the pulse source 8 has several outputs to the lines 3, which serve as bit lines for the driver FETs 18. In all of the previous Figures there was only one line 3 to an element 2 In Figure 4, however, two such lines 3 mil connected to an element 2 in order to avoid complex Sehaltungs arrangements and techniques. The ir F i g. The arrangement shown in FIG. 4 can be referred to as a double bit line as opposed to a column in front Memory cells that only require a bit line connection and are referred to as simple bit lines This principle can be used regardless of the type of memory cell used or the one used controllable element are applied and results in a reduction of the on a substrate required connecting lines.

In F i g. 4 sind die beiden oberen Speicherzellen durch eine gestrichelte Linie als Register 5 gekennzeichnet das während eines ersten Zeitabschnittes betätigt wird.In Fig. 4, the two upper memory cells are through a dashed line identified as register 5, which is operated during a first period of time.

In die in Fig.4 gezeigten Speicherzellen wire geschrieben, indem entsprechende Spannungen an die Steuerelektroden der über Kreuz gekoppelten FET's Ii angelegt werden. Die Spannungen werden über die Leitungen 3 und die Treiber-FET's 18 angelegt, welche über eine Wortleitung 6 im Beispiel des Registers 5 unc über Wort- oder Verbindungsleitungen 4 im Beispie anderer Speicherzellen der Ebene betätigt werden. Die Wortleitung 6 wird separat von einer nicht dargestellter Impulsquelle 7 erregt, während die Wortleitungen < über eine während des ersten Zeitabschnitts gewählte und eingeschaltete Torschaltung 9 von der Impulsquelle 10 erregt werden.The memory cells shown in FIG. 4 are written into by corresponding voltages being applied to the control electrodes of the cross-coupled FETs Ii. The voltages are applied via the lines 3 and the driver FETs 18, which are actuated via a word line 6 in the example of the register 5 and via word or connecting lines 4 in the example of other memory cells in the level. The word line 6 is excited separately by a pulse source 7 (not shown), while the word lines < are excited by the pulse source 10 via a gate circuit 9 selected and switched on during the first time segment.

Während des ersten Zeitabschnittes werden Aus gangssignale von der Impulsquelle 8 an die Leitungen : gelegt, die als Bitleitungen mit den Treiber-FET's Ii verbunden sind. Gleichzeitig wird über die Leitung t von der Impulsquelle 7 eine Spannung an di( Steuerelektroden der FET's 18 gelegt, wodurch diese eingeschaltet werden. Abhängig von der Polarität dei über die Leitungen 3 angelegten Spannungen wird dei eine der über Kreuz gekoppelten FET's 19 in jeder Zelle ein- und der andere ausgeschaltet. Über das ünk< Element 2 des Registers 5 werden Spannungen an di< Steuerelektroden der FET's 19 und 17 gelegt, die dei rechten FET 19 einschalten und den linken ausschalten Wenn es sich bei den FET's um NPN-Transistoret handelt, ist an ihrer Steuerelektrode eine positive Spannung erforderlich, um die Transistoren einzuschal ten, vorausgesetzt, daß alle anderen Spannungen die richtige Größe haben und an der Steuerelektrode eine: solchen Transistors Spannung Null liegen muß, um ihrDuring the first period of time, output signals from the pulse source 8 are sent to the lines: placed as bit lines with the driver FET's Ii are connected. At the same time, a voltage is applied to di ( Control electrodes of the FET's 18 placed, whereby these are switched on. Depending on the polarity of the Voltages applied across lines 3 become one of the cross-coupled FETs 19 in each cell on and the other off. Via the ünk <element 2 of the register 5, voltages at di < Control electrodes of FETs 19 and 17 are placed, which switch on the right FET 19 and switch off the left one If the FETs are NPN transistors, there is a positive on their control electrode Voltage required to turn the transistors on, provided that all other voltages match the Have the correct size and at the control electrode a: such transistor voltage must be zero to her

auszuschalten. Weiterhin wird vorausgesetzt, daß der rechte FET 19 der Speicherzelle in eingeschalteter Stellung eine binäre Eins darstellt. Wenn eine positive Spannung auf die Steuerelektrode des rechten FET 19 über den FET 18 gegeben wird und die Steuerelektrode des linken FET 19 auf Erdpotential gehalten wird, wird der rechte FET 19 eingeschaltet. Wenn die Potentiale von den Leitungen 3 und 6 abgeschaltet werden, behält die Speicherzelle ihren Zustand bei und in ihrem Ruhezustand wird eine positive Spannung an der Steuerelektrode des rechten FET 19 der linken Speicherzelle des Teiles 5 aufrechterhalten. Dieses Potential steht über die Leitung 12 mit einer Torschaltung 9 in Verbindung, die in F i g. 4 durch einen FET gebildet wird, an dessen Steuerelektrode das Potential angelegt ist. Die Torschaltung 9 ist über die gemeinsame Leitung 11 mit der nicht dargestellten Impulsquelle 10 und mit der Verbindungsleitung 4 verbunden, die für ihre angeschlossenen Speicherzellen 2 als Wortleitung fungiert.turn off. It is also assumed that the right FET 19 of the memory cell is switched on Position represents a binary one. If a positive voltage is applied to the control electrode of the right FET 19 is given via the FET 18 and the control electrode of the left FET 19 is held at ground potential the right FET 19 switched on. If the potentials from lines 3 and 6 are switched off, hold the memory cell is in its state at and in its idle state is a positive voltage across the Control electrode of the right FET 19 of the left memory cell of part 5 is maintained. This Potential is connected via line 12 to a gate circuit 9, which is shown in FIG. 4 through one FET is formed, to whose control electrode the potential is applied. The gate circuit 9 is on the common line 11 with the pulse source 10, not shown, and with the connecting line 4 connected, which acts as a word line for their connected memory cells 2.

Während eines zweiten Zeitabschnittes wird die Impulsquelle 8 erregt und zu speichernde Informationen werden auf die allen Speicherzellen in einer Spalte gemeinsamen Leitungen 3 gegeben. Gleichzeitig wird eine Spannung von der nicht dargestellten Impulsquelle »5 10 an die gemeinsame Leitung 11 jeder Torschaltung 9 gelegt, die ihrerseits wieder mit anderen nicht dargestellten Leitungen 4 verbunden ist. Da nur die linke Speicherzelle des Registers 5 gerade eine binäre Eins speichert, wird nur die damit verbundene Torschaltung 9 eingeschaltet und Informationen nur in den Speicher/eilen gespeichert, die mit der an die Torschaltung 9 angeschlossenen Leitung 4 verbunden sind. Somit werden alle Speicherzellen in der Zeile unter dem Register 5 während eines zweiten Zeitabschnittes betätigt und Informationen in Form binärer Einsen und Nullen darin gespeichert. Durch die Wahl einer anderen Torschaltung 9 wird die Zeile von Speicherzellen ausgewählt, die über die Leitung 4 mil dieser Torschaltung verbunden ist.During a second period of time, the pulse source 8 is excited and information to be stored are applied to the lines 3 common to all memory cells in a column. At the same time will a voltage from the pulse source (not shown) »5 10 to the common line 11 of each gate circuit 9 placed, which in turn is connected to other lines 4, not shown. Since only the left memory cell of register 5 is currently storing a binary one, only the one connected to it will be Gate circuit 9 is switched on and information is only stored in the memory / rush that was sent to the Gate circuit 9 connected line 4 are connected. Thus, all of the memory cells in the row are below the register 5 operated during a second period of time and information in the form of binary ones and Zeros stored in it. By choosing a different gate circuit 9, the row of memory cells selected, which is connected via the line 4 mil this gate circuit.

Die Speicherzellen der F i g. 4 werden während eines ersten Zeitabschniues der Lescoperation ausgelesen, indem die Torschaltung 9 ausgewählt wird wie in dem ersten Zeitabschnitt bei der Schreiboperation. Während eines zweiten Zeitabschnittes der Leseoperation wird eine Spannung von der Impulsquelle 12 über die Leitung 11 und die Torschaltung 9 an die Wortleitung 4 gelegt Das Anlegen des Impulses macht die FET's 18 leitend und stellt dadurch einen Leitungsweg von Erdpotentia über den eingeschalteten FET 19 (rechter FET dei Speicherzelle), die Bitleitung 3 und den Schalter 16 zun Abfrageverstärker 17 her.The memory cells of FIG. 4 are read out during a first time segment of the reading operation, by selecting the gate circuit 9 as in the first period in the write operation. While A second period of the read operation applies a voltage from the pulse source 12 across the line 11 and the gate circuit 9 are placed on the word line 4 The application of the pulse makes the FETs 18 conductive and thereby provides a conduction path for earth potential via the switched-on FET 19 (right FET of the memory cell), the bit line 3 and the switch 16 Interrogation amplifier 17 ago.

Hierzu 2 Blatt Zeichnungen 709 β For this purpose 2 sheets of drawings 709 β

Claims

Patent claims:

1. Integrated semiconductor memory consisting of decoders, control circuits and memory cells a semiconductor substrate, with a time shift of both the selection signals and the Read / write signals with multiple use of existing transmission paths and circuits, d a through characterized in that the data and address information are consecutively over time one and the same information input of the memory can be given, with writing / reading takes place word by word, and a word line in the first time segment as an address register and in the second Time segment serves as a data register.

2. semiconductor memory according to claim 1, characterized characterized in that the selection of the first line of the memory serving as a register (5) in several Periods takes place and that for each additional period of time an additional part (5 ') of the first word line of memory is used as a register.

J. Semiconductor memory according to Claims 1 and 2, characterized in that the additional Part (5 ') of coded address information transmitted in the first time segment of a write or read operation to a decoder (16) arranged in a manner known per se on the substrate for Decoding is given.

4. Semiconductor memory according to Claims 1 to 3, characterized in that the memory cells (2) and the registers (5, 5 ') are constructed from field effect transistors (18 and 19).