DE1909344C3

DE1909344C3 - Device for controlling the sequence of instructions in an electronic data processing system

Info

Publication number: DE1909344C3
Application number: DE19691909344
Authority: DE
Inventors: Edward Henry Los Gatos Calif. Sussengruth (V.St.A.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1968-02-29
Filing date: 1969-02-25
Publication date: 1976-12-02

Description

Die Erfindung betrifft eine Einrichtung zur Steuerung der Instruktionsfolge in einer elektronischen Datenverarbeitungsanlage nach dem Oberbegriff desThe invention relates to a device for controlling the sequence of instructions in an electronic Data processing system according to the generic term of

ίο Anspruchs 1.ίο claim 1.

Die Erzeugung einer geeigneten Instruktionsfolge in elektronischen datenverarbeitenden Anlagen ist ein kritisches Problem, da von ihm die optimale Ausnutzung einer Anlage weitgehend abhängt. Bei einemThe generation of a suitable sequence of instructions in electronic data processing systems is a critical problem, as the optimal utilization of a system largely depends on it. At a

nicht optimalen Instruktionsfluß treten in dem System Wartezeiten auf, da einzelne Funktionsgruppen für die Lösung eines Problemes auf dringend benötigte Instruktionen, die erst später erzeugt werden, warten müssen. Ein optimaler Instruktionsfluß steuert dasLess than optimal instruction flow occurs in the system waiting times because individual function groups for the solution of a problem waiting for urgently needed instructions that are generated later have to. An optimal flow of instructions controls this

ao System dagegen so, daß alle Funktionsgruppen kontinuierlich und zügig an der Problemlösung arbeiten können.ao system, on the other hand, in such a way that all functional groups work continuously and quickly to solve the problem be able.

Die bekannten Einrichtungen zur Steuerung der Instruktionsfolge versuchen dieses Problem auf ver-The known devices for controlling the instruction sequence attempt this problem on various

s5 schiedene Weise zu lösen.s5 different ways to solve.

Der einfachste Weg hierfür ist eine generelle Erhöhung der Arbeitsgeschwindigkeit der entsprechenden Einrichtungen, um so den Zeitverlust, der durch das. Warten auf die nächste Instruktion entsteht, wieder wettzumachen. Dieser Weg ist jedoch unbefriedigend, da sich die Geschwindigkeitssteigerung gegenwärtig bereits stark einem Grenzwert nähert. Darüber hinaus verfügt dann andererseits die zentrale Vearbeitungseinheit über einen bestimmten Betrag nicht genutzter Kapazität während der Wartezeiten. Bei einem anderen bekannten Weg zur Lösung dieses Problems wird der erwartete Instruktionsfluß entsprechend den Erfordernissen des Problems ausgewertet. Das heißt mit anderen Worten, daß eine Vorausschau zur Erkennung dtssen, was zur Problemlösung notwendig ist, durchgeführt wird. Manchmal führt diese Art der Auswertung zu guten, manchmal aber auch zu weniger guten Resultaten, so daß auch hier die volle Kapazität des datenverarbeitenden Systems nicht ausgenutzt werden kann.The easiest way to do this is to increase it across the board the working speed of the corresponding facilities, so as to reduce the time lost by that. Waiting for the next instruction arises to make up for it. However, this path is unsatisfactory, since the increase in speed is currently already approaching a limit value. About it In addition, the central processing unit then has a certain amount at its disposal unused capacity during waiting times. Another known route to the solution With this problem, the expected instruction flow is evaluated according to the requirements of the problem. In other words, a look-ahead is needed to identify what will solve the problem necessary is carried out. Sometimes this kind of evaluation leads to good results, sometimes but also to less good results, so that here too the full capacity of the data processing System cannot be exploited.

Ein besonderes Problem bei den bekannten Einrichtungen stellen die Verzweigungsoperationen dar. Wenn nämlich ein konventionell aufgebauter Datenrechner eine Verzweigungsinstruktion erreicht, dann muß die zentrale Einheit so lange warten, bis die nächste Instruktion während dieser Verzweigungsopeiration vom Speicher eintrifft. Fortschrittlichere Datenrechner verwenden deshalb Einrichtungen zur Instruktions-Vorausschau, die aber, wie bereits erwähnt, nicht in allen Fällen optimale Resultate liefern.The branch operations represent a particular problem with the known devices. If a conventionally constructed data computer reaches a branch instruction, then the central unit must wait until the next instruction during this branch operation arrives from memory. More advanced data computers therefore use facilities for Instruction preview, which, as already mentioned, does not always produce optimal results deliver.

Es ist daher die Aufgabe der Erfindung, diese Nachteile der bekannten Einrichtungen zur Steuerung des Instruktionsflusses in elektronischen datenverarbeitenden Anlagen zu überwinden und die Instruktionsfolge innerhalb einer Datenverarbeitungsanlage so aufzubauen, daß sie die Kapazität des Systems möglichst bis zu seiner Grenze ausnutzt.It is therefore the object of the invention to overcome these disadvantages of the known control devices overcoming the flow of instructions in electronic data processing systems and the sequence of instructions within a data processing system in such a way that it increases the capacity of the system exploited to its limit if possible.

Für eine Einrichtung zur Steuerung der Instruktionsfolge in einer elektronischen Datenverarbeitungsanlage wird diese Aufgabe der Erfindung durch die im Anspruch 1 angegebenen Merkmale gelöst.
Weitere Ausgestaltungen und vorteilhafte Weiter-For a device for controlling the instruction sequence in an electronic data processing system, this object of the invention is achieved by the features specified in claim 1.
Further refinements and advantageous further

(f(f

jBdungen der Erfindung sind den Unteransprüchen tu entnehmen.Subjects of the invention are the dependent claims do take out.

Der durch die Erfindung hauptsächlich erzielte Vorteil besteht also darin, daß der Instruktionsfluß so gesteuert wird, daß eine weitgehend optimale Ausnutzung der Systemkapazität erzielt wird.The main advantage achieved by the invention is that the flow of instructions so is controlled so that a largely optimal utilization of the system capacity is achieved.

Weitere Vorteile sind die Erhöhung des Bedienungskomforts, beispielsweise daduroh, daß der Programmierer die Möglichkeit hat, den Vorabruf vou Instruktionen bei einem Hochgeschwindigkeitsrechner zu steuern. Ferner ist es ihm nun möglich, Adressen direkt in zusätzliche Steuerregister zu laden und/oder andere- zugeordnete Operationen fortlaufend zu unterdrücken.Further advantages are the increase in the ease of use, for example because the programmer has the ability to prefetch instructions from a high-speed computer to control. It is also now possible for him to load addresses directly into additional control registers and / or other associated operations on an ongoing basis to suppress.

Femer ist ein Vorteil dieser Instruktions-Folgesteuerung, daß das Aneinanderreihen der Instruktionen in adaptiver Weise vorgenommen werden kann, d. h., daß die Instruktionsfolce sich nach speziellen Erfordernissen des Systems richten kann. Dieses Adaptionsvermögen der Instruktions-Folgesteuerung wird dadurch erreicht, daß sich diese an eine Anzahl vorhergegangener Verzweigungsinstruktionsflüsse erinnern kann, das Auftreten eines solchen früheren Verzweigungsinstruktionsflusses erkennen und diese Information gegebenenfalls bei der Verarbeitung der im Augenblick vorliegenden Verzweigungsinstruktion verwerten kann.Another advantage of this instruction sequencing is that the sequencing of the instructions are carried out in an adaptive manner can, d. This means that the instruction sequence can be based on special requirements of the system. This The ability of the instruction sequencer to adapt is achieved in that it adopts a number of previous branch instruction flows can remember the occurrence of one Recognize earlier branch instruction flow and use this information when processing the currently available branch instruction can use.

Schließlich liegt auch ein weiterer Vorteil der Erfindung darin, daß alle diese Aufgaben nut einem Minimum an zusätzlichen Einrichtungen durchgeführt werden können.Finally, another advantage of the invention is that all of these tasks can be done in one Minimum of additional facilities can be carried out.

Im folgenden werden Ausführungsbeispiele der Erfindung an Hand von Zeichnungen beschrieben. Es zeigtIn the following, exemplary embodiments of the invention are described with reference to drawings. It indicates

F i g. 1 ein vereinfachtes Blockschaltbild einer Ausführungsfonn der Erfindung,F i g. 1 is a simplified block diagram of an embodiment the invention,

F i g. 2 ein Blockschaltbild eines Ausführungsbeispiels der Erfindung, in dem das Zusammenwirken wesentlicher Funktionseinheiten ausführlicher dargestellt ist,F i g. 2 is a block diagram of an embodiment of the invention in which the interaction essential functional units are shown in more detail,

F i g. 3 das Blockschaltbild einer bevorzugten Ausführungsform der Erfindung und dieF i g. 3 shows the block diagram of a preferred embodiment of the invention and FIG

F i g. 4 a bis 4 g, zusammengelegt nach F i g. 4, eine ausführliche Darstellung der Schaltungsanordnung des bevorzugten Ausführungsbeispiehs der Erfindung.F i g. 4 a to 4 g, collapsed according to F i g. 4, a detailed representation of the circuit arrangement of the preferred embodiment of the invention.

In F i g. 1 ist ein Instruktionserzeuger 10 dargestellt, welcher eine Folge von bedeutsamen, adressierten Instruktionen in codierter Form auf die Leitung 11 für die Instruktionseinheit 12 zur Verfugung stellt. Diese Instruktionen enthalten Daten, die von der Instruktionsausführungseinheit 12 sowohl als Instruktionen als auch als Daten verarbeitet werden sollen. Die Folge, in der diese Instruktionen von dem Instruktionserzeuger 10 generiert werden, wird sowohl durch die für die Erzeugung einer Problemlösung erforderlichen Operationen, als auch durch die Verfügbarkeit bestimmter Teile der Instruktionsausführungseinheit 12 zur Durchführung dieser Operationen bestimmt. Daher überwacht die Instruktions-Folgesteuereinheit 14 fortwährend den Strom von Instruktionen, welcher von dem Instruktionserzeuger 10 ausgeht, dadurch, daß sie die Instruktionsadressen kontrolliert. Die Instruktionsfolge-Steuereinheit 14 enthält eine Reihe vc.s Instruktionen, die zur Veränderung des Instruktionsstromes dienen, welcher von dem Instruktionserzeuger 10 im Hinblick auf eine stärker ausgebildete Kenntnis von Operationen, die für die Lösung eines gegebenen Problems benötigt werden, und in Abhängigkeit von der Verfügbarkeit bestimmter Teile der Instruktionsausführungseinheit 12 erzeugt wird. Die Funktion der Instruktionsfolge-Steuereinheit 14 besteht dann darin, die Instruktionen, die vom Instruktionserzeuger 10 ausgehen, zu kontrollieren und beim Auftreten einer oder mehrerer Instruktionen die Operation des Instruktionserzeugers 10 zu modifizieren, damit eine wirkungsvolle Verwendung der Instruktionseinheit 12 möglich ist. DiesesIn Fig. 1 shows an instruction generator 10 which has a sequence of significant, addressed Instructions in coded form on the line 11 for the instruction unit 12 is available. These instructions contain data generated by the instruction execution unit 12 as both instructions as well as to be processed as data. The sequence in which these instructions come from the instruction generator 10 is generated both by the generation of a problem solution operations required, as well as the availability of certain parts of the instruction execution unit 12 intended to perform these operations. Therefore, the instruction sequencer monitors 14 continuously the stream of instructions which originates from the instruction generator 10, by checking the instruction addresses. The instruction sequence control unit 14 includes a series of vc.s instructions, which serve to change the instruction stream, which from the instruction generator 10 with a view to a more developed knowledge of operations, which are needed to solve a given problem, and depending on the availability certain parts of the instruction execution unit 12 is generated. The function of the instruction sequence control unit 14 then consists in checking the instructions that are issued by the instruction generator 10 and when one or more instructions occur, the operation of the instruction generator 10 to be modified so that the instruction unit 12 can be used effectively. This

ίο wird durch die Überwachung der Adressen erreicht, die für die Instruktionen repräsentativ sind.ίο is achieved by monitoring the addresses, which are representative of the instructions.

F i g. 2 zeigt ein Ausführungsbeispiel der Erfindung ausführlicher. Der Instruktionserzeuger 10 besteht aus einem Hauptspeicher 20, der mit dem Abruf-F i g. 2 shows an embodiment of the invention in more detail. The instruction generator 10 exists from a main memory 20, which with the retrieval

i£. register 22 zusammenarbeitet (die Bezeichnung Register bedeutet in der vorliegenden Beschreibung sowohl ein einzelnes Register als auch eine Anzahl zugehöriger Register, die einen funktioneilen Zusammenhang besitzen). Im Hauptspeicher 20 sind die Instruktionen an adressierbaren Speicherplätzen gespeichert. Diese Instruktionen werden vom Hauptspeicher 20 durch bestimmte Signale abgerufen, die über die Leitung 24 angelegt werden. Die abgerufenen Instruktionen werden dann über die Leitung 26 zu dem Abrufregister 22 übertragen. Wie bereits erwähnt, werden die Instruktionen vom Abrufregister 22 über die Leitung 11 zu der Instruktionsausführungseinheit 12 übertragen. Die Instruktionsfolge-Steuereinheit 14 besteht aus einer Vergleichsschaltung 28 und einem Vorabruf-Folgesteuerregister 30. Die Vergleichsschaltung empfängt über die Leitung 29 an ihrem ersten Eingang die Instruktionsadressen, die vom Instruktionserzeuger 10 über die Leitung 11 übertragen werden. Der zweite Eingang der Vergleichsschaltung 28 empfängt die Adressen bestimmter Instruktionen, die in dem Vorabruf-Folgesteuerregister 30 gespeichert sind. Sie werden über die Leitung 31 zu diesem zweiten Eingang übertragen. Wenn eine Gleichheit zwischen den Instruktionsadressen auf den Leitungen 29 und 31 festgestellt wird, dann erzeugt die Vergleichsschaltung 28 ein Signal, welches über die Leitung 32 zu dem Vorabruf-Folgesteuerregister 30 übertragen wird. Dieses über die Leitung 32 übertragene Signal der Vergleichsschaltung bewirkt, daß das Vorabruf-Folgesteuerregister 30 eine Instruktionsadresse erzeugt, die in ihm gespeichert ist. Diese Instruktionsadresse wird über die Leitung 34 zu dem Eingang des Abrufregisters 22 übertragen, wodurch die Operation im Abrufregister 22 unterbrachen und daduroh der über Leitung 11 zur Verfügung gestellte Instruktionsfiuß modifiziert wird. Die Instruktionsausführungseinheit 12 arbeitet dann gemäß der modifizierten Instruktionsfolge.i £. register 22 works together (the name Register in the present description means both a single register and a number of associated ones Registers that have a functional relationship). The instructions are in main memory 20 stored in addressable storage locations. These instructions are from main memory 20 called up by certain signals that are applied via the line 24. The retrieved Instructions are then transferred to the polling register 22 over the line 26. As already mentioned, the instructions are from the fetch register 22 via the line 11 to the instruction execution unit 12 transferred. The instruction sequence control unit 14 consists of a comparison circuit 28 and a prefetch sequence control register 30. The comparison circuit receives over line 29 their first input the instruction addresses that are sent by the instruction generator 10 via the line 11 be transmitted. The second input of the comparison circuit 28 receives the addresses of specific ones Instructions stored in prefetch sequence control register 30. You will be on the line 31 is transmitted to this second input. If there is an equality between the instruction addresses is detected on lines 29 and 31, then the comparison circuit 28 generates a signal which is transmitted over line 32 to the prefetch sequence control register 30. This over the line 32 transmitted signal of the comparison circuit causes the prefetch sequence control register 30 a Instruction address generated which is stored in it. This instruction address is over the line 34 to the input of polling register 22, thereby breaking the operation in polling register 22 and thereby the instruction flow made available via line 11 is modified. the The instruction execution unit 12 then operates in accordance with the modified instruction sequence.

In der ausführlicheren Darstellung eines Ausführungsbeispiels der Erfindung in F i g. 3 ist zunächst eine erste Reihe von Registern 50 gezeigt, die aus einer Anzahl individueller Register A 1 bis A 8 besteht. Diese Registeranordnung arbeitet mit einer zweiten Reihe von Registern 52 zusammen, die ausIn the more detailed illustration of an exemplary embodiment of the invention in FIG. 3, a first row of registers 50 is shown, which consists of a number of individual registers A 1 to A 8. This register arrangement cooperates with a second series of registers 52, which from

K₀ einer Anzahl individueller Register Bl bis B 8 besteht. Der ersten Registeranordnung 50 ist ein »-Register 54 zugeordnet, welches mit dem EB/4-Register 56, das zur Speicherung einer effektiven Verzweigungsadresse vorgesehen ist, zusammenarbeitet, wobei das EBA- K ₀ consists of a number of individual registers B1 to B 8. The first register arrangement 50 is assigned a »register 54 which cooperates with the EB / 4 register 56, which is provided for storing an effective branch address, the EBA-

Register die Instruktionsadresse enthält, zu welcher die Steuerung de» zugeordneten Systems beim Auftreten eines Verzweigungs- (oder anderen) Steuersignals übergeht. Ein a-Register-Adressenerzeuger 58Register contains the instruction address to which the control of the assigned system occurs when it occurs of a branch (or other) control signal. An a-register address generator 58

lädt das α-Register 54, während der EBA -Adressenerzeuger 60 das EBA-Register 56 lädt. Ferner ist mit jedem Register Al bis A 8 und dem Λ-Register 54 eine Gültigkeitsbit-Schaltung verbunden, von der aber zur Vereinfachung nur die Teilschaltungen 62, 63, 64 und 66 dargestellt sind. Ein Rückstellimpuls-Generator 68 erzeugt einen Impuls für eine oder alle Teilschaltungen der Gültigkeitsbit-Schaltung, wie noch ausführlicher erläutert wird. Ein Vorabruf-Argumentregister 70 wird zu Beginn der Operation von dem Vorabruf-Argumentadressenerzeuger 72 geladen. Ferner ist ein Lade-Argumentregister 74 vorgesehen, welches die Ladung einer neuen Steuerinstruktionsadresse in das Vorabruf-Argumentregister 70 steuert. Es sei an dieser Stelle darauf hingewiesen, daß das α-Register 54 und das Lade-Argumentregister 74 ein und dasselbe Register sein können. In F i g. 3 wurden sie für eine vereinfachte Beschreibung so dargestellt, als seien sie zwei Register.loads the α register 54, while the EBA address generator 60 loads the EBA register 56. Furthermore, a valid bit circuit is connected to each register A1 to A 8 and the Λ register 54, of which, however, only the subcircuits 62, 63, 64 and 66 are shown for the sake of simplicity. A reset pulse generator 68 generates a pulse for one or all of the subcircuits of the valid bit circuit, as will be explained in more detail below. A prefetch argument register 70 is loaded from the prefetch argument address generator 72 at the beginning of the operation. A load argument register 74 is also provided which controls the loading of a new control instruction address into the prefetch argument register 70. It should be noted at this point that the α register 54 and the load argument register 74 can be one and the same register. In Fig. 3 they have been shown as if they were two registers for a simplified description.

Es ist ein wesentlicher Bestandteil des Betriebsablaufes des Ausführungsbeispiels der Erfindung, daß ein Vergleich zwischen dem Inhalt des Vorabruf-Argumentregisters 70 und der ersten Registergruppe 50 und dem α-Register 54 durchgeführt wird. Wenn die zugeordneten Gültigkeitsbit-Schaltungen in einem Zustand eingestellt wurden, welcher eine positive Richtung anzeigt, und wenn eine Gleichheit zwischen dem Inhalt des Vorabruf-Argumentregisters 70 und einem der Register A 1 bis A 8 oder dem α-Register 54 festgestellt wurde, dann wird der Inhalt des zugeordneten Registers Bl bis BS oder des EBA -Registers 56 zu dem Vorabruf-Argumentregister 70 übertragen. Gleichzeitig wird der Inhalt eines Registers aus der zweiten Registergruppe 52 oder des LBa -Registers 56 zu dem Hauptspeicher 20 (F i g. 2) übertragen und eine adressierte Instruktion vom Hauptspeicher 20 abgerufen. Auf diese Weise wird die InstruktionsfoLge, die zu der Instruktionsausführungseinheit 12 übertragen wird, variiert, und eine neue Instruktionsfolge zu der Einheit 12 übertragen. Es ist hierbei zu beachten, daß das Vorabruf-Argumentregister 70 die gleiche Funktion durchführt wie das Abrufregister 22 (F i g. 2), so daß daher in bestimmten Realisierungen für beide das gleiche Register verwendet werden kann.It is an essential part of the operation of the embodiment of the invention that a comparison be made between the contents of the prefetch argument register 70 and the first register group 50 and the α register 54. If the associated valid bit circuits have been set in a state indicating a positive direction and if an equality has been found between the contents of the prefetch argument register 70 and any one of registers A 1 to A 8 or the α register 54 , then will the content of the assigned register B1 to BS or of the EBA register 56 is transferred to the prefetch argument register 70. At the same time, the content of a register from the second register group 52 or the LBa register 56 is transferred to the main memory 20 (FIG. 2) and an addressed instruction is fetched from the main memory 20 . In this way, the instruction sequence which is transmitted to the instruction execution unit 12 is varied, and a new instruction sequence is transmitted to the unit 12. It should be noted here that the prefetch argument register 70 performs the same function as the fetch register 22 (Fig. 2), so the same register may be used for both in certain implementations.

Für die Anordnung nach F i g. 3 ist auch eine zweite Betriebsart verfügbar. Diese Betriebsart setzt die Anordnung in die Lage, längst vergangene Verzweigungen für die Operationssteuerung zu verwenden. Das bedeutet, daß, wenn das System auf eine frühere Verzweigungsadresse stößt, angenommen wird, daß die Instruktionsfolge in der gleichen Weise verändert werden sollte, als wenn diese Verzweigungsadresse früher aufgetreten wäre. Um dieses zu erreichen, wird ein Vergleich zwischen dem α-Register 54 (Lade-Argumentregsster 54) und jedem der Register Al bis Λ 8 durchgeführt. Bei Feststellung der Gleichheit oder wenn eine Gültigkeitsbit-Teilschaltung eines der erwähnten Λ-Register auf 0 zurückgestellt wird, dann wird der Inhalt des bestimmten A-Registers verschoben, der Inhalt des «-Registers 54 in die erste Registergruppe 50 eingefügt und der Inhalt des FB^4-Registers 56 in die zweite Registergruppe 52 übertragen. Zum besseren Verständnis der Erfindung wird nun die Erläuterung der Erfindung an Hand der ausführlicheren F i g, 4 fortgesetzt Hierzu wird zunächst die Struktur der Fig. 4 und dann die Operation dieser Struktur erläutertFor the arrangement according to FIG. 3 a second operating mode is also available. This mode of operation enables the arrangement to use branches that have long since passed for operation control. This means that if the system encounters an earlier branch address, it will assume that the instruction sequence should be changed in the same way as if that branch address had occurred earlier. To achieve this, a comparison is made between the α register 54 (load argument register 54) and each of the registers A1 to Λ 8. If equality is found or if a valid bit subcircuit of one of the mentioned Λ registers is reset to 0, then the content of the specific A register is shifted, the content of the «register 54 is inserted into the first register group 50 and the content of the FB ^ 4 register 56 is transferred to the second register group 52 . For a better understanding of the invention, the explanation of the invention will now be continued with reference to the more detailed FIG. 4. For this purpose, first the structure of FIG. 4 and then the operation of this structure will be explained

Im Zusammenhang mit dieser Erläuterung der F i g. 4 wird noch einmal daran erinnert, daß der Inhalt des Vorabruf-Argumentregisters 70 mit dem Inhalt der Register A 1 bis A 8 und des α-Registers 54 verglichen werden muß, daß eine Gleichheit zwischen dem Inhalt der genannten Register überprüft und eine Übertragung des Inhaltes eines zugeordneten Registers zu dem Vorabruf-Argumentregister 70 durchgeführt werden muß. Das Vorabruf-Argumentregister 70 besteht aus einer Anzahl von Flipflops, von denen einer, der Flipflop 100, näher bezeichnet ist. Die Anzahl der notwendigen Flipflops dieses Registers entspricht der Anzahl von Bits, die ein Instruktionswort besitzt. In gleicher Weise besitzen die Register A 1 bis A 8 und Bl bis BS ebenso viele Flipflopstufen wie das Vorabruf-Argumentregister 70. Das Register A 1 ist in der F i g. 4 c dargestellt. Eine seiner Flipflopstufen ist mit 104 bezeichnet. In ähnlicher Weise ist das Register A 2 mit 105 und eine seiner Flipflopstufen mit 106 gekennzeichnet. Schließlich ist das Register A S mit 108 und eine seiner Flipflopstufen mit 110 bezeichnet.In connection with this explanation of FIG. 4 it is reminded once again that the contents of the prefetch argument register 70 must be compared with the contents of the registers A 1 to A 8 and the α-register 54, that an equality between the contents of said registers is checked and a transfer of the contents of a register associated with the prefetch argument register 70 must be performed. The prefetch argument register 70 consists of a number of flip-flops, one of which, flip-flop 100, is further identified. The number of flip-flops required in this register corresponds to the number of bits that an instruction word has. In the same way, the registers A 1 to A 8 and B1 to BS have the same number of flip-flop stages as the prefetch argument register 70. The register A 1 is shown in FIG. 4c shown. One of its flip-flop stages is denoted by 104. Similarly, register A 2 is identified by 105 and one of its flip-flop stages is identified by 106 . Finally, the register AS is denoted by 108 and one of its flip-flop stages is denoted by 110.

Die F i g. 4 d zeigt die Register der zweiten Gruppe, und zwar das Register B1, welches mit 112, das Register 52, welches mit 116 und das Register BS, welches mit 120 bezeichnet ist. Von diesen Registern ist jeweils eine Flipflopstufe näher bezeichnet. Das sind die Flipflopstufen 114, 118 und 122. Jede der bezeichneten Flipflopstufen enthält beispielsweise das Bit der höchsten Ordnung eines Wortes, welches in dem zugehörigen Register gespeichert ist. Die Gültigkeitsbit-Teilschaltungen 62, 63, 64, 66 enthalten jeweils eine einzelne Flipflopstufe. Die Gültigkeitsbit-Teilschaltung, beispielsweise die Schaltung 52, besitzt ein ODER-Tor, z. B. das ODER-Tor 104, das als Eingang für die Null-Bitstellen der Gültigkeitsbit-Teilschaltung vorgesehen ist. Ein Eingang zu jedem der ODER-Tore, beispielsweise zu dem ODER-Tor 124, wird von dem Rückstellimpuls-Generator 68 gesteuert. Wenn z. B. eine Gültigkeitsbit-Teilschaltung, beispielsweise die Teüschaltung 62, in ihren »Null «-Zustand gebracht wird, dann ignoriert die Anordnung im wesentlichen den Inhalt der A-B-Regisler, die mit dieser Gültigkeitsbit-TeilschaltungThe F i g. 4 d shows the registers of the second group, specifically the register B 1, which is labeled 112, the register 52 which is labeled 116 and the register BS, which is labeled 120. One flip-flop stage of each of these registers is designated in more detail. These are the flip-flop stages 114, 118 and 122. Each of the designated flip-flop stages contains, for example, the bit of the highest order of a word, which is stored in the associated register. The valid bit subcircuits 62, 63, 64, 66 each contain a single flip-flop stage. The valid bit subcircuit, for example circuit 52, has an OR gate, e.g. B. the OR gate 104, which is provided as an input for the zero bit positions of the valid bit subcircuit. An input to each of the OR gates, for example to OR gate 124, is controlled by reset pulse generator 68. If z. If, for example, a valid bit subcircuit, for example subcircuit 62, is brought into its "zero" state, then the arrangement essentially ignores the content of the AB regulator which is connected to this valid bit subcircuit

(beispielsweise die Register 102 und 112) verbunden sind. Für den Betrieb dieser Schaltungsanordnung sind auch Zeitsteuerimpulse erforderlich. Verschiedene Zeitimpulsgeneratoren sind in F i g. 4 dargestellt. Der Impulsgenerator 128 erzeugt beispielsweise(e.g. registers 102 and 112) are connected. Timing pulses are also required for the operation of this circuit arrangement. Various timing pulse generators are shown in FIG. 4 shown. The pulse generator 128 generates, for example

einen A -Impuls, während der Impulsgenerator 130 einen /1'-Impuls erzeugt. Ferner erzeugt der Impulsgenerator 132 einen A 'D-Impuls und schließlich der Impulsgenerator 134 einen viD-Impuls. Diese Zeitimpulse werden an die verschiedenen Komponentenan A pulse while the pulse generator 130 generates a / 1 'pulse. Further, the pulse generator 132 generates an A 'D-pulse, and finally, the pulse generator 134 a viD pulse. These timing pulses are sent to the various components

der Schaltungen angelegt. Die verschiedenen von den Impulsgeneratoren abgehenden Leitungen sind numeriert und entsprechen in ihrer Numerierung den Eingangsleitungen, die bei verschiedenen !Komponenten für die Zufuhr der Zeitsteaersignale vorgesehen sind.of the circuits created. The various lines leaving the pulse generators are numbered and correspond in their numbering to the input lines that are used in various components are provided for the supply of the time steaer signals.

So liefert z. B. der Impulsgenerator 130 einen Impuls auf der Leitung 135 an die Verzögerungiischaltung (V) 136 in Fig. 4e. Ferner sind in der Fig. 4 verschiedene Kabel vorgesehen, beispielsweise das Kabel 156, welches den Inhalt der Register Bl bis 58 oderFor example, B. the pulse generator 130 sends a pulse on the line 135 to the delay circuit (V) 136 in Fig. 4e. Furthermore, different cables are provided in FIG. 4, for example the cable 156, which contains the content of the registers B1 to 58 or

den Inhalt des EBA -Registers 56 zu dem Vorabruf-Argumentregister 70 überträgttransfers the contents of the EBA register 56 to the prefetch argument register 70

Wie bereits erwähnt, sind für den Betrieb der in F i g. 4 dargestellten Schaltungsstruktur zwei Betriebs-As already mentioned, for the operation of the in F i g. 4 circuit structure shown two operational

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arten vorgesehen. Die erste Betriebsart, die im folgenden erläutert wird, ist die »Vorabruf-Betriebsart«. In dieser Betriebsart soll eine Assoziation zwischen der Information, die im Vorabruf-Register 170 gespeichert ist, und der Information, die in einem der Register A1 bis A 8 oder dem «-Register 54 gespeichert ist, hergestellt weiden. Um dieses zu erreichen, ist es notwendig, daß zuerst die verschiedenen Register geladen werden. Das Vorabruf-Argumentregister 70 wird zuerst von den Signalen der zugeordneten ODER-Tore, wie beispielsweise dem ODER-Tor 73, geladen, welche von den Signalen des Vorabruf-Argumentadressenerzeugers 72 erregt werden. Das Laden der Register 50 und 52 wird noch im Zusammenhang mit der Ladebetriebsart näher beschrieben. types provided. The first operating mode, which is explained below, is the "prefetch mode". In this mode of operation, an association is to be established between the information stored in the prefetch register 170 and the information stored in one of the registers A 1 to A 8 or the «register 54. In order to achieve this it is necessary that the various registers are loaded first. The prefetch argument register 70 is first loaded by the signals from the associated OR gates, such as OR gate 73, which are excited by the signals from the prefetch argument address generator 72. The loading of registers 50 and 52 will be described in more detail in connection with the loading mode.

Zur Erläuterung der Assoziationsoperation, die während eines Vorabrufes notwendig ist, wird der Flipflop 100 im Vorabruf-Argumentregister 70 und der Flipflop 104 im A 1-Register näher betrachtet. Es ist hierbei zu beachten, daß der Flipflop 100 mit einer Torschaltung 158 verbunden ist und daß ähnliche Torschaltungen mit jedem der Füpflops im Vorabruf-Argumentregister 70 verbunden sind. Mit der Torschaltung 158 ist ebenfalls der A -Impulsgenerator 128 verbunden. Die Torschaltung 158 besitzt ihrerseits die beiden Ausgangsleitungen 160 und 161. Wenn ein A -Impulsgenerator 128 einen A -Impuls zu der Torschaltung 158 überträgt, erscheint ein Ausgangssignal auf der Leitung 160, wenn der Flipflop 100 in die »1«-Lage geschaltet wurde. Wenn dagegen der Flipflop 100 in seine »0«-Lage gebracht wurde, erscheint ein Ausgangssignal auf der Leitung 162. Die Leitung 160 führt hinab zu der ersten Reihe von Registern 50 und ist für das UND-Tor 164, welches mit dem Flipflop 104 des A !-Registers 102 verbunden ist, einer seiner Eingänge. In ähnlicher Weise erstreckt sich die Leitung 162 bis zu dem Eingang des UND-Tores 166, welches dem Fiipflop 104 des A -Registers 102 zugeordnet ist. Der andere Eingang des UND-Tores 164 ist mit der Nullbit-Stelle des Flipflops 104 verbunden. Der zweite Eingang des UND-Tores 166 führt zu der Einsbit-Stelle des Flipflop 104. Sollte der Flipflop 100 im Vorabruf-Argumentregister 70 sich in der »1«-Lage befinden, dann wird ein Ausgangssignal auf der Leitung 160 erzeugt. Dieses Signal dient als ein Eingangssignal für das UND-Tor 164. Um ein Ausgangssignal von dem UND-Tor 164 auf der Leitung 168 zu erhalten, ist es notwendig, daß sich der Flipflop 104 im A 1-Register 102 in seiner »0«-Lage befindet. In diesem Falle besteht keine Anpassung zwischen dem Flipflop 100 und dem Flipflop 104. Das bedeutet, daß ein Ausgangssignal auf der Leitung 168 des UND-Tores 164 oder ein Ausgangssignal auf der Leitung 170 des UND-Tores 166 anzeigt, daß keine Assoziation zwischen dem Flipfiop 100 im Vorabruf-Argumentregister 70 und der Flipflop 104 im A 1-Register 102 besiehtTo explain the association operation required during a prefetch, consider the flip-flop 100 in the prefetch argument register 70 and the flip-flop 104 in the A 1 register. It should be noted here that flip-flop 100 is connected to a gate circuit 158 and that similar gates are connected to each of the add flops in prefetch argument register 70. The A pulse generator 128 is also connected to the gate circuit 158. The gate circuit 158 in turn has the two output lines 160 and 161. When an A pulse generator 128 transmits an A pulse to the gate circuit 158, an output signal appears on the line 160 when the flip-flop 100 has been switched to the "1" position. If, on the other hand, the flip-flop 100 has been brought into its "0" position, an output signal appears on the line 162. The line 160 leads down to the first row of registers 50 and is for the AND gate 164, which is connected to the flip-flop 104 of the A ! Register 102 is connected to one of its inputs. In a similar way, the line 162 extends up to the input of the AND gate 166, which is assigned to the flip-flop 104 of the A register 102. The other input of AND gate 164 is connected to the zero bit position of flip-flop 104. The second input of AND gate 166 leads to the one-bit position of flip-flop 104. If flip-flop 100 in prefetch argument register 70 is in the "1" position, an output signal on line 160 is generated. This signal serves as an input signal to the AND gate 164. In order to receive an output signal from the AND gate 164 on the line 168, it is necessary that the flip-flop 104 in the A 1 register 102 is in its "0" - Location is located. In this case there is no matching between flip-flop 100 and flip-flop 104. This means that an output signal on line 168 of AND gate 164 or an output signal on line 170 of AND gate 166 indicates that there is no association between the flip-flop 100 in prefetch argument register 70 and flip-flop 104 in A 1 register 102

Ein ähnlicher Vergleich der Zustände der Flipflops im Vorabnif-Argumentregister 70 und dem A1-Register 102 erfolgt durch bitweises Vergleichen der Positionen mit Hilfe einer ähnlichen Schaltung. Daher zeigt jedes Signal, welches über die Leitungen 172 übertragen wird, an, daß zwischen dem Inhalt des Vorabruf-Argumentregisters 70 und dem A-Register 102, die analysiert werden, Ungleichheit bestehtA similar comparison of the states of the flip-flops in the preliminary argument register 70 and the A 1 register 102 is made by comparing the positions bit by bit with the aid of a similar circuit. Therefore, any signal carried over lines 172 indicates that there is a mismatch between the contents of the prefetch argument register 70 and the A register 102 which are being analyzed

Ebenso zeigt ein Signal auf den Leitungen 173, die dem A 2-Regisler 105 zugeordnet sind, an, daß Ungleichheit zwischen dem Inhalt des Vorabruf-Argurnentregisters 70 und dem A 2-Register 105 besteht. Wird eine solche Ungleichheit festgestellt, dann sollte der Inhalt des zugeordneten ßl-Registers (für das A 1-Register 102 ist dieses das Register 112) nicht zu dem Vorabruf-Argumentregister 70 übertragen werden. Die Blockierung dieser DatenübertragungAlso shows a signal on lines 173, the 2-Regisler are assigned 105 to the A, that disparity between the contents of the prefetch Argurnentregisters 70 and A is 2 register 105th If such an inequality is found, then the contents of the associated β1 register (for the A 1 register 102 this is register 112) should not be transferred to the prefetch argument register 70. The blocking of this data transmission

ίο vom B 1-Register 112 zu dem Vorabruf-Argumentregister 70 wird durch die Zusammenarbeit mit dem ODER-Tor 174 in Fig. 4d erreicht. Das ODER-Tor 174 empfängt als Eingang von den Leitungen 172 ein Signal, welches von einem der mit den Flipflops im Register 102 verbundenen UN D-Tore erzeugt wurde. Es ist zu beachten, daß mit jedem Flipflop (z.B. 104) im A 1-Register 102 zwei UND-Tore (z. B. 164, 166) verbunden sind. Das Ausgangssignal eines solchen UND-Tores gelangt über die Leitungenίο from the B 1 register 112 to the prefetch argument register 70 is accomplished through cooperation with the OR gate 174 in Figure 4d. The OR gate 174 receives as input from the lines 172 a signal which was generated by one of the UN D gates connected to the flip-flops in the register 102. It should be noted that two AND gates (e.g. 164, 166) are connected to each flip-flop (e.g. 104) in A 1 register 102. The output signal of such an AND gate arrives via the lines

ao 168 und 170 zu dem Kabel 172 und von dort zu dem Eingang des ODER-Tores 174. Wenn am Eingang des ODER-Tores 174 ein Signal anliegt, dann erzeugt dieses Tor auf der Ausgangsleitung 175 ein Ausgangssignal, welches zu dem Inverter 176 übertragen wird. Das Ausgangssignal des Inverters 176 wird zu dem UND-Tor 180 übertragen, welches als zweites Eingangssignal einen Impuls des Impulsgenerators 134 empfängt. Dieser Impuls ist die verzögerte Ausgabe des vom Impulsgenerator 128 erzeugten Impulses. Der Betrag der Verzögerung ist ausreichend, um die Assoziationsoperation zwischen dem Inhalt des Vorabruf-Argumentregisters 70 und dem A 1-Register 102 durchzuführen. Darüber hinaus muß auch noch eine andere Bedingung erfüllt werden. Diese Bedingung besteht darin, daß die Gültigkeitsbit-Teilschaltung 62 sich in dem »1 «-Zustand (Gültig-Zustand) befindet. Das UND-Tor 182 ermöglicht diese Prüfung mit Hilfe eines Impulses des Impulsgenerators 128 auf der Leitung 184. Sollte die Gültigkeitsbit-Teilschaltung 62 sich in dem »0«- Zustand befinden, dann wird von dem UND-Tor 182 ein Ausgangssignal über die Leitungen 172 zu dem Inverter 176 übertragen, welcher nun kein Ausgangssignal liefert. Daher kann auch das UND-Tor 180 kein Ausgangssignal liefern. Da ein solches Ausgangssignal fehlt, kann auch keines der Tore 185, 186 und 188, die dem B 1-Register 112 zugeordnet sind, geöffnet werden. Deshalb kann auch der Inhalt des ßl-Registers 112 nicht über diese Tore zu den Leitungen 156 übertragen werden. Die ebenfalls vorhandene Verzögerungsschaltung 183 dient nur dej Zeitsteuerung, d. h. der Synchronisation.ao 168 and 170 to the cable 172 and from there to the input of the OR gate 174. If a signal is present at the input of the OR gate 174, then this gate generates an output signal on the output line 175, which is transmitted to the inverter 176 . The output of inverter 176 is transmitted to AND gate 180, which receives a pulse from pulse generator 134 as a second input. This pulse is the delayed output of the pulse generated by pulse generator 128. The amount of delay is sufficient to perform the association operation between the contents of the prefetch argument register 70 and the A 1 register 102. In addition, another condition must also be met. This condition is that the valid bit subcircuit 62 is in the "1" state (valid state). The AND gate 182 enables this test with the aid of a pulse from the pulse generator 128 on the line 184 to the inverter 176, which now provides no output signal. Therefore, the AND gate 180 cannot provide an output signal either. Since there is no such output signal, none of the gates 185, 186 and 188, which are assigned to the B 1 register 112, can be opened either. Therefore, the content of the β1 register 112 cannot be transmitted to the lines 156 via these gates. The delay circuit 183, which is also present, is only used for timing, ie for synchronization.

Die Blockierung der Übertragung des Inhaltes von Register 112 wird also entweder durch eine Ungleichheit zwischen dem Inhalt des Vorabruf-Argumentregisters 70 und dem Inhalt des Registers 102 bewirkt, oder wenn sich die Gültigkeitsbit-Teilschaltung 62 in ihrer »0«-Lage befindet. Wenn eine Assoziation vorliegt, d.h. Gleichheit des:Inhaltes der ge nannten Register, dann wird der Inhalt des Register! 112 über die Torschaltungen 185, 186 und 188 au die Leitungen 156 übertragen, .'-_, The blocking of the transmission of the contents of register 112 is thus either caused by an inequality between the contents of the prefetch argument register 70 and the contents of the register 102, or when the valid bit subcircuit 62 is in its "0" position. If there is an association, ie equality of: the content of the named registers, then the content of the register! 112 transmitted to lines 156 via gates 185, 186 and 188, .'-_,

Für die anderen ^-Register 105 bis 108, finde diese Assoziationsoperation mit dem Inhalt des Vor abruf-Argumentregisters 70 in,ähnlicher Weise statt Es ist jedoch zu beachten, daß die Assoziaüonslei tungen vom Vorabruf-Argumentregister 70;(beispiels weise die Leitungen 160; 162) sowohl zu dem *-ReFor the other ^ registers 105 to 108, find this association operation with the contents of the prefetch argument register 70 takes place in a similar manner Note, however, that the association lines from the prefetch argument register 70; (ex assign lines 160; 162) to both the * -Re

609649/9609649/9

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gister 54 als auch zu den Registern A 1 bis A 8 führen. register 54 as well as to registers A 1 to A 8.

Für die Assoziationsoperation zwischen dem A-Register 54 und dem Vorabruf-Argumentregister 70 ist dem Λ-Register die Gültigkeitsbit-Teilschaltung 66 zugeordnet. Das «-Register 54 besteht ebenfalls aus einer Anzahl von Flipfiops, beispielsweise 177 und 179. Es enthält ebenso viele Flipflops wie das Vorabruf-Argumentregister 70. Das UND-Tor 178, welches der Gültigkeitsbit-Teilschaltung 66 zugeordnet ist, prüft mit Hilfe eines Impulses des /1-Impulsgenerators 128 auf der Leitung 184 den Zustand der Gültigkeitsbit-Teilschaltung 66. Wenn sich diese Schaltung in ihrer »1«-Lage, d. h. im Gültig-Zustand befindet, dann erzeugt das UND-Tor 178 kein Ausgangssignal. Wie Fig. 4e zeigt, ist der Ausgang des UND-Tores 178 mit den Leitungen 181 verbunden. Nach der Überprüfung des Zustandes derGültigkeitsbit-Teilschaltung 66 wird der Zustand der Flipflops im Vorabruf-Argumentregister 70 und dem Λ-Register 54 geprüft. Für diese Prüfung sind dem Flipflop 177 eine Anzahl von UND-Toren 182, 184 zugeordnet. Das UND-Tor 182 empfängt als Eingangssignal das Ausgangssignal der »1 «-Position des Flipflops 177. Ferner empfängt es über die Leitung 162 ein Signal aus der »((«-Position des Flipflops 100. Die Leitung 187, die Ausgangsleitung des UND-Tores 182, die Leitung 189 und die Ausgangsleitung des UND-Tores 184 werden als Kabel 181 weitergeführt. Sollten die Zustände des Flipflops 100 und des Flipflops 177 übereinstimmen, dann wird weder über die Leitung 187 noch über die Leitung 189 ein Ausgangssignal übertragen. Ferner wird ein ähnlicher Vergleich der Flipflops im ^-Register 54 mit den Flipfiops im Vorabruf-Argumentregister 70 durchgeführt. Sollte bei den Vergleichen Gleichheit festgestellt werden, und sollte die Gültigkeitsbit-Teilschaltung 66 sich in ihrem »1 «-Zustand befinden, dann erhält das ODER-Tor 190 in Fig. 4g keinen Eingangsimpuls. Der Inverter 192 erzeugt dann ein Eingangssignal für das UND-Tor 194, welches ebenfalls als Eingangssignal über die Leitung 148 einen Impuls vom Impulsgenerator 134 empfängt. Das Ausgangssignal des UND-Tores 194 auf der Leitung 196 wird zu einem monostabilen Multivibrator 198 in Fig. 4g übertragen. Der Ausgang 200 dieses monostabilen Multivibrators 198 wird für eine vorbestimmte Zeitdauer aktiviert und sein Ausgangssignal zu dem Inverter 202 übertragen. Durch das fehlende Ausgangssignal dieses Inverters bleiben die Tore 2iD4, 206 und 208 gesperrt. Diese Blockierung der Tore, die den Stufen des B-Registers 52 zugeordnet sind, verhindert eine Übertragung des Inhaltes der Register B1 bis Bi. Während diese Register blockiert sind, wird das Ausgangssignal des UND-Tores 194 zu der Verzögerungsschaltung 210 und von dort zu den, Toren 212, 214 und 216 übertragen. Jedes dieser Tore empfängt ein Eingangssignal von einem zugeordneten Flipflop 218, 220 und 222 im EBA-Register 56. Auf diese Weise wird der Inhalt des EBA -Registers 56 übet die Tore 212, 214 und 216 und das Kabel 156 in das Vorabruf-Argumentregister übertragen. 'The valid bit subcircuit 66 is assigned to the Λ register for the association operation between the A register 54 and the prefetch argument register 70. The «register 54 also consists of a number of flip-flops, for example 177 and 179. It contains as many flip-flops as the prefetch argument register 70. The AND gate 178, which is assigned to the valid bit subcircuit 66, checks with the aid of a pulse of the / 1 pulse generator 128 on line 184 the state of the valid bit subcircuit 66. If this circuit is in its "1" position, ie in the valid state, then the AND gate 178 generates no output signal. As FIG. 4e shows, the output of AND gate 178 is connected to lines 181. After checking the status of the valid bit subcircuit 66, the status of the flip-flops in the prefetch argument register 70 and the Λ register 54 is checked. A number of AND gates 182, 184 are assigned to flip-flop 177 for this test. The AND gate 182 receives the output signal of the "1" position of the flip-flop 177 as an input signal. It also receives a signal from the "((" position of the flip-flop 100 via the line 162. The line 187, the output line of the AND- Gate 182, line 189 and the output line of AND gate 184 are continued as cable 181. If the states of flip-flop 100 and flip-flop 177 match, then no output signal is transmitted either via line 187 or via line 189. Furthermore, there is no output signal a similar comparison is made of the flip-flops in the ^ register 54 with the flip-flops in the prefetch argument register 70. If the comparisons are found to be equal, and if the valid bit subcircuit 66 is in its "1" state, then the OR 4g does not have an input pulse. Inverter 192 then generates an input signal for AND gate 194, which is also an input signal via line 148 from the pulse sgenerator 134 receives. The output of AND gate 194 on line 196 is transmitted to a monostable multivibrator 198 in FIG. 4g. The output 200 of this monostable multivibrator 198 is activated for a predetermined period of time and its output signal is transmitted to the inverter 202. Due to the missing output signal of this inverter, the gates 2iD4, 206 and 208 remain blocked. This blocking of the gates which are assigned to the stages of the B register 52 prevents the contents of the registers B 1 to Bi from being transferred. While these registers are blocked, the output signal of the AND gate 194 is sent to the delay circuit 210 and from there to den, gates 212, 214 and 216 transferred. Each of these gates receives an input from an associated flip-flop 218, 220 and 222 in EBA register 56. In this manner, the contents of EBA register 56 are transferred through gates 212, 214 and 216 and cable 156 into the prefetch argument register . '

Zusammenfassend wird bezüglich der Operation der Vorabruf-Steuerung festgestellt, daß eine Assoziation zwischen dem Inhalt des Vorabruf-Argunieiitregisters TO imd einer ersten Gruppe von Registern A1 &is A9 überprüft wird. Wenn eine solche Asso-In summary, the operation of the prefetch control observed with respect to that an association between the contents of the prefetch Argunieiitregisters TO IMD a first group of registers A 1 is checked is A9. If such an association

ziation bei einem dieser Register auftritt, dann wird der Inhalt des zugeordneten ß-Registers ZiI bis B8 über das Kabel 56 zu dem Vorabruf-Argumentregister 70 übertragen. Wenn jedoch eine solche Assoziation zwischen dem Inhalt des Vorabruf-Argumentregisters 70 und dem Λ-Register 54 festgestellt wird, dann wird eine Übertragung von Daten aus den Registern Bl bis B 8 verhindert. Dafür wird aber die Datenübertragung vom EBA -Register 56 eingeleitet ίο und über das Kabel 156 durchgeführt.ziation occurs in one of these registers, then the content of the associated β-register ZiI to B 8 is transmitted via the cable 56 to the prefetch argument register 70. However, if such an association between the contents of prefetch register 70 and the argument Λ register is detected 54, then a transfer of data from the registers Bl is prevented to B. 8 For this, however, the data transmission is initiated by the EBA register 56 and carried out via the cable 156.

Die zweite Betriebsart wird als »Ladebetrieb« bezeichnet. Sie wird durchgeführt, bevor oder nachdem eine oder mehrere Vorabruf-Operationen ausgeführt wurden. Das Ende einer Vorabruf-Operation wird mit der Beendigung eines A-Impulses vom A-Impuls-Generator 128 angezeigt und bewerkstelligt. Die Einleitung einer Ladeoperation erfolgt durch einen A'-Impuls des A '-Impuls-Generators 130.The second operating mode is referred to as "charging mode". It is performed before or after one or more prefetch operations have been performed. The end of a prefetch operation is indicated and accomplished with the termination of an A pulse from the A pulse generator 128. The introduction of a load operation is performed by a pulse of the A 'A' pulse generator 130th

Die Ladeoperation dient zur Übernahme des Inhaltes des Lade Argumentregisteis 74, zur Suche eines Registers in der ersten Gruppe von Registern 50, welches diesen Inhalt aufnimmt, zum Einbringen des Inhaltes des Lade-Argumentregisters 74 in ein bestimmtes Register in der ersten Registergruppe 50 und zur entsprechenden Verschiebung des verbleibenden Inhalts der Register in der ersten Registergruppe 50. Ferner ist sie für die Einschleusung von Informationen in die Register der zweiten Gruppe 52 und zur entsprechenden Verschiebung der übrigen Informationen in diesen Registern notwendig.The load operation is used to take over the content of the load argument register 74 for searching a register in the first group of registers 50, which receives this content, for introduction the contents of the load argument register 74 into a particular register in the first register group 50 and to move the remaining contents of the registers in the first register group accordingly 50. She is also in favor of the infiltration of information into the registers of the second group 52 and necessary to move the other information in these registers accordingly.

Zum Start der Ladeoperation muß der Inhalt des Lade-Argumentregisters 74 über die erste Gruppe von Registern 50 übertragen werden, wobei diese Aktion mit Hilfe der /!'-Impulse des A'-Impulsgenerators 130 auf der Leitung 226 gesteuert wird. Die A '-Impulse auf der Leitung 226 werden zu alien Toren 228, 230 und 232, die dem Lade-Argumentregister 74 zugeordnet sind, übertragen. Diese Tore stellen den Inhalt des Lade-Argumentregisters 74 4ü jedem Register in der ersten Registergruppe, beispielsweise den Registern 102, 105 und 1OS über die Leitungen 234, 236, die dem Tor 228 zugeordnet sind, und ähnliche, nicht numerierte Leitungen, die allen anderen Toren zugeordnet sind, zur Verfügung. Es ist zu beachten, daß sich diese Leitungen (234, 236) durch die Register A\ bis A 8 erstrecken. Der /l'-Impuls des A'-Impulsgenerators 130 auf der Leitung 226 überträgt nicht nur den Inhalt des Lade-Argumentregisters 74, sondern prüft auch den Zustand der Gültigkcitsbit-Teilschaltungen 62, 63, 64 in Zusammenarbeit mit den UND-Toren 238, 240 und 242. So wird beispielsweise ein Ausgangssignal auf der Leitung 239 von dem UND-Tor 238 nur dann erzeugt, wenn ein Impuls des Impulsgenerators 130 auf der Leitung 226 vorliegt und wenn die GuI--tigkeitsbit-Teilschaltung 62 sich in ihrem »0«-Zustand befindet. Das gleiche Ausgangssignal wird auch auf der Leitung 291 verfügbar sein, die von derri UND-Tor 23S stammt und mit dem ODER-Tor 243 für die Durchführung folgender Aufgaben vcrbäaden ist:To start the load operation, the contents of the load argument register 74 must be transferred via the first group of registers 50, this action being controlled with the aid of the /! 'Pulses from the A ' pulse generator 130 on line 226. The A 'pulses on line 226 are transmitted to all ports 228, 230 and 232 associated with load argument register 74. These gates provide the contents of load argument register 744ü of each register in the first register group, such as registers 102, 105 and 10, via lines 234, 236 associated with port 228 and similar unnumbered lines associated with all others Gates assigned are available. Note that these lines (234, 236) extend through registers A \ through A 8. The / l 'pulse of the A ' pulse generator 130 on the line 226 not only transmits the content of the load argument register 74, but also checks the status of the validity bit subcircuits 62, 63, 64 in cooperation with the AND gates 238, 240 and 242. For example, an output signal on line 239 is only generated by AND gate 238 when a pulse from pulse generator 130 is present on line 226 and when valid bit subcircuit 62 is in its "0" -Condition is. The same output signal will also be available on line 291 which comes from AND gate 23S and is connected to OR gate 243 to perform the following tasks:

Es ist hierbei davon auszugehen, daß, selbst wenn keine Assoziation zwischen dem Inhalt des Läde-It can be assumed here that even if there is no association between the contents of the

_.,,.„_,,„,, _uclll iuiiaiL _ucs Laue-ArgumentregKters 74 und dem A !-Register 1Ö2 vörhegt, der Inhalt des Registers 102 noch zurüclcfceschriebep werden kann, wenn die OüItigkeitsbit-TeH-schaltung 62 sich in ihrer »NulU-Lage befindet. Das Ausgangssignal, welches auf der Leitung 241 vör- _. ,,. "_ ,," ,, _uclll iuiiaiL _ucs Laue argument register 74 and the A ! Register 1Ö2, the content of register 102 can still be written back when the OÜITigkeitsbit-TeH circuit 62 is in its » NulU location is located. The output signal which is present on line 241

V]556V] 556

liegt, ermöglicht diese Maßnahme, wie im folgenden noch zu sehen sein wird.this enables this measure, as will be seen in the following.

Es sei zunächst angenommen, daß vom /!'-Impulsgenerator 130 ein /!'-Impuls erzeugt und daß eine Assoziation zwischen dem Inhalt des Lade-Argumentregisters 74 und den Registern 102 und 105 bis 108 hergestellt wird. Da Aufbau und Arbeitsweise für alle Register die gleichen sind, kann sich die Erläuterung beispielsweise auf das Register 102 beschränken. Dem Flipflop 104 des Registers 102, welcher einer bestimmten Bitstelle zugeordnet ist, sind sämtliche UND-Tore 246 und 248 beigegeben, deren Operation der Arbeitsweise der UND-Tore 164 und 166 ähnlich ist. Das bedeutet, daß, wenn der Inhalt des Flipflop 177 im Lade-Argumentrcgister 74 dem Inhalt des Flipflop 104 im Register 102 entspricht, weder von dem UND-Tor 246 noch von dem UND-Tor 248 ein Ausgangssignal erzeugt wird. Wenn jedoch die Inhalte der genannten Flipflops unterschiedlich sind, dann erzeugen die beiden UND-Tore 246 und 248 ein Ausgangssignal. Die Ausgangssignale dieser UND-Tore werden über das Kabel 250 übertragen, welches seinerseits das ODER-Tor 252 speist.Let us first assume that from the /! 'Pulse generator 130 generates a /! 'Pulse and that an association between the contents of the load argument register 74 and registers 102 and 105 to 108 is established. Because structure and way of working are the same for all registers, the explanation can be limited to register 102, for example. The flip-flop 104 of the register 102, which is assigned to a specific bit position, all AND gates 246 and 248 are attached, their operation of the operation of the AND gates 164 and 166 is similar. This means that if the contents of the flip-flop 177 in the load argument register 74 corresponds to the content of flip-flop 104 in register 102, neither from AND gate 246 nor from the AND gate 248 generates an output signal. However, if the contents of the said flip-flops are different, then the two AND gates 246 and 248 generate an output signal. The output signals these AND gates are transmitted over the cable 250, which in turn is the OR gate 252 feeds.

Wenn die Gültigkeitsbit-TeilschaUung sich in ihrem »1 «-Zustand befindet, und wenn eine Assoziation zwischen allen Bitpositionen im Lade-Argumentregister 74 und allen Bitpositionen im Register 102 vorliegt, dann führt das Kabel 250 keinerlei Signale. Deshalb empfängt auch das ODER-Tor 252 keinen Eingangsimpuls, so daß der Inverter 254 ein Ausgangssignal erzeugt. Das Ausgangssignal des Inverters 254 führt, wenn es zu dem ODER-Tor 243 übertragen wird, zu einem Ausgangssignal des ODER-Tores 243, welches mit einem A 'D-Impuls (ein verzögerter A'-Impuls) des Generators 132 auf der Leitung 138 mit Hilfe des UND-Tores 256 kombiniert wird, wobei dadurch an das ODER-Tor 258 ein Eingangssignal angelegt wird. Das ODER-Tor 158 sendet das Ausgangssignal über die Leitungen 260 und 262 bis 264. Die Leitung 260 dient als Eingangsleitung für alle Tore 266, 268, 270 und 272, die jeweils der GülligkeUsbit-Teilschaltung 63 und den Flipflop-Positionen des A 2-Registers 105 zugeordnet sind. In ähnlicher Weise liefert die Leitung 260 Steuersignale an die Tore 274, 276, 278, die dem B 2-Register 116 zugeordnet sind. Alle diese erwähnten Tore (Tore 266 bis 278) werden geöffnet, und sie übertragen deshalb den Inhalt der Gültigkeitsbit-TeilschaUung 63 und des Registers 105 über zugeordnete Verzögerungsschaltungen (von denen in Fig. 4c nur 280 und 282 bezeichnet sind) in die Gültigkeitsbit-TeilschaUung 62 und das A 1-Register 102. Der Inhalt des B 2-Registers 116 wird in ähnlicher Weise über die Verzögerungsschaltungen (ähnlich 284 und 286) in das B 1-Register 112 verschoben. Ferner wird das Ausgangssignal des ODER-Tores 258 auf der Leitung 262 zu dem ODER-TorIf the valid bit split is in its "1" state, and if there is an association between all of the bit positions in load argument register 74 and all of the bit positions in register 102, then cable 250 does not carry any signals. Therefore, the OR gate 252 does not receive an input pulse either, so that the inverter 254 generates an output signal. The output of the inverter 254 leads when it is transferred to the OR gate 243, to an output signal of the OR gate 243, which with an A 'D-pulse (a sustained-A' pulse) of the generator 132 on the line 138 is combined with the aid of the AND gate 256, thereby applying an input signal to the OR gate 258. The OR gate 158 sends the output signal via the lines 260 and 262 to 264. The line 260 serves as the input line for all gates 266, 268, 270 and 272, which are respectively the GülligkeUsbit subcircuit 63 and the flip-flop positions of the A 2- Register 105 are assigned. Similarly, line 260 provides control signals to gates 274, 276, 278 associated with B 2 register 116. All of these mentioned gates (gates 266 to 278) are opened, and they therefore transfer the contents of the valid bit sub-circuit 63 and the register 105 via associated delay circuits (of which only 280 and 282 are designated in FIG. 4c) into the valid bit sub-circuit 62 and the A 1 register 102. The contents of the B 2 register 116 are shifted into the B 1 register 112 in a similar manner via the delay circuits (similar to 284 and 286). Also, the output of OR gate 258 on line 262 becomes the OR gate

288 übertragen, welches ein Signal über die Leitung288 transmitted, which a signal over the line

289 abgibt. Durch die Zusammenarbeit der Tore,289 releases. Through the cooperation of the gates,

beispielsweise der Tore 292 und 294, wird der Inhalt des A 8-Registers 108 in das A 7-Registei, welches nicht dargestellt ist, verschoben. Der Inhalt des BS-Rcgistcrs 120 wird in das ebenfalls nicht dargestellte /i7-Register geschoben. Das ODER-Tor 296, welches über die Leitung 264 von dem ODER-Tor 258 ein Eingangssignal empfängt, führt die gleiche Funktion mit dem \-Register 54 und dem EBA-Register 56 aus. Das heißt, daß der Inhalt beider Registerfor example the gates 292 and 294, the content of the A 8 register 108 is shifted to the A 7 register, which is not shown. The content of the BS register 120 is shifted to the / i7 register, which is also not shown. The OR gate 296, which receives an input signal from the OR gate 258 via the line 264, performs the same function with the \ register 54 and the EBA register 56. That means that the contents of both registers

ίο 54 und 56 in die Register 108 und 120 verschoben wird. Das ODER-Tor 256 liefert darüber hinaus auch noch ein Eingangssignal für den monostabilen Multivibrator 298.ίο 54 and 56 moved to registers 108 and 120 will. The OR gate 256 also supplies an input signal for the monostable Multivibrator 298.

Es ist zu beachten, daß die oben erläuterte Ver-Schieboperation auch dadurch gesteuert werden kann, daß eine Gültigkeitsbit-TeilschaUung, beispielsweise die Schaltung 62, in den ungültigen oder »O«-Zustand gebracht werden kann. Dann überträgt das UND-Tor 238 über die Leitung 241 ein Signal zu dem ODER-Tor 243. Das ODER-Tor 258 liefert dann auch einen Ausgangsimpuls, welcher die bereits beschriebenen Operationsfolgen auslöst.It should be noted that the shift operation explained above can also be controlled by that a valid bit partial circuit, for example circuit 62, is in the invalid or "O" state can be brought. Then the AND gate 238 transmits a signal to the via line 241 OR gate 243. The OR gate 258 then also supplies an output pulse that corresponds to the ones already described Surgical consequences triggers.

Für die Betrachtung der Arbeitsweise des monostabilen Multivibrators 298 ist davon auszugehen, daß er auf der Leitung 300 ein Ausgangssignal vorgegebener Dauer liefert. Dieses Ausgangssignal wird vom Inverter 202 invertiert und für die Blockierung des UND-Tores 304 verwendet. Es ist zu beachten, daß das Ausgangssignal des UND-Tores 304 normalerweise über die Leitung 305 zu dem ODER-Tor 258 zurückgeführt wird, um die bereits beschriebenen Verschiebeoperationen durchzuführen, wenn die folgenden zwei Bedingungen erfüllt sind:When considering the mode of operation of the monostable multivibrator 298, it can be assumed that that it supplies an output signal of a predetermined duration on line 300. This output signal is inverted by inverter 202 and used to block AND gate 304. It should be noted that the output of AND gate 304 is normally on line 305 to the OR gate 258 is fed back to perform the shift operations already described when the following two conditions are met:

1. Die Gültigkeitsbit-TeilschaUung 66 befindet sich im »1 «-Zustand.1. The valid bit partial circuit 66 is in the "1" state.

2. Der A '-Impuls wird auf Leitung 135 zu der Verzögerungsschaltung 136 übertragen (wie es auch zu Beginn der Ladeoperation der Fall ist).2. The A 'pulse is transmitted on line 135 to delay circuit 136 (as it is at the beginning of the load operation).

Wenn die vorstehend genannten Bedingungen auftreten, wird das Ausgangssignal des UND-Tores 304 auf der Leitung 305 zu^dem ODER-Tor 258 übertragen. Dadurch wird der Inhalt jedes Registers in beiden Registergruppen 50 und 52 um eine Ebene verschoben. Das UND-Tor 304 eröffnet, falls nicht eine Assoziation in den Registern 202, 205 und 208 auftritt, die Verschiebeoperation, wenn die Gültigkeitsbit-TeilschaUung 66 sich im »1 «-Zustand befindet (die Einstellung in den »1 «-Zustand erfolgt durch den \-Register-Adressengenerator 58). Die soeben erwähnte Operation kann allerdings dadurch unterdrückt werden, daß ein Ausgangssignal des ODER-Tores 296 den monostabilen Multivibrator 298 anstößt. Wenn schließlich das ODER-Tor 308 von einem Signal auf der Leitung 309 geöffnet wird (wodurch angezeigt wird, daß in einer gewöhnlichen Rechneroperation eine nicht erfolgreiche Verzweigung vorliegt), dann wird die Gültigkeitsbit-Teilschaltung 66 in den »0«-Zustand eingestellt, so daß nur kein Registerinhalt verschoben werden kann.When the above conditions occur, the output of AND gate 304 is transmitted on line 305 to OR gate 258. This shifts the content of each register in both register groups 50 and 52 by one level. If an association does not occur in registers 202, 205 and 208, the AND gate 304 opens the shift operation if the valid bit partial circuit 66 is in the "1" state (the setting in the "1" state is carried out by the \ register address generator 58). The operation just mentioned can, however, be suppressed in that an output signal of the OR gate 296 triggers the monostable multivibrator 298. Finally, when OR gate 308 is opened by a signal on line 309 (indicating that there is an unsuccessful branch in an ordinary computer operation), then valid bit subcircuit 66 is set to the "0" state, so that no register content can be moved.

Hienoi 9 Blatt ZeichnungenHienoi 9 sheet drawings

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Claims

Patent claims:

I. Device for controlling the sequence of instructions in an electronic data processing system, where the stored instructions are identifiable by addresses and between an instruction memory and an instruction execution unit a fetch register (22) is provided for fetching the next instruction to be executed from the instruction memory, thereby characterized in that the addresses of the transferred to the execution unit (12; Fig. 2) Instructions are transmitted to a comparison circuit (28) which these addresses with compares predetermined instruction addresses stored in an instruction prefetch sequence control register (30), the instruction prefetch sequence control register (30) contains the specified instruction addresses and assigned to them, and that furthermore in the case of an identified address equality from the instruction prefetch follower register (30) the address assigned to this predetermined address is transferred to the retrieval register (22) so that instead of the In the linear instruction sequence, the next instruction belonging to the assigned address Instruction is fetched from the instruction memory (20).

2. Device according to claim 1, characterized in that a prefetch address register (70; Fig. 3) is provided in the instruction prefetch sequence control register (30), which is loaded cyclically with the address of the instruction to be executed, that a first group ( 50) of registers (A 1 to A 8) for receiving predetermined InstrukMonsadressen from the main memory according to the machine program and a second group (52) of the registers of the first group associated registers (B 1 to BS) are provided, which the predetermined instruction addresses in the first register group assigned instruction addresses contain that further a comparison between the content of the prefetch address register (70) and the content of each register (A 1 to A 8) of the first group is carried out, with the content of that register being equal second group is transferred to the prefetch address register which is the same as the first Group is assigned, and that finally this address determines the next instruction.

3. Device according to claims 1 and 2, characterized in that in the case of non-equality in each machine cycle the content of the prefetch address register (70; FIG. 3) is machine-controlled is increased.

4. Device according to claims 1 to 4, characterized in that the first group (50; F i g. 3) of registers (A 1 to A 8) is assigned a first additional register (54) and this is assigned a second additional register (56) is that, if the contents of a register (A 1 to A 8) are identical with the contents of the first additional register, the transfer of the contents of the assigned register ( B1 to BS) to the prefetch address register (70) is blocked and the content of the second additional register is transferred to the prefetch address register.