DE1774514C3

DE1774514C3 - Circuit arrangement for displaying a register

Info

Publication number: DE1774514C3
Application number: DE19681774514
Authority: DE
Inventors: Robert William Chandlers Ford Hampshire Taylor (Großbritannien)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1967-07-11
Filing date: 1968-07-05
Publication date: 1976-05-26

Description

JV-te Zeile:JV-th line:

Eingänge von A (N) mit AUS 1 (N)', AUS 2 (/V)', ... AUS (A'-1) JV, AUS N (N)', Inputs from A (N) with AUS 1 (N) ', AUS 2 (/ V)', ... AUS (A'-1) JV, AUS N (N) ',

wobei jeweils die erste Koordinate der Kippschaltung die Zeile und die zweite Koordinate die Spalte angibt.where the first coordinate of the toggle switch is the line and the second coordinate is the Column indicates.

tungen (L 12 bis L 43, F i g. 1), mit den den /V Registern zugeordneten Eingangsleitungen (Register 1 bis Register 4) als Zeilenleiter, und N, den Registern zugeordneten Spaltenleitern, wobei /V— 1 Kippschaltungen pro Zeile vorgesehen sind, deren Rückstelleingang (R) mit dem Zeilenleiter und deren Stelleingänge mit dem betreffenden Spaltenleiter verbunden sind, wobei in jeder Zeilelines (L 12 to L 43, FIG. 1), with the input lines assigned to the / V registers (register 1 to register 4) as row conductors, and N, column conductors assigned to the registers, with / V— 1 flip-flops per row are whose reset input (R) are connected to the row conductor and whose control inputs are connected to the relevant column conductor, in each row

Die Erfindung betrifft eine Schaltungsanordnung zur Anzeige desjenigen Registers aus einer Anzahl von N Registern, dessen Adressierung zeitlich amThe invention relates to a circuit arrangement for displaying that register from a number of N registers whose addressing occurs on

2. Schaltungsanordnung nach Anspruch 1, ge- 20 weitesten zurückliegt.2. Circuit arrangement according to claim 1, 20 furthest back.

kennzeichnet durch eine Matrix von Kippschal- Derartige Anzeigeanordnungen werden in moder-characterized by a matrix of toggle switch such display arrangements are in modern

nen Rechnern bei Schnellspeichern gebraucht. EinNEN computers needed for quick storage. A

Schnellspeicher besteht meistens aus einer beschränkten Anzahl von Registern und hat den Zweck, die »5 zur Verarbeitung momentan benötigten Daten zu speichern und für die Recheneinheit zur Verfügung zu halten. Der Zugriff zu einem derartigen Schnellspeicher kann wesentlich rascher geschehen als ein Zugriff zum Hauptspeicher. Bei einer solchen Spei-Fast storage mostly consists of a limited number of registers and has the purpose of »5 to save the data currently required for processing and to make them available for the processing unit to keep. The access to such a high-speed memory can be done much faster than one Access to main memory. With such a storage

in dem Kreuzungspunkt keine Kippschaltung, 3° cherung auf zwei verschiedenen Niveaus ist es klar, sondern eine direkte Verbindung vor Zeilen- und daß die im Schnellspeicher enthaltenen Daten regel-Spaltenleiter vorgesehen ist, für den Zeile und mäßig mit anderen Daten aus dem Hauptspeicher Spalte demselben Register zugeordnet sind, und ausgetauscht werden müssen. Hierbei ist eine Anwobei die JV-1 »EIN«-Ausgänge der Kippschal- Zeigeanordnung notwendig, welche angibt, welches tungen (gestellter Zustand der Kippschaltungen) 35 der Register des Schnellspeichers am längsten nicht mit den N—l Eingängen von als Logikglieder benutzt worden war, d.h. dessen Adressierung zeitverwendeten UND-Gliedern (A S bis A 4) ver- lieh am weitesten zurückliegt. Der Inhalt dieses Rebunden sind. gisters wird dann in den Hauptspeicher zurück-In the crossing point no flip-flop, 3 ° assurance on two different levels, it is clear, but a direct connection in front of the row and that the data contained in the fast memory rule column conductor is provided for the row and moderately the same with other data from the main memory column Registers are assigned and need to be replaced. This requires the JV-1 "ON" outputs of the toggle switch indicator arrangement, which indicates which line (set state of the toggle switches) 35 of the registers of the high-speed memory has not been used for the longest with the N-1 inputs of as logic gates , ie its addressing to time-used AND elements (A S to A 4) is the furthest behind. The contents of this rebound are. gisters is then returned to main memory

3. Schaltungsanordnung nach Anspruch 1, ge- gespeichert und aus diesem Hauptspeicher ein andekennzeichnet durch eine Halbmatrix (diagonal 4° res Datenwort, welches momentan benötigt wird, in unterteilte Matrix) von Kippschaltungen (L 12' dieses frei gewordene Register übertragen. Statt ein bis L43', Fig. 2), wobei in der ersten Zeile einzelnes Datenwort auszutauschen, ist es natürlich N— 1 Kippschaltungen vorgesehen sind, wobei in auch möglich, ganze Datenblocks auszutauschen, der zweiten Zeile JV-2 Kippschaltungen vor- wenn der Schnellspeicher hierfür eine genügende Kagesehen sind usw., und in der η-ten Zeile O Kipp- 45 pazität aufweist. Bei dem geschilderten dynamischen schaltungen vorgesehen sind, deren Rückstellein- Austausch von Speicherworten geht man von der Ergänge (R) mit den Zeilenleitern und deren Stell- kenntnis aus, daß bei der Bearbeitung eines Teileingänge mit den Spaltenleitern verbunden sind, problems innerhalb eines Programms wiederholt diewobei in jeder Zeile in dem Kreuzungspunkt selben Datenworte gebraucht werden. Wenn sich also keine Kippschaltung, sondern eine direkte Ver- 50 zeigt, daß ein Datenwort, welches im Schnellspeicher bindung vor Zeilen- und Spaltenleiter vorgesehen gespeichert ist, bereits einige Zeit der Verarbeitungs3. Circuit arrangement according to claim 1, stored and from this main memory a andekzeichen by a half-matrix (diagonal 4 ° res data word, which is currently required, in a subdivided matrix) of flip-flops (L 12 'this free register transferred. Instead of a to L43 ', Fig. 2), whereby in the first line individual data words are to be exchanged, N- 1 flip-flops are of course provided, whereby in it is also possible to exchange entire data blocks, the second line has JV-2 flip-flops before the high-speed memory has one Sufficient cage vision is, etc., and in the η-th line O has tilting capacity. In the dynamic circuits described, the resetting exchange of memory words is based on the results (R) with the row conductors and their positioning knowledge that when processing a partial input is connected to the column conductors, problems are repeated within a program The same data words are used in each line at the crossing point. So if there is no flip-flop, but a direct connection, it shows that a data word which is stored in the high-speed memory connection in front of the row and column conductors has already been processing for some time

ist, für den Zeile und Spalte demselben Register zugeordnet sind, und wobei die JV-1 Eingänge von als Logikglieder verwendeten UND-Gliedern (A 1 bis A 4) folgendermaßen mit den »EIN«- Ausgängen (gestellte Kippschaltung, 1. B. 5 von L12') und den »AUS«-Ausgängen (rückgestellte Kippschaltung, z. B. R von L12') verbunden sind;is, for which row and column are assigned to the same register, and where the JV-1 inputs of AND gates used as logic gates (A 1 to A 4) with the "ON" outputs (set toggle switch, 1st B. 5 of L12 ') and the "OFF" outputs (reset flip-flop, e.g. R of L12') are connected;

1. Zeile:1st line:

Eingänge von A 1 mit EIN 12', EIN 13', ... EIN 1(/V-0',EINl(JV)';Inputs from A 1 with IN 12 ', IN 13', ... IN 1 (/ V-0 ', EINl (JV)';

2. Zeile:2nd line:

Eingänge von A 2 mit AUS 12', EIN 23',. .. EIN 2 (JV-I)', EIN 2 (N)'; Inputs from A 2 with OUT 12 ', IN 23' ,. .. IN 2 (JV-I) ', IN 2 (N)';

3. Zeile:3rd line:

Eingänge von A 3 mit AUS 13', AUS 23', . .. EIN 3(/V-I)', EIN 3 (JV)';Inputs from A 3 with AUS 13 ', AUS 23',. .. EIN 3 (/ VI) ', EIN 3 (JV)';

einheit nicht mehr zugeführt worden war, kann angenommen werden, daß dieses Datenwort gegen ein anderes Datenwort aus dem Hauptspeicher ausgetauscht werden kann.unit was no longer supplied, it can be assumed that this data word is against a another data word can be exchanged from the main memory.

Eine Anzeigeanordnung der oben beschriebenen Am ist aus der britischen Patentschrift 9 51 160 (Fig. 6) bekannt. Jedem der Register des Schnellspeichers ist hierbei eine Speieber- und Vergleichsschaltung zugeordnet. Bei Adressierung eines Registers des Schnellspeichers wird ein Kondensator aufgeladen, welcher sich hiernach langsam entlädt, be Wiederadressierung des Registers jedoch wieder aufgeladen wird usw. Der Grad der Entladung des zi einem bestimmten Register gehörigen Kondensator: ist hierbei als ein Maß für die Zeit, welche seit de: letzten Adressierung des Registers vergangen ist. Dii Ladungen aller zu den Registern gehörenden KonA display arrangement of the Am above described is from British Patent 9 51 160 (Fig. 6) known. Each of the registers of the high-speed memory is here a storage and comparison circuit assigned. When addressing a register of the high-speed memory, a capacitor is charged, which then slowly discharges, but is charged again when the register is readdressed becomes etc. The degree of discharge of the capacitor belonging to a certain register: is a measure of the time that has passed since the last addressing of the register. Dii Loads of all Kon

^f 17 ^f 17

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densatoren werden in einer Vergleichsschaltung verglichen, und die zu dem Kondensator mit der niedrigsten Ladung gehörige Schaltung lisfert ein Ausgangssignal. capacitors are compared in a comparison circuit, and the circuit associated with the capacitor with the lowest charge provides an output signal.

Diese Schaltung hat verschiedene Nachteile. Durch die verwendete Analog-Technik muß auf eine strenge Einhaltung der Bauelemente-Toleranzen geachtet werden. Da außerdem die Kondensator-Entladung exponentiell verläuft, ist diese Schaltung nur in einem kleinen Zeit- und Amplitudenbereich genau. Ist nämlich seit der Aufladung des Kondensators, der zu dem zuletzt adressierten Register gehört, eine relativ lange Zeit verstrichen, ist eine Unterscheidung zwischen den kleinen Restladungen der Kondensatoren mit vernünftigem Aufwand nicht mehr möglich. Außerdem ist die Schaltung sehr aufwendig. Die dem Kondensator zugeführte Ladung muß genau dosiert werden, was nur unter Verwendung einer präzisen Ladeschaltung erreicht werden kann. Zum Vergleich der Kondensatorladungen sind weitere Schaltungsteiler ao (Transistoren) nötig, und die Auswahl des Kondensators mit der niedrigsten Ladung erfolgt durch je einen, einem Kondensator zugeführten Schmitt-Trigger. Über einen weiteren Transistor wird dann eine Kippschaltung betätigt und somit ein kontinuierliches Ausgangssignal erzeugt. Durch die verwendete Analog-Technik und durch die Vielzahl der unterschiedlichen Bauelemente eignet sich diese Schaltung nicht zur Ausführung in integrierter Technik.This circuit has several disadvantages. The analog technology used must be strict Compliance with the component tolerances must be observed. There is also the capacitor discharge runs exponentially, this circuit is only accurate in a small time and amplitude range. Since the capacitor belonging to the last addressed register was charged, it has been a A relatively long time has elapsed, a distinction is made between the small residual charges of the capacitors no longer possible with reasonable effort. In addition, the circuit is very complex. The dem Charge supplied to the capacitor must be dosed precisely, which can only be achieved using a precise Charging circuit can be achieved. To compare the capacitor charges, further circuit dividers ao (Transistors) are necessary, and the selection of the capacitor with the lowest charge is made by each a Schmitt trigger fed to a capacitor. Another transistor then becomes a Toggle switch actuated and thus generates a continuous output signal. By the used Analog technology and due to the large number of different components, this circuit is suitable not for execution in integrated technology.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltung der eingangs genannten Art anzugeben, welche bei geringem Aufwand digital arbeitet.The invention is therefore based on the object of specifying a circuit of the type mentioned above, which works digitally with little effort.

Diese Aufgabe wird durch die im Kennzeichen des Hauptanspruchs beschriebene Einrichtung gelöst.This object is achieved by the device described in the characterizing part of the main claim.

Da die erfindungsgemäße Schaltung digital arbeitet, kann sie leicht in integrierter Technik ausgeführt werden und damit auch im Zusammenhang mit einer großen Anzahl von Registern verwendet werden. Die Schaltung liefert außerdem selbst dann noch eine genaue Anzeige, wenn die jüngste Adressierung eines Registers schon vor relativ langer Zeit erfolgte. Da in der Schaltung nur binäre Signale verwendet werden und keine Zeitmessung erfolgt, entfällt die Notwendigkeit der Verwendung von hoch präzisen Schaltungselementen, wie sie in der Analog-Technik zur Zeitmessung verwendet werden müssen.Since the circuit according to the invention operates digitally, it can easily be implemented using integrated technology and can therefore also be used in connection with a large number of registers. the Circuitry also provides an accurate indication even if the most recent addressing of a Register took place a relatively long time ago. Because only binary signals are used in the circuit and no time measurement takes place, there is no need to use high-precision circuit elements, how they have to be used in analog technology to measure time.

In einer bevorzugten Ausführungsform der Erfindung werden als Logikglieder UND-Glieder verwendet, deren Eingänge mit den Ausgängen von in einer Matrix angeordneten Kippschaltungen verbunden werden. Bei Adressierung eines Registers werden dabei die Kippschaltungen in einer in den Unteransprüchen beschriebenen Weise angesteuert. Insbesondere bei Anordnung der Kippschaltungen in einer Halbmatrix ergibt sich ein besonders einfacher Aufbau der erfindungsgemäßen Schaltungsanordnung. Durch die Verwendung von Kippschaltungen wird außerdem der Vorteil erzielt, daß mit einfachen Mitteln die binären Signale über einen längeren Zeitraum hinweg zur Verfügung stehen. Die ausschließliche Verwendung von Kippschaltungen und UND-Gliedern begünstigt zudem die Ausführung in integrierter Technik.In a preferred embodiment of the invention, AND elements are used as logic elements, whose inputs are connected to the outputs of flip-flops arranged in a matrix will. When addressing a register, the flip-flops are in one of the subclaims driven manner described. Especially when the multivibrators are arranged in a half-matrix the result is a particularly simple structure of the circuit arrangement according to the invention. Through the use of flip-flops also has the advantage that with simple means the binary signals are available over a longer period of time. The exclusive The use of flip-flops and AND gates also favors the implementation in integrated Technology.

Ein Ausführungsbeispiel der Erfindung soll nun an Hand von Figuren näher beschrieben werden. Es zeigtAn embodiment of the invention will now be described in more detail with reference to figures. It indicates

F i g. 1 eine Schaltung zur Anzeige eines zuletzt adressierten Registers,F i g. 1 a circuit for displaying a last addressed register,

Fig. 2 eine Abänderung der Schaltung nach Fig. 1 undFIG. 2 shows a modification of the circuit according to FIG. 1 and

F i g. 3 ein Speicherzugriff-System, welches die erfindungsgemäße Anzeigeschaltung benutzt.F i g. 3 shows a memory access system using the display circuit according to the invention.

F i g. 1 zeigt eine Schaltung, welche anzeigt, welches von vier Registern zuletzt adressiert worden war. Obwohl die erfindungsgemäße Schaltung prinzipiell auf eine beliebige Anzahl von Registern ausgedehnt werden kann, ist es in der Praxis meist nur nötig, unter einer kleinen Anzahl von Registern das ältest adressierte anzuzeigen. Die Register sind in der Figur nicht gezeigt. Jedem Register ist eine Zugriffsleitung zugeteilt, welche ein Signal führt, wenn das Register adressiert wird. In F i g. 1 werden diese Zugriffsleitungen mit 1 bis 4 bezeichnet. Die Zugriffsleitungen sind mit den Einstell- und Rückstelleingängen der nach einer Matrix angeordneten bistabilen Kippschaltung, wie z. B. 5, verbunden. Jeder Flipflop 5 hat einen Einstelleingang S und einen Rückstelleingang R und einen einzigen Ausgang 6, welcher ein Signal führt, wenn, zumindest vorübergehend, ein Signal an den Einstelleingang angelegt wird. Das Ausgangssignal bleibt vorhanden, bis, zumindest vorübergehend, ein Signal an den Rückstelleingang angelegt wird. In den Zeichnungen wird jede bistabile Kippschaltung durch ein Rechteck angezeigt, mit dem Einstelleingang oben links und dem Rückstelleingang unten links und dem Ausgang oben rechts.F i g. 1 shows a circuit which indicates which of four registers was last addressed. Although the circuit according to the invention can in principle be extended to any number of registers, in practice it is usually only necessary to display the oldest addressed from a small number of registers. The registers are not shown in the figure. Each register is assigned an access line which carries a signal when the register is addressed. In Fig. 1 these access lines are denoted by 1 to 4. The access lines are connected to the setting and reset inputs of the bistable multivibrator arranged according to a matrix, e.g. B. 5 connected. Each flip-flop 5 has a setting input S and a reset input R and a single output 6 which carries a signal when, at least temporarily, a signal is applied to the setting input. The output signal remains until, at least temporarily, a signal is applied to the reset input. In the drawings, each bistable multivibrator is indicated by a rectangle, with the setting input at the top left and the reset input at the bottom left and the output at the top right.

Die Kippschaltungen sind in Zeilen und Spalten angeordnet, wobei die Anzahl der Kippschaltungen einer Zeile um 1 geringer ist als die Anzahl der Register und die Anzahl der Spalten gleich ist der Anzahl der Register. In Fig. 1 werden die Kippschaltungen durch zwei Ziffern mit einem vorhergehenden L angegeben. Die erste Ziffer gibt die Reihe an, in welcher sich die Kippschaltung befindet und die zweite Ziffer die Spalte. Im Kreuzungspunkt einer Zeile mit einer gleichrangigen Spalte sind keine Kippschaltungen angeordnet. Jede Zugriffsleitung ist mit dem Rückstellungseingang der Kippschaltungen der betreffenden Reihe und mit den Einstelleingängen der Kippschaltungen der betreffenden Spalte verbunden. Zugriffsleitung 1 ist verbunden mit dem Rückstelleingang der Kippschaltung L12, L13 und L14 und mit den Einstelleingängen der Kippschaltungen L 21, L 31 und L 41. Zugriffsleitung 2 ist verbunden mit den Rückstelleingängen der Kippschaltungen L 21, L 23 und L 24 und mit den Einstelleingängen der Kippschaltungen L12, L 32 und L 42. Zugriasleitung 3 ist verbunden mit den Rückstelleingängen der Kippschaltungen L 31, L 32 und L 34 und mit den Einstelleingängen der Kippschaltungen L13, L 23 und L 43. Zugriffsleitung 4 ist verbunden mit den Rückstelleingängen der Kippschaltungen L 41, L 42 und L 43 und mit den Einstelleingängen der Kippschaltungen L14, L 24 und L 34.The flip-flops are arranged in rows and columns, the number of flip-flops in a row is 1 less than the number of registers and the number of columns is equal to the number of registers. In Fig. 1, the flip-flops are indicated by two digits with a preceding L. The first digit indicates the row in which the toggle switch is located and the second digit the column. No flip-flops are arranged at the intersection of a row with a column of the same rank. Each access line is connected to the reset input of the flip-flops in the relevant row and to the setting inputs of the flip-flops in the relevant column. Access line 1 is connected to the reset input of the trigger circuits L 12, L 13 and L 14 and to the setting inputs of the trigger circuits L 21, L 31 and L 41. Access line 2 is connected to the reset inputs of the trigger circuits L 21, L 23 and L 24 and with the setting inputs of the trigger circuits L12, L 32 and L 42. Access line 3 is connected to the reset inputs of the trigger circuits L 31, L 32 and L 34 and to the setting inputs of the trigger circuits L 13, L 23 and L 43. Access line 4 is connected to the reset inputs of the multivibrators L 41, L 42 and L 43 and the setting inputs of the multivibrators L 14, L 24 and L 34.

Die Ausgänge 6 aller Kippschaltungen einer Reihe sind verbunden mit den Eingängen zu einer dazugehörigen UND-Schaltung. UND-Schaltung A 1 empfängt als Eingänge die Ausgänge der Kippschaltungen L12, L13, L14. UND-Schaltung A 2 empfängt als Eingänge die Ausgänge der Kippschaltungen L 21, L 23 und L 24. UND-Schaltung A 3 empfängt als Eingänge die Ausgänge der Kippschaltungen L 31, L 32 und L 34. UND-Schaltung A 4 empfängt als Eingänge die Ausgänge der Kippschaltungen L 41, L 42 und L 43. Wenn alle Eingänge zu einer UND-Schaltung ein Signal erhalten als Vorgänge der Ausgänge derThe outputs 6 of all flip-flops in a row are connected to the inputs to an associated AND circuit. AND circuit A 1 receives the outputs of flip-flops L 12, L 13, L 14 as inputs. AND circuit A 2 receives the outputs of flip-flops L 21, L 23 and L 24 as inputs. AND circuit A 3 receives as inputs the outputs of the trigger circuits L 31, L 32 and L 34. AND circuit A 4 receives the outputs of the trigger circuits L 41, L 42 and L 43 as inputs

Kippschaltungen, mit denen sie verbunden sind, er- gen L13', L14', L 23', L 24' und L 34' den Ausgänzeugt diese UND-Schaltung ein Ausgangssignal, wel- gen der Kippschaltungen L31, L41, L32, L42 und ches anzeigt, daß das Register, dessen zugehörige Zu- L43 in Fig. 1. Auch andere Anordnungen sind griffsleitung mit den betreffenden Kippschaltungen denkbar. So könnte z. B. der Einstellausgang dei verbunden ist, das Register mit der älteren Adressie- 5 Kippschaltung L12' durch geeignete Eingangsverbinrung ist. Auf diese Weise wirkt jede UND-Schaltung düngen erzeugt werden und dem Ausgang der Kippais Anzeigeschaltung und erzeugt ein Signal »älteste schaltung L21 entsprechen. Die in Fig. 1 gezeigte Adressierung«, wenn alle Eingänge zu dieser UND- Anordnung ist jedoch einfach und ökonomisch.
Schaltung ein Signal empfangen. Dieses Signal kann Es wird hervorgehoben, daß die erfindungsgemäße dazu verwendet werden, eine Übertragung des In- io Anzeigeschaltung ein nicht unterbrochenes Anzeigehaltes dieses zeitlich am weitesten zurückliegenden signal liefert, welches das Register identifiziert, desadressierten Registers zu einem anderen Speicher zu sen Adressierung unter einer Anzahl von Registern veranlassen, wenn eine solche Übertragung ge- am weitesten zurückliegt,
wünscht wird. Fig. 3 zeigt eine Speicherzugriffseinrichtung, inFlip-flops to which they are connected generate L 13 ', L 14', L 23 ', L 24' and L 34 'the output. L42 and CHES indicate that the register, its associated L 43 in Fig. 1. Other arrangements are also possible handle line with the relevant flip-flops. So could z. B. the setting output dei is connected, the register is connected to the older addressing 5 flip-flop L 12 'through a suitable input connection. In this way every AND circuit acts fertilize and correspond to the output of the Kippais display circuit and generates a signal »oldest circuit L 21. However, the addressing shown in FIG. 1 when all inputs to this AND arrangement are simple and economical.
Circuit received a signal. This signal can be It is emphasized that the invention can be used to transmit a transmission of the io display circuit provides an uninterrupted display of this most recent signal, which identifies the register, the addressing of the register to another memory to sen addressing among a number from registers when such a transfer is the furthest in the past,
wishes is. Fig. 3 shows a memory access device in

Daß das Ausgangssignal einer UND-Schaltung das- 15 welcher die erfindungsgemäße Anzeigeschaltung in jenige Register anzeigt, welches am ältesten adressiert vorteilhafter Weise verwendet wird. Es ist allgemein worden war, ist ersichtlich aus den Einstellbedingungen bekannt, eine Information, beispielsweise ein Inforeiner Kippschaltung. Kippschaltung L 21 z. B. wird zu- mationswort durch eine sogenannte logische Adresse rückgestellt durch ein Signal auf der Zugriffsleitung 2, zu identifizieren, welche selbst nicht identisch ist mil wenn Register 2 adressiert wird und wird eingestellt 20 der Speicheradresse, in der das Informationsworl durch ein Signal auf der Zugriffsleitung 1, wenn Re- gespeichert ist. Diese logische Adresse kann einfach gister 1 adressiert wird. Kippschaltung L 21 wird also als Kennzeichen aufgefaßt werden, welches die Innur eingestellt, wenn Register 1 adressiert wird. Ahn- formation identifiziert. Ein Uberwachungsprogramrr lich wird Kippschaltung L 23 nur eingestellt, wenn liefert eine Zuordnung zwischen dem Kennzeichen Register 3 adressiert wird, und Kippschaltung L 24 25 und der Speicheradresse der Information. Um die wird nur eingestellt, wenn Register 4 adressiert wird. Information vom Speicher auszulesen, ist es ersi Wenn nach der Adressierung von z. B. Register 2 die nötig, das Kennzeichen anzugeben und die Speicheranderen Register 1, 3 und 4 adressiert werden, emp- adresse zu finden. Da die Kennzeichen und Speicherfangen alle zur Zugriffsleitung 2 gehörigen Kipp- adressen im Speicher gespeichert sind, erfordert die< schaltungen L 21, L 23 und L 24 ein Einstellsignal 30 zwei Speicherzugriffsoperationen. Diese Operatior und erzeugt somit die UND-Schaltung A 2 ein Aus- wird erheblich beschleunigt, wenn ein kleiner Speigangssignal, welches angibt, daß das zugehörige Re- eher mit raschem Zugriff vorgesehen ist, in welcherr gister 2 zeitlich am weitesten zurückliegend adressiert die am meisten gebrauchten Kennzeichen und die worden war. Von allen vier Adressierungen der Uc- entsprechenden Speicheradressen gespeichert sind gister 1 bis 4 ist die Adressierung des Register 2 also 35 Dieser Speicher entspricht dem ersten Speicherniveau die älteste. welches früher in dieser Beschreibung erwähnt wurdeThat the output signal of an AND circuit is that which the display circuit according to the invention displays in those registers which is used in an advantageous manner with the oldest address. It has generally been known from the setting conditions, information, for example information of a toggle switch. Toggle switch L 21 z. B. is reset by a so-called logical address by a signal on the access line 2, which is not identical with when register 2 is addressed and is set to the memory address in which the information word is set by a signal on the Access line 1 if Re- is stored. This logical address can simply be addressed to register 1. Flip-flop L 21 will therefore be viewed as a flag which the Innon only sets when register 1 is addressed. Ahnformation identified. A monitoring program is set to flip-flop L 23 only if an assignment between the identifier Register 3 is addressed, and flip-flop L 24 25 and the memory address of the information. This is only set if register 4 is addressed. To read out information from the memory, it is essential if, after addressing e.g. B. Register 2, which is necessary to specify the identifier and the memories of other registers 1, 3 and 4 are addressed to find the address. Since the identifiers and memory catches all toggle addresses belonging to the access line 2 are stored in the memory, the circuits L 21, L 23 and L 24 require a setting signal 30 for two memory access operations. This operator, and thus the AND circuit A 2 generates an off, is considerably accelerated when a small Speigangssignal, which indicates that the associated register is provided rather with rapid access, in which register 2 most distant in time addresses the most used license plate and which had been. Of all four addresses of the Uc-corresponding memory addresses, registers 1 to 4 are stored, the addressing of register 2 is 35. This memory corresponds to the first memory level, the oldest. which was mentioned earlier in this description

Die in F i g. 1 gezeigte Anzeigeschaltung ist in dem während der eigentliche Speicher das zweite Speicher-Sinne unwirtschaftlich, als eine größere Anzahl als niveau darstellt.The in F i g. 1 is in the display circuit shown during the actual memory the second memory sense uneconomical, as a larger number than level represents.

notwendig von Kippschaltungen verwendet wird. In F i g. 3 enthält ein assoziativer Speicher 31 viel Eine Schaltung, welche die gleiche Funktion erfüllt 40 Register 32 und ein Kennzeichenregister 33 zur Aufwie die Schaltung nach F i g 1, jedoch nur die Hälfte nähme der logischen Adresse. Wenn eine logische der in F i g. 1 verwendeten Kippschaltungen aufweist, Adresse, d. h. ein Kennzeichen im Register 33 gewird in F i g. 2 gezeigt. Die Kippschaltungen, welche speichert wird, wird es verglichen mit dem Inhal· in Fig. 2 verwendet werden, haben sowohl einen jedes der Register32. Wenn eine Übereinstimmung Einstellausgang als auch einen Rückstellausgang. 45 gefunden wird zwischen dem Kennzeichen und derr Wenn der Einstelleingang, zumindest vorübergehend. Inhalt in einem Register 32, wird ein Signal auf einei ein Signal erhält, wird der Einstellausgang erregt und der Ausgangsleitungen 40 erzeugt, welches die Überder Rückstellausgang liefert kein Signal, bis, zumin- einstimmung anzeigt und zugleich das Register, weidest vorübergehend, der Rückstelleingang erregt wird. ches die übereinstimmende logische Adresse enthält In F i g. 2 wird der Rückstellausgang unten rechts in 50 identifiziert. Jede Leitung 40 ist mit einem Registei dem Rechteck, welches die Kippschaltung darstellt, 35 eines Speichers 34 zur Sperrung der Speichergezeigt, adressen verbunden. In den Registern 35 ist die derrnecessary by flip-flops. In Fig. 3, an associative memory 31 contains a lot A circuit which fulfills the same function 40 registers 32 and a flag register 33 for Aufwie the circuit according to Fig. 1, but only half would take the logical address. If a logical the in F i g. 1 has flip-flops used, address, d. H. becomes an identifier in register 33 in Fig. 2 shown. The flip-flops, which are stored, are compared with the contents used in FIG. 2 both have each of the registers 32. If a match Setting output as well as a reset output. 45 is found between the license plate and derr If the adjustment input, at least temporarily. Contents in a register 32, a signal is sent to a receives a signal, the adjustment output is energized and the output lines 40 generated, which the overder The reset output does not provide a signal until, at the same time, displays the same and the register is cleared temporarily, the reset input is energized. ches contains the matching logical address In Fig. 2, the reset output is identified at the bottom right in 50. Each line 40 has a register the rectangle representing the flip-flop 35 of a memory 34 for blocking the memory is shown, addresses connected. In the registers 35 is the derr

Es sollen nun die Kippschaltungen L12 und L 21 Kennzeichen entsprechende Speicheradresse gespeivon Fig. 1 betrachtet werden. Das Signal auf der chert. Nach dem Erscheinen eines Signals auf dei Zugriffsleitung 1 stellt die Kippschaltung L 21 ein 55 Leitung 40 wird der Inhalt des betreffenden Register; und stellt die Kippschaltung L12 zurück, und das nichtdestruktiv ausgelesen und in einem Speicher-Signal auf der Zugriffsleitung 2 stellt die Kippschal- adreßregister 36 gespeichert, wo es für einen Speirung L 21 zurück und stellt die Kippschaltung L12 cherzugriff zur Verfügung steht. Die Leitungen 4( ein. Das Ausgangssignal der Kippschaltung L 21 ent- sind ferner verbunden mit den Eingängen einei spricht also dem komplementären Ausgangssignal 60 ODER-Schaltung 39, auf deren Ausgangsteitung 41 der Kippschaltung L12, und die beiden Kippschal- ein Übereinstimmungssignal zur Verfügung steht tungen können durch eine einzelne Kippschaltung Eine Abzweigung der Leitung 41 ist mit einer Invermit komplementären Ausgängen ersetzt werden. Dies terschaltung 42 verbunden. Am Ausgang 43 diesel wurde in der Anzeigeschaltung nach F i g. 2 getan. Inverterschaltung wird ein Ausgang erzeugt, wenr Der Einstell- und der Rückstellausgang der Kipp- 65 keiner der Eingänge auf den Leitungen 40 zu dei schaltung L12' entsprechen den Ausgängen der ODER-Schaltung 39 ein Signal enthält. Am Ausgant Kippschaltungen L12 und L21 in Fig. 1. Ähnlich 43 wird also ein Nicht-Ubeieinstimmungssignal er entsprechen die Rückstellausgänge der Kippschaltun- zeugt. Von den Leitungen 40 wird ferner ein SiqnaThere are now the latches L 12 and L 21 corresponding memory address indicator gespeivon Fig. 1 are considered. The signal on the chert. After the appearance of a signal on the access line 1, the flip-flop L 21 sets 55 Line 40 becomes the content of the relevant register; and resets the flip-flop L 12, and the non-destructive read out and stored in a memory signal on the access line 2 sets the flip-flop address register 36, where it resets for a supply L 21 and makes the flip-flop L 12 memory access available. The lines 4 (a. The output signal of the flip-flop L 21 are also connected to the inputs eini thus speaks the complementary output signal 60 OR circuit 39, on the output line 41 of the flip-flop L 12, and the two flip-flop a match signal is available A branch of the line 41 is replaced with an inverter with complementary outputs The setting and the reset output of the toggle 65 none of the inputs on the lines 40 to the circuit L 12 'correspond to the outputs of the OR circuit 39. At the output of the toggle circuits L 12 and L 21 in FIG that is, a disagreement signal corresponds to the reset outputs of the toggle switch. From the lines 40 a Siqna is also generated

einer Anzeigeschaltung 37 zugeführt. Diese Anzeigeschaltung37 entspricht der erfindungsgemäßen Schaltung. Die Eingänge zu dieser Schaltung, weiche also von den Leitungen 40 herrühren, entsprechen den Zugriffsleitungen 1 bis 4 der Fig. 1 und 2. Die Ausgänge 44 der Anzeigeschaltung 37 entsprechen den Ausgängen der UND-Schaltungen A 1 bis A 4 in den F i g. 1 und 2. Jeder Ausgang 44 ist mit einem Eingang einer entsprechenden UND-Schaltung 38 mit zwei Eingängen verbunden. Der andere Eingang zu diesen UND-Schaltungen ist mit einer Leitung45 verbunden. Der Ausgang 46 jeder UND-Schaltung 38 ist mit einem Register 32 des assoziativen Speichers 31 verbunden. Wenn ein Register 32 auf einer der Leitungen 46 ein Signal erhält, wird der Inhalt des betreffenden Registers 32 in den Speicher 34 übertragen und eine neue logische Adresse in das Register eingeschrieben. a display circuit 37 is supplied. This display circuit 37 corresponds to the circuit according to the invention. The inputs to this circuit, which come from the lines 40 , correspond to the access lines 1 to 4 of FIGS. 1 and 2. The outputs 44 of the display circuit 37 correspond to the outputs of the AND circuits A 1 to A 4 in FIGS . 1 and 2. Each output 44 is connected to one input of a corresponding AND circuit 38 having two inputs. The other input to these AND circuits is connected to a line 45. The output 46 of each AND circuit 38 is connected to a register 32 of the associative memory 31. When a register 32 receives a signal on one of the lines 46, the contents of the relevant register 32 are transferred to the memory 34 and a new logical address is written into the register.

Die Wirkungsweise der Speicherzugriffseinrichtung soll nun beschrieben werden. Die logische Adresse eines gewünschten Datenwortes wird in das Kenn-Zeichenregister 33 eingeschrieben, und der Inhalt der Register 33 wird mit diesem Kennzeichen verglichen. Fs soll angenommen werden, daß der Inhalt des Registers32a dem Inhalt des Registers 33 entspricht. Hierauf erscheint ein Signal auf der Leitung 40a und die Speicheradresse, welche durch den Inhalt des Registers35a angegeben wird, wird in das Register 36 gelesen. Das Signal auf der Leitung 40a erzeugt auch ein Ausgangssignal von der ODER-Schaltung39, welches einen erfolgreichen Vergleich im assoziativen Speicher 31 anzeigt und dazu gebraucht werden kann, einen Zugriff zu der vom Register 36 angegebenen Speicheradresse auszuführen. Ebenso erzeugt das Signal auf der Leitung 40 a ein Signal auf der Leitung Zugriff Register 3. Die weitere Verarbeitung dieses Signals auf der Zugriffsleitung 3 wurde bereits oben im Zusammenhang mit den Fig. 1 und 2 beschrie ben. Nun wird angenommen, daß der Inhalt keine; der Register 32 mit dem Kennzeichen im Register 3: übereinstimmt und daß ein Signal auf der Leitung 44« erscheint, welches angibt, daß das Register 32i am weitesten zurückliegend adressiert worden war Da keine Leitung 40 ein Signal führt, liefert di( ODER-Schaltung 39 kein Ausgangssignal und er scheint kein Signal auf der Leitung 41. Als Folge hiervon liefert der Inverter 42 ein Ausgangssigna auf der Leitung 43. Das Nicht-Obereinstimmungs signal auf der Leitung 43 wird dazu gebraucht, da; Register 32, welches zeitlich am weitesten zurückliegend adressiert worden war, und das entsprechend« Register 38 zu löschen und die benötigte logisch« Adresse und die Speicheradresse einzuschreiben. Da; Signal auf der Leitung 43 kann dazu gebraucht wer den, ein Signal auf der Leitung 45 zu erzeugen. Di beide Leitungen 45 und 44 a ein Signal führen, er· zeugt die UND-Schaltung 38a ein Ausgangssigna auf der Leitung 46a, welches zur Folge hat, daß die Register 32 a und 35 a gelöscht werden und die neue logische Adresse und Speicheradresse in diese Re gister eingeschrieben werden. Diese neuen Adresser werden durch ein Signal auf der Leitung 43 vorr Speicher geholt.The operation of the memory access device will now be described. The logical address of a desired data word is written in the identifier register 33, and the content of the register 33 is compared with this identifier. Let us assume that the content of register 32a corresponds to the content of register 33. A signal then appears on line 40a and the memory address, which is indicated by the contents of register 35a, is read into register 36. The signal on line 40a also produces an output signal from OR circuit 39 which indicates a successful comparison in associative memory 31 and can be used to access the memory address specified by register 36. Likewise, the signal on line 40 a generates a signal on line access register 3. The further processing of this signal on access line 3 has already been described above in connection with FIGS. 1 and 2 ben. It is now assumed that the content does not contain any; register 32 corresponds to the identifier in register 3: and that a signal appears on line 44 ", which indicates that register 32i was most recently addressed. Since no line 40 carries a signal, di (OR circuit 39 no output signal and no signal appears on the line 41. As a result, the inverter 42 provides an output signal on the line 43. The disagreement signal on the line 43 is used because register 32, which is most recently addressed and to delete the corresponding register 38 and to write in the required logical address and the memory address. The signal on line 43 can be used to generate a signal on line 45. That is, both lines 45 and 44 a lead a signal, the AND circuit 38a generates an output signal on the line 46a, which has the consequence that the registers 32a and 35a are cleared and the new one Logical address and memory address are written into this register. These new addressers are fetched into memory by a signal on line 43.

Das Speicherzugriffssystem nach F i g. 3 wurde nui soweit beschrieben, als es zum Verständnis des mögliehen Gebrauchs der ernndungsgemäßen Anzeigeschaltung nötig war, und daher wurden nur Einheiten, welche im Zusammenhang mit dem Gebrauch der erfindungsgemäßen Schaltung notwendig sind beschrieben. Zum Beispiel wurden die Ubertragungsleitungen zwischen den Speichern 31 und 34 einerseits und dem Hauptspeicher andererseits weggelassen, um die zeichnungsmäßige Darstellung zu vereinfachen. The memory access system according to FIG. 3 has only been described as far as it is possible to understand Use of the appropriate display circuit was necessary, and therefore only units were which are necessary in connection with the use of the circuit according to the invention described. For example, the transmission lines between the memories 31 and 34 were on the one hand and the main memory, on the other hand, are omitted in order to simplify the drawing.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

«09 622/97«09 622/97

Claims

Patent claims:

1. Circuit arrangement for displaying that register from a number of N registers whose addressing is the furthest in time, characterized in that an assigned input line (e.g. register 1) and an assigned logic element (A 1) are provided for each register, the JV-1 has inputs, each of which is assigned to one of the other JV-1 registers, and which provides an indication signal when a signal is present at all of its inputs, and that when one of the JV registers is addressed, all input signals of the associated logic element are reset and an input signal is set at all inputs of the remaining logic elements assigned to this addressed register.

(TV-I) th line:

Inputs from A (ZV-I) with AUSl (/ VI) ',

AUS 2 (/ V-I) '... AUS (W-I) (/ V-I)',

A (/ V-I) JV;