DE1574610A1

DE1574610A1 - Circuit arrangement for determining chains of equivalent binary elements within a binary value

Info

Publication number: DE1574610A1
Application number: DE19681574610
Authority: DE
Inventors: Henning Dipl-Ing Heinz
Original assignee: Werk fuer Signal und Sicherungstechnik Berlin VEB WSSB
Current assignee: Werk fuer Signal und Sicherungstechnik Berlin VEB WSSB
Priority date: 1968-02-26
Filing date: 1968-02-26
Publication date: 1970-03-05

Description

Schaltungsanordnung zum Feststellen von Ketten aus gleichwertigen Binärelementen innerhalb eines Binärwertes Die Erfindung betrifft eine Schaltungsanordnung zum Feststellen der Anzahl und hänge von Ketten aus Binärelementen gleichen Binärwertes innerhalb eines n-stelligen Binärwertes. Derartige Schaltungsanordnungen werden für 4Yortvergleichsschaltungens in der Datenverarbeitung bei der Feststellung von Ketten gleicher Binärelemente in Binärworten sowie bei der Erkennung von Synchronisationsblöcken in der Datenübertragung verwendet, Es ist bereits eine Schaltungsanordnung für den genannten Anwendungsfall bekannt geworden, Sie besteht in ihrem Grundaufbau aus einem Konjunktionsdreiecke welches aus n-1 Reihen von UTTD-Schaltungen mit zwei Eingängen gebildet wird und bei dem die erste Reihe aus n-1 und die letzte Reihe aus einer UND-Schaltung besteht. Mit Hilfe dieses Konjunktionsdreiecks werden die Gesamtkette und ihre zugehörigen Unterketten ausgewertet, Zur Auswertung der Unterketten sind weitere zusätzliche n-2 Reihen von UND-Schaltungen mit einem urinegiert en und einem bzw, zwei negierten Eingängen erforderlich. Die Anzahl der zusätzlichen UND-Schaltungen beträgt An die zusätzlichen n-2 Reihen von UND-Schaltungen sind nach logischen Gesetzmäßigkeiten entweder je eine analoge Auswerteschaltung oder je eine,QDER-Schaltung angeschlossen. Eine analoge Auswerteschaltung gibt eine Spannung ab, die proportional der Anzahl der markierten U1`TD-Schaltungen ihrer Reihe ist. (BRD-AS 1 221 819).Circuit arrangement for determining chains of equivalent binary elements within a binary value The invention relates to a circuit arrangement for determining the number and length of chains of binary elements with the same binary value within an n-digit binary value. Circuit arrangements of this kind are used for 4-location comparison circuits in data processing when identifying chains of identical binary elements in binary words and when recognizing synchronization blocks in data transmission n-1 rows of UTTD circuits is formed with two inputs and in which the first row consists of n-1 and the last row consists of an AND circuit. With the help of this conjuncture triangle, the entire chain and its associated sub-chains are evaluated. To evaluate the sub-chains, additional n-2 rows of AND circuits with one urine and one or two negated inputs are required. The number of additional AND circuits is According to logical principles, either an analog evaluation circuit or a QDER circuit are connected to the additional n-2 rows of AND circuits. An analog evaluation circuit outputs a voltage which is proportional to the number of labeled U1`TD circuits of their row. (BRD-AS 1 221 819).

Der Nachteil der bekannten Schaltungsanordnung besteht darin, daß besondere analoge Auswerteschaltungen erforderlich sind. Beim Aufbau von Schaltungsanordnungen mit handelsüblichen Bausteinsystemen sind solche in den meisten Fällen nicht vorhanden. Außerdem muß im Falle der Anwendung einer analogen Auswerteschaltung die Ausgangsspannung wieder in ein digitales Signal für die Weiterverarbeitung umgesetzt werden. Ein weiterer Nachteil der bekannten Schaltungsanordnung besteht in der Anwendung zusätzlicher Reihen von UND-Schaltungen für die Abgabe nur eines Signals für jede Kette$ die innerhalb eines Binärwortes nur einmal vorkommen kann.The disadvantage of the known circuit arrangement is that special analog evaluation circuits are required. When building circuit arrangements In most cases, these are not available with commercially available modular systems. In addition, if an analog evaluation circuit is used, the output voltage can be converted back into a digital signal for further processing. A Another disadvantage of the known circuit arrangement is the use of additional Series of AND circuits for the delivery of only one signal for each chain $ die can only occur once within a binary word.

Zweck der Erfindung ist es, die angeführten Mängel zu beseitigen.The purpose of the invention is to eliminate the deficiencies mentioned.

Es ist Aufgabe der Erfindung, eine Schaltungsanordnung zum Feststellen von Ketten aus gleichwertigen Binärelementen Innerhalb eines Binärwortes zu schaffen, bei welcher der Schaltungsaufwand geringer ist., gegenüber bereits bekannten Lösungen, Mit der Erfindung ist diese Aufgabe in der Weise gelöst, daß an. die Ausgänge der ersten Reihen über je eine zusätzliche Reihe von UND-Schaltungen eine symmetrische Grundschaltung zum Feststellen der Anzahl und Länge der Ketten angeschlossen isty und daß den Ausgängen der letzten Reihen je eine ODER-Schaltung zugeordnet ist, mit denen entsprechend der Schaltgleichung Uk ° 0k die hänge der Ketten bestimmt wird.It is an object of the invention to provide a circuit arrangement for detecting chains of equivalent binary elements within a binary word in which the circuit scale is smaller., Compared to already known solutions, with the invention, this object is achieved in such a manner that at. the outputs of the first Rows each with an additional row of AND circuits a symmetrical basic circuit for determining the number and length of the chains is connected and that the outputs of the last An OR circuit is assigned to each row, with which the chain length is determined in accordance with the switching equation Uk ° 0k.

Eine weitere zweckmäßige Ausbildung des Erfindungsgedankens ist dadurch gekennzeichnet, daß im Falle der Bestimmung der maximalen Länge von Ketten anstelle der ersten n - 2 Reihen zugeordneten zusätzlichen Reihen von üPID-27 Schaltungen eine jeder dieser Reihen zugeordnete ODER-Schaltung vorgesehen ist, die entsprechend der Schaltgleiohung Uk m 0k verknüpft sind.Another useful embodiment of the inventive concept is characterized in that, in the case of determining the maximum length of chains, instead of the additional rows of uPID-27 circuits assigned to the first n-2 rows, an OR circuit assigned to each of these rows is provided, which corresponds to the switching circuit Uk m 0k are linked.

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden.The invention is to be described in more detail below using an exemplary embodiment explained.

In den zugehörigen Zeichnungen zeigen: Fig. 1 eine erfindungsgemäße Schaltungsanordnung, Fig. 2 eine syi~metrische Grundschaltung riJ. 3 eine 'Jeiterbildung der Schaltungsanordnung nach Fig. 1 .The accompanying drawings show: FIG. 1 an inventive Circuit arrangement, FIG. 2 shows a symmetrical basic circuit riJ. 3 a further training the circuit arrangement according to FIG. 1.

Die Schaltungsanordnung nach Fig. 1 besteht aus einem Register RG mit n = 6 Registerstellen 11 ... 16,- einem Kon- junktionsdreieck, bestehend aus fünf' Reihen R1 ... R5 von ü^TD-Schaltungen mit zwei Eingängen 21 ... 25; 31 ... 34; 41 ... 43; 51; 52; 61, einer zusätzlichen Reihe Z1 von UTTD-Schaltungen mit einem umnegierten und einem bzw, zwei. negierten Eingängen 21a ... 25a, einer symmetrischen Grund- schaltung S12 und einem Netzwerk N. Mit Ausnahme des Re- gisters RGW dessen Registerstellen kontradiktorische Aus- gänge besitzen sollen, werden .alle Schaltungsteile zweimal benötigt nämlich einmal zur Feststellung von Ketten von Binärstellen des Wertes "EIITS" und einmal der des eertes 11 1'1U LL'I , In der ersten Reihe R1 sind die UUD-Schaltungen 21 ... 25 auf der Grundseite des Konjunktionsdreiecks mit den Registerstellen 11 ...-16 verbunden, in der zweiten Reihe R2 sind die UND-Schaltungen 21 ... 25 der ersten Reihe R1 pyramidenförmig verbunden usw.. Die letzte Reihe R5 wird durch eine UND-Schaltung 61 gebildet. An die Ausgänge der erste Reihen von WD-Schaltungen ist über je eine zusätzliche Reihe von ü@;D-Schaltungen eine symmetrische Grundschaltung angeschlossen. Im vorliegenden Falle ist n - 6 und es ergibt sich eine zusätzliche Reihe Z1 von UTTD-Schaltungen 21a ... 25a an die eine symmetrische Grundschaltung S12 angeschlossen ist. Diese UTTD-Schaltungen besitzen, mit Ausnahme der,beiden äußeren ULTD-Schaltungen 21a und 25a, je einen umnegierten und zwei negierte Eingänge. Die umnegierten Eingänge sind an die Ausgänge der zugeordneten UND-Schaltungen der ersten Reihe R1 angeschlossen. Die negierten Eingänge sind an die Aushänge der benachbarten trTD-Schaltungen der zweiten Reihe R2 angeschlossen. Die Ausgänge der letzten Reihen R2 ... R5 sind mit je einer ODER-Schaltung 03 ... 06 im Netzwerk N verbunden. Im Netzwerk N werden die ODER-Schaltungen 03 ... 06 entsprechend der Schaltgleichung Uk ' O# ' +1 verknüpft. So ergibt .sich U3 = 03 U4 =x 04 . ü5 U5 == 05 Die ODER-Schaltung 06 kann im vorliegenden Beispiel durch eine einfache Durchschaltung ersetzt werden.The circuit arrangement according to Fig. 1 consists of a register RG with n = 6 register positions 11 ... 16, - a con- junction triangle, consisting of five 'rows R1 ... R5 of ü ^ TD circuits with two inputs 21 ... 25; 31 ... 34; 41 ... 43; 51; 52; 61 , an additional row Z1 of UTTD circuits with one negated and one or two. negated inputs 21a ... 25a, a symmetrical basic circuit S12 and a network N. With the exception of the re- register COMECON whose registries adversarial gears should have, all parts of the circuit will be used twice namely needed once to determine chains of Binary digits of the value "EIITS" and once that of the eertes 11 1'1U LL'I, In the first row R1, the UUD circuits 21 ... 25 are connected on the base side of the Konjunktionsdreiecks with the register locations 11 ...- 16, in the second row R2 are the AND circuits 21 ... 25 of the first row R1 connected in a pyramid shape, etc. The last row R5 is formed by an AND circuit 61. At the exits the first A symmetrical basic circuit is connected to each series of WD circuits via an additional row of ü @; D circuits. In the present case, n − 6 and an additional row Z1 of UTTD circuits 21a ... 25a results to which a symmetrical basic circuit S12 is connected. With the exception of the two outer ULTD circuits 21a and 25a, these UTTD circuits each have one negated and two negated inputs. The negated inputs are connected to the outputs of the associated AND circuits of the first row R1. The negated inputs are connected to the hookups of the neighboring trTD circuits of the second row R2. The outputs of the last Rows R2 ... R5 are each connected to an OR circuit 03 ... 06 in network N. In the network N, the OR circuits 03 ... 06 are linked according to the switching equation Uk 'O #' +1. So it turns out U3 = 03 U4 = x 04. ü5 U5 == 05 The OR circuit 06 can be replaced by a simple through-connection in the present example.

Entsprechend der Schaltungsanordnung nach Fig.1 ist bei einem Register RG mit 6 Registerstellen 11 ... 16 die Bildung von sechs Ausgangssignalen G21; G21'; G3 ... G6 möglich. Diese Ausgangssignale haben folgende Bedeutung: G2# : eine Zweierkette im Register RG G2" : zwei Zweierketten im Register RG G3 : eine Dreierkette im Register RG G4 : eine Viererkette im Register RG G5 : eine Fünferkette im Register RG 06 : eine Sechserkette im Register RG. In Fig. 2 ist eine Schaltung für die in Fig. 1 angegebene symmetrische Grundschaltung S12 angegeben. Mit Hilfe der symmetrischen Grundschaltung S12 werden symmetrische Funktionen gebildet. Unter einer symmetrischen Funktion versteht man eine Funktion von n Variablem bei der jede Vertausohung von zwei Variablen die Funktion unverändert läßt. Die symmetrische Grundschaltung nach Fig.2 besteht aus einer Reihe R 10 von ODER--Schaltungen 110 ... 140" aus einer Reihe R 20 von UITD-Schaltungen 210 ... 2402 einer UITD-Schaltung 100 und einer ODER-Schaltung 200. Die Funktion G21 ist am Ausgaäg der U-#TD--gc)chaltung 100 und die Funktion G2'' ist am Ausgang der ODER-Schaltung 200 ab- nehmbar. Da unter Berücksichtigung der Schaltungsanordnung nach Fig. 1 niemals mehr als zwei beliebige Eingangssignale E1 ... E5 den Wert "EINS" annehmen können wird die symme- trische Grundschaltung S12 besonders einfach. In den folgenden Beispielen soll die Wirkungsweise der Sohaltungsanordnungen nach rig. 1 und 2 näher erläutert wer- den, Dabei wird eine Verknüpfungsschaltung als markiert be- zeichnet, wenn diese ein "EINS"-Signal abgibt. In einem ersten Beispiel sei angenommen, daß im Register RG die Registerstellen 11, 12 sowie 14, 15 markiert sind. Dem- zufolge sind in der ersten Reihe R1 die UND-Schaltungen 21 und 24 markiert. In der zweiten Reihe R2 können keine UND- Schaltungen markiert werden, da die UND-Schaltungen 21 und 24 nicht benachbart sind. In der zusätzlichen Reihe Z1 werden die UND-Schaltungen.21a und 24a markiert, da die negierten Eingänge den Wert 18119 annehmen. In der Fig. 2 erscheinen die Ausgangssignale der UND-Sohaltungen 21a und 24a an den Eingängen E1 und E4. Da- mit werden die ODER-Schaltungen 110 ... 1409 die UND-Schal- tung 230 und die ODER-Schaltung 200 markiert. In Fig. 2 ist also die symmetrische Funktion G211 gebildet worden, d.1. zwei Eingangssignale sind vorhanden. Das be-. deutet, daß im Register RG zwei Zweierketten vorhanden sind. In einem zweiten Beispiel sei angenommen, daß im Register RG die Registerstellen 11; 12 und 13 markiert sind. Demzufolge sind in der ersten Reihe R1 die UTtD-Schaltungen 21; 22 und in der zweiten Reihe R2 die UTTD-Schaltung 31 markiert.Durch die Markierung der ül'1D--Schaltung 31 werden die UrID-Schaltun- gen 21a; 22a der zusätzlichen Reihe Z1 gesperrt. Im Netzwerk 11 werden die ODER-Schaltung 03 und die ürTD- Schaltung U3 markiert, damit wird G3 als "EINS" signalisiert, Das bedeutet, daß im Register eine Dreierkette vorhanden ist. Soll nur die maximale Lange von geiten aus Binärelementen bestimmt werden, so sind anstelle der den ersten Reihen zugeordneten zusätzlichen Reihen von ü"TD-Schaltungen eine jeder Reihe zugeordnete ODER-Sc::altung vorzusehen, die ebenfalls entsprechend der Schaltgleichung Uk = 0k . verknüpft sind. Wie aus Pig. 3 ersichtlich entfällt die zusätzliche Reihe Z1 von üvD-Schaltungen 21a ... 25a nach Fig. 1 und an deren Stelle wird eine ODER-Schaltung 02 verwendet. Die Schalt- gleichung für die TJD-Schaltung U2 ergibt sich zu U2 = U2 . iT3. A Ausgang der U-TD-Schaltung U2 ist das Ausgangs- sibnal G2 abneimbar. Sind entsprechend dem ersten Beispiel im Register RG Registerstellen 11; 12 sowie 14; 15 markiert, dann sind ebenfalls die U1dD-Schaltungen 21 und 24 der ersten Reihe R1 markiert.According to the circuit arrangement according to FIG. 1, in a register RG with 6 register positions 11 ... 16, the formation of six output signals G21; G21 '; G3 ... G6 possible. These output signals have the following meaning: G2 #: a chain of two in the RG register G2 ": two strings of two in register RG G3: a chain of three in register RG G4: a chain of four in the RG register G5: a chain of five in register RG 06 : a chain of six in register RG. FIG. 2 shows a circuit for the symmetrical basic circuit S12 indicated in FIG. 1. With the help of the symmetrical basic circuit S12, symmetrical functions are formed. A symmetric function is understood to be a function of n variables in which every interchange of two variables leaves the function unchanged. The symmetrical basic circuit according to Fig.2 consists of a row R 10 of OR circuits 110 ... 140 " a row R 20 of UITD circuits 210 ... 2402 one UITD circuit 100 and an OR circuit 200. The function G21 is at the output of the U- # TD-gc) circuit 100 and the function G2 '' is available at the output of the OR circuit 200 acceptable. Since taking into account the circuit arrangement according to Fig. 1 never more than any two input signals E1 ... E5 can assume the value "ONE", the symmetrical The basic S12 circuit is particularly simple. The following examples illustrate how the Holding arrangements according to rig. 1 and 2 are explained in more detail den, A logic circuit is marked as loading draws when it emits a "ONE" signal. In a first example it is assumed that the register RG the register positions 11, 12 and 14, 15 are marked. To the- According to the AND circuits 21 in the first row R1 and 24 marked. In the second row R2, no AND- Circuits are marked as the AND circuits 21 and 24 are not adjacent. In the additional row Z1, the AND circuits. 21a and 24a marked because the negated inputs have the value 18119 accept. The output signals of the appear in FIG AND positions 21a and 24a at inputs E1 and E4. There- with the OR circuits 110 ... 1409 the AND switch device 230 and the OR circuit 200 is marked. The symmetrical function G211 is thus formed in FIG. 2 been, d.1. two input signals are available. The loading. indicates that there are two strings of two in register RG. In a second example it is assumed that the register RG the register locations 11; 12 and 13 are highlighted. As a result are in the first row R1 the UTtD circuits 21; 22 and in the second row R2 the UTTD circuit 31 is marked. By the marking of the ül'1D circuit 31, the UrID circuit gen 21a; 22a of the additional row Z1 blocked. The network 11, the OR circuit 03 and the ürTD- be Circuit U3 marked so that G3 is signaled as "ONE", This means that there is a chain of three in the register. Should only the maximum length of sliding from binary elements are determined so instead of the first Rows associated with additional rows of "TD circuits to provide an OR circuit assigned to each row, the also according to the switching equation Uk = 0k. are linked. Like from Pig. 3 the additional row Z1 is not available of uvD circuits 21a ... 25a according to FIG. 1 and other An OR circuit 02 is used. The switching equation for the TJD circuit U2 results in U2 = U2. iT3. A output of the U-TD circuit U2 is the output sibnal G2 detachable. If, according to the first example, in register RG register positions 11; 12 and 14; 15 marked, then the U1dD circuits 21 and 24 of the first row R1 are also marked.

Außerdem werden in dem Netzwerk N die ODER-Schaltung 02 und die UTTD-Schaltung U2 markiert. Das Ausgangssignal G2 nimmt den Wert 1 an, d.h. die längste Kette im Register RG ist eine Zweierkette.In addition, in the network N, the OR circuit 02 and the UTTD circuit become U2 marked. The output signal G2 assumes the value 1, i.e. the longest chain in the Register RG is a chain of two.

Sind entsprechend dem zweiten Beispiel im Register RG die Registerstellen 11; 12 und 13 markiert, so ergeben sich dieselben markierten Verknüpfungsschaltungen wie für Fig. 1 beschrieben.According to the second example, are the register positions in register RG 11; 12 and 13 marked, the same marked logic circuits result as described for FIG.

Claims

P atent ans pr ü. 1st circuit arrangement for determining the number and length of chains of binary elements of the same binary value within an n-digit binary value with the help of a conjuncture triangle which is formed from n-1 rows of AND circuits and in which the first row consists of n-1 and the last row consists of a UTID circuit! characterized in that da13 to the outputs of the first Rows (R1) each with an additional row (Z1) of AND positions (21a ... 25a) a symmetrical basic circuit (S12) for determining the number and length of the chains is connected, and dal3 the outputs of the last Rows are each assigned an OR circuit (03 ... 06), with which the slope of the chains is determined according to the switching equation Uk `0k # '+ 1 hang on chains instead of the first Additional rows (Z1) of AND circuits (21a ... 25a) assigned to rows, an OR circuit (02) assigned to each of these rows is provided which are linked according to the switching equation Uk ...