DE1574492A1

DE1574492A1 - Device for decoding data blocks

Info

Publication number: DE1574492A1
Application number: DE19681574492
Authority: DE
Inventors: Heinz Dipl-Ing Henning
Original assignee: Werk fuer Signal und Sicherungstechnik Berlin VEB WSSB
Current assignee: Werk fuer Signal und Sicherungstechnik Berlin VEB WSSB
Priority date: 1968-02-26
Filing date: 1968-02-26
Publication date: 1971-07-29

Description

Einrichtung zum Deoodieren von Datenblöcken Die Erfindung betrifft eine Einrichtung zum Decodieren von Datenblöcken2 die aus je einem Synchronisierblock, einem Informationsblock und einem Prüfblock bestehen und in einen Serien-Parallel--Umsetzer eingegeben werden.Device for decoding data blocks The invention relates to a device for decoding data blocks2 which each consist of a synchronization block, an information block and a test block and a serial-parallel converter can be entered.

Es ist bekannt für die Umsetzung von Datenblöcken von der Serien- in die Paralleldarstellung als Serien-Parallel-Umsetzer ein Schieberegister zu verwenden. Die Anzahl der bistabilen Kippschaltungen, die das Schieberegister bilden, ist dabei gleich der Inge des Datenblocks, Die T.änge des Datenblocks entspricht der Anzahl der ihn bildenden Binärelemente (DAS '! 216 347).It is known to use a shift register as a series-parallel converter for converting data blocks from the series to the parallel display. The number of bistable flip-flops that form the shift register is equal to the length of the data block. The length of the data block corresponds to the number of binary elements forming it (DAS '! 216 347).

Bei der Anwendung von Datenblöcken, denen ein zyklischer Code zugrunde liegt, erfolgt die Pehlererkennung beim-Decodieren in der Weise, daß der vollständige Datenblock gleichzeitig in einen Serien-Parallel-Umsetzer und in ein Divisionssehieberegister einläuft.. trimmt nach Eingang des Datenblocks das Divisionsschieberegister die Aus-Stellung ein, so erfolgt die Übernahme des Datenblocks aus dem Serien-Parallel-Umsetzer in jeder Binestelle zugeordnete Speicherschaltungen (Voßiek "Fehlererkennende Kodes für die Datenfernübertragung" S.F37/88). Der Nachteil der bekannten Verfahren besteht darin' daß zur Decodierung eines Datenblocks der länge n n bistabile Kippsohaltungen eines Schieberegisters, welches als Serien-Parallel-Umsetzer arbeitete erforderlich sind, Ein weiterer besonders schwerwiegender i?achteil besteht darin, daß beim Auftreten innerer Fehler, z.B, Zeitungsbrüchen im Divisionsschieberegister, dessen bistabile Kippschaltungen nach Eingang des Datenblocks zwar alle in Aus-Stellung sind aber trotzdem ein oder mehrere Ubertragungsfehler vorgelegen haben können, In diesem Fall erfolgt dann fälschlichervreise eine Umspeicherung des Informationsblocks aus dem Serien-Parallel-Umsetzer in die jeder Binärstelle zugeordneten Speichers chalt ungen, Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zum Decodieren vori Datenblöcken zu schaffen, bei der die Anzahl der bistabilen Kippschaltungen des als Serien-Parallel-Umsetzer arbeitenden Schieberegisters verringert werden kann und eine Überwachung der Arbeitsweise des Divisionsschieberegisters erfolgt.When using data blocks based on a cyclic code lies, the error detection occurs during decoding in such a way that the complete Data block simultaneously in a serial-parallel converter and in a division shift register arrives .. trims the division shift register after receipt of the data block Off position on, the data block is transferred from the series-parallel converter Memory circuits assigned to each bin location (Vossiek "Error-recognizing codes for remote data transmission "S.F37 / 88). The disadvantage of the known The method consists in 'that for decoding a data block of length n n bistable Tilt holdings of a shift register that worked as a series-parallel converter are required, Another particularly serious disadvantage is that if internal errors occur, e.g. newspaper breaks in the division shift register, its bistable multivibrators are all in the off position after the data block has been received but there could have been one or more transmission errors anyway, In this case, the information block is then erroneously transferred from the serial-parallel converter into the memory assigned to each binary digit circuits, the invention is based on the object of a device for decoding vori to create data blocks in which the number of bistable flip-flops of the shift register operating as a series-parallel converter can be reduced and the operation of the division shift register is monitored.

Es ist Zweck der Erfindung die angeführten Mängel der bekannten Decodiereinrichtungen zu beseitigen, Mit der Erfindung ist diese Aufgabe in der Weise gelöst' daB nach dem Decodieren des Synehronisierblocks die Blockierung' eines Divisionssohieberegisters, eines Utierwachungsregisters und eines Binärzählers in der Aus-Stellung aufgehoben wird, die Lln-Stellung des Divisionsschieberegisters in dcr:i Überwachungsregister gespeichert wird und nach Eingang des Informations-und Prüfblocks in den Serien-Paxallel-Umwandler nur dann eine Übernahme des Informationsblocks aus dem Serien-Parallel-Umsetzer in ein zugeordnetes Speioherregister erfolgt, wenn sich das Überwachungsregister und der Binärzähler in Ein-Stellung und das Divisionsschieberegister wieder in Aus-Stellung befindet und beim Erreichen der Aus-Stellung des Binärzählers das Divisionsschieberegister$ das Überwachungsregister und der Binärzähler solange in der Aus-Stellung blockiert werden, bis die Deoodierung des folgenden Synchronisierblocks erfolgt. Dabei kann jeder bzw, nur der letzten bistabilen Kippschaltung des Divisionsschieberegisters eine bistabile Kippschaltung des Überwachungsregisters zugeordnet werden, In zweckmäßiger weiterer Ausbildung der Erfindung bleibt ein Informationsblock bis zur Übernahme des folgenden aus dem Serien-Parallel-Umsetzer im Speicherregister gespeichert und das Speicherregister wird dann gelöscht, wenn das Impuls-Pausen-Verhältnis des Taktgenerators, der eingehenden Datenblöcke des Übernahmebefehls und/oder der Startzeichenerkennung die vorgesehenen zulässigen Toleranzen über- bzw,unterschreitet.It is the purpose of the invention to address the cited shortcomings of the known decoding devices to eliminate, With the invention, this object is achieved in such a way 'that after the decoding of the synchronization block, the blocking of a division shift register, of an animal watch register and a binary counter are canceled in the off position becomes, the Lln position of the division shift register in dcr: i Monitoring register is stored and after receipt of the information and test block in the series-paxallel converter only then is the information block taken over from the serial-parallel converter takes place in an assigned storage register when the monitoring register and the binary counter in the on position and the division shift register in the off position again and when the binary counter is in the off position, the division shift register $ the monitoring register and the binary counter are blocked in the off position until the deodification of the following sync block takes place. Here can each or only the last flip-flop of the division shift register a bistable flip-flop can be assigned to the monitoring register, In more expedient In a further development of the invention, an information block remains until it is taken over the following from the serial-to-parallel converter is stored in the memory register and the memory register is cleared when the pulse-pause ratio of the clock generator, the incoming data blocks of the transfer command and / or the start character recognition exceeds or falls below the specified permissible tolerances.

Die Einrichtung nach der Erfindung soll anhand eines Ausführungsbeispiels näher erläutert werden. In den zugehörigen Zeichnungen zeigen: Fig, 1: einen vollständigen Datenblock Fig* 2: ein Blockschaltbild der erfindungsgemäßen Einrichtung, Ti;@. 3: eine abgevrandelte Schaltungseinzelheit der fig.2, In Pig. 1 ist ein vollständiger Datenblock, bestehend aus einem Synchronisierblock s mit seohs, einem Informationsblook m mit vier und einem Prüfblock k mit drei Binärelementen, dargestellt. Als fehlererkennender zyklischer Code ist ein (7, 4 )-Code vorgesehen, der es-gestattet 13 Informationen zu übertragen, In Fig. 2 versorgt ein von der Impulsfolge n der eingehenden Datenblöcke synchronisierter Taktgenerator TO einen Serien-Parallel-Umsetzer SPU für sieben Binärstellen, ein Divisionsschieberegister D für einen (7, 4)-Code, einen Binärzähler BZ für drei Binärstellen und eine Übervfachungssohaltung Ü2 mit Taktsignalen. Die Impulsfolge n der eingebenden Datenblöcke gelangt zu dem Serien-Parallel-Umsetzer SPU und dem Divisionssabieberegister D sowie zu einer überwaohungsschaltung; Üfie Das Divisionssehieberegister D ist ausgangsseitig mit einer UND-Schaltung U1 und einem Überwachungsregister Ü verbunden. Das Überwachungsregister Ü ist mit den UND-Schaltungen U2 und U3 und der Binärzähler BZ mit den UND-Schaltungen U4 und U3 verbunden. Die UND-Schaltung U7 ist mit sechs bistabilen Kippschaltungen des Serien-Parallel-Umsetzers SPU und mit der UND-Schaltung U3 verbunden, Das Ausgangssignal der UND-Schaltung U7 dient als Speiohersignal für die bistabile Kippschaltung St mit dominierenden Speicherverhalten. Das Ausgangssignal der UND-..-Schaltung U5 dient als Machsignal für die bistabile Kippsohaltung Ste Das rechte Ausgangsfeld der bistabilen Kippsohaltung St ist mit allen linken Eingangsfeldern der bistabilen Kippsohaltungen des Divisionssohieberegisters D, des Überwaohungsregistea Ü und des Binärzählers BZ verbunden und dient dazu ein Starterkennungszeichen abzugeben. Das linke Ausgangsfeld der bistabilen Kippschaltung St ist mit einer Überwachungsschaltung Ü3 verbunden, Die UND--Schalt.ungen U1; U2 und U4 sind mit einer UND-Schaltung U6 verbunden, wobei das Ausgangssignal der UND-Schaltung U6 als Übernahmebefehl zur Übernahme des Informationsblocks aus dem Serien-Parallel-Umsetzer SPU in ein zugeordnetes Speicherregister Z dient. Die UTTD-Schaltung U6 ist außerdem mit einer Überwachungsschaltung Ü4 verbunden, Die linken Eingangsfelder-der bistabilen Kippschaltungen des Speicherregisters Z sind mit dem Ausgang der UI?D-Schaltung U8 verbundeng an dessen Eingänge die Überwachungsschaltungen Uyl ... Ü4 angeschlossen sind, Nach der Beschreibung des Blockschaltbildes soll nun dessen Wirkungsweise beim Decodieren eines vollständigen Datenblocks anhand der Fig, 2 erläutert werden.The device according to the invention will be explained in more detail using an exemplary embodiment. The accompanying drawings show: FIG. 1: a complete data block FIG. 2: a block diagram of the device according to the invention, Ti; @. 3: a striped circuit detail from fig. 2, In Pig. 1 shows a complete data block consisting of a synchronization block s with seohs, an information block m with four and a test block k with three binary elements. A (7, 4) code is provided as the error-detecting cyclic code, which allows 13 information to be transmitted , a division shift register D for a (7, 4) code, a binary counter BZ for three binary digits and an over-multiplying Ü2 with clock signals. The pulse train n of the input data blocks reaches the serial-parallel converter SPU and the division sabotage register D as well as a monitoring circuit; Üfie The division register D is connected on the output side to an AND circuit U1 and a monitoring register Ü. The monitoring register Ü is connected to the AND circuits U2 and U3 and the binary counter BZ is connected to the AND circuits U4 and U3. The AND circuit U7 is connected to six flip-flops of the series-parallel converter SPU and to the AND circuit U3. The output signal of the AND circuit U7 serves as a storage signal for the flip-flop St with dominant storage behavior. The output signal of the AND -..- circuit U5 serves as a power signal for the bistable Kippsohaltung Ste. The right output field of the bistable Kippsohaltung St is connected to all the left input fields of the bistable Kippsohaltung of the Divisionssohieberegister D, the Überwaohungsregistea Ü and the binary counter BZ and serves as a start identifier submit. The left output field of the bistable multivibrator St is connected to a monitoring circuit U3, the AND - Schalt.ungen U1; U2 and U4 are connected to an AND circuit U6, the output signal of the AND circuit U6 being used as a takeover command for taking over the information block from the serial-parallel converter SPU into an associated storage register Z. The UTTD circuit U6 is also connected to a monitoring circuit U4. The left input fields of the flip-flops of the storage register Z are connected to the output of the UI? D circuit U8 to whose inputs the monitoring circuits Uyl ... U4 are connected Description of the block diagram, its mode of operation when decoding a complete data block will now be explained with reference to FIG.

Nach Eingang des Synchronisiexblooks s in den Serien-Parallel-Umsetzer SPU wird dieser finit Hilfe der UND-Schaltung U7 decodiert. Außerdem wird mit Hilfe der UND-Schaltung U3 über-prüft, ob sich das Überwachungsregister Ü in Aus-Stellung befindet. Das Ausgangssignal der UND-Sohaltung U7 bringt die bistabile Kippschaltung St von der Aus- in die Ein-Stellung, Durch die bistabile Kippschaltung St wird die Blockierung der Aus-Stellung des Divieionasohieberegisters Dg des Überwaohungaregisters Ü und des Binärzählers BZ aufgehoben, Nach Eingang des Synohroniaationablooks s laufen der Inforwationsblook m und der Prüfblock k in den Serien-Parallel. Umsetzer SPU ein, Dabei wird der 3ynohronisationablook e aus dem Serien-Parallel-Umsetzer SPU herausgeschoben.After the synchronization look s has entered the series-parallel converter SPU, it is finitely decoded with the aid of the AND circuit U7. In addition, the AND circuit U3 is used to check whether the monitoring register Ü is in the off position. The output signal of the AND state U7 brings the bistable flip-flop St from the off to the on position. By the bistable flip-flop St, the blocking of the off position of the division shift register Dg of the monitoring register Ü and the binary counter BZ is canceled, after the Synohroniaationablooks have been received s the information block m and the test block k run in series parallel. Converter SPU one, this case is pushed out of 3ynohronisationablook e from the serial to parallel converter SPU.

Der Eingang des Informationsblooks m und des Prüfblocks k wird durch den Binärzähler BZ abgezählt. Hierbei erfolgt nur dann eine Übernahme des Informationsblocks m nach sieben Taktimpulsen des Taktgenerators aus dem Serien-Parallel-Umsetzer SPU in ein zugeordnetes Speicherregister Zg wenn sich das Überwachungsregister Ü und der Binärzciihler BZ in Ein-Stellung und das Divisionsschieberegister D, nach Überprüfung des Informationsblockes m und des Prüfblocks k auf Fehlerfreiheitl wieder in der Aus-Stellung befindet, Beim Erreichen der Aus-Stellung des Binärzählers BZ bleiben das Divisionsschieberegister D' das Überwachungsregister Ü und der Binärzähler BZ solange in der Aus-Stellung blockiert, bis die Deoodierung des folgenden Synchronisierblocks s mit Hilfe der UND-Schaltung U7 erfolgt.The input of the information block m and the test block k is through the binary counter BZ is counted. Only then is the information block taken over m after seven clock pulses from the clock generator from the series-parallel converter SPU in an assigned memory register Zg when the monitoring register Ü and the binary counter BZ in the on position and the division shift register D, after checking of the information block m and the test block k for freedom from errors again in the Off position, stay when the binary counter BZ reaches the off position the division shift register D ', the monitoring register Ü and the binary counter BZ blocked in the off position until the deodification of the following synchronization block s takes place with the aid of the AND circuit U7.

Am Ausgang des Speioherregisters Z steht der Informationsblock m in dualer Paralleldarstellung zur Verfügung, Mit Hilfe bekannter Decodierungsmatrizen kann eine Umwandlung von der dualen in die dezimale Paralleldarstellung vorgenommen werden. Im störungsfreien Betrieb, bei dem eine ununterbrochene Folge von Datenblöoken in den Serien-Parallel-Umsetzer SPU einläuft, bleibt im Speicherregister Z ein Informationsblock m bis zur Übernahme des folgenden aus dem Serien-Parallel-Umsetzer SPU gespeichert, Die Anzahl der bistabilen Kippschaltungen des Überwachungsregisters (J entspricht normalerweise der des Divisionsschieberegisters D.* Ist jedoch siohergestelltg daß die letzte bistabile Bippsohaltung des Divisionsechieberegisters D nicht unabhängig von den vorhergehenden Stuten in die Bin-Stellung kommen kann, so kann nach Fig. 3 das Überwachungsregister Ü durch nur eine bistabile Kippschaltung realisiert werden, die der letzten bistabilen Kippschaltung des Divisionsschieberegistcr D zugeordnet ist, Die.UND-Schaltungen U2 und U3 können dann entfallen.At the output of the memory register Z, the information block m is available in a dual parallel representation. With the help of known decoding matrices, a conversion from the dual to the decimal parallel representation can be carried out. In trouble-free operation, in which an uninterrupted sequence of data block tokens enters the serial-parallel converter SPU, an information block m remains in memory register Z until the following is taken over from the serial-parallel converter SPU, the number of bistable flip-flops in the monitoring register (J normally corresponding that of the Division shift register D. * If however siohergestelltg that the last bistable Bippsohaltung of Divisionsechieberegisters D position Bin can not occur irrespective of the preceding mares in which, the monitoring register Ü can of FIG. 3 by only one flip-flop implemented which is assigned to the last bistable multivibrator of the division shift register D, Die.UND circuits U2 and U3 can then be omitted.

In Störungsfällen wird das Speicherregister Z gelöscht, d,h, es wird in der Aus-Stellung blockiert. Störungsfälle liegen dann vor, wenn das Impuls-Pausen-Verhältnis der eingehenden Impulse der Datenblöoke (Überwachungsschaltung Ü'1)9 der r@@'@tsignale des Taktgenerators @G (Überwachungsschaltung Ü2)@ der Signale der bistabilen Kippschaltung St Zur Startzeiohenerkennung (Überwachungsschaltung Ü3) und/oder Ausgangssignale der UND-Schaltung U6 (Überwachungsschaltung Ü4) die vorgesehenen zulässigen Toleranzen über-bzw, unterschreitet., Im Blocksolialtbild nach Fig. 2 und 3 lassen sich statische und/oder dynamische bistabile Kippschaltungen verwenden.In the event of a fault, the memory register Z is cleared, that is, it is blocked in the off position. Malfunctions exist when the pulse-pause ratio the incoming pulses of the data block (monitoring circuit Ü'1) 9 of the r @@ '@ t signals of the clock generator @G (monitoring circuit Ü2) @ the signals of the bistable multivibrator St For start time detection (monitoring circuit Ü3) and / or output signals the AND circuit U6 (monitoring circuit Ü4) the permitted tolerances provided above or below. In the block solial image according to FIGS. 2 and 3, static and / or use dynamic bistable multivibrators.

Claims

P atent claims 1, device for decoding data blocks which each consist of a synchronization block? an information block and a test block and entered into a serial-parallel converter 'characterized in that after the decoding of the synchronization block (s) the blocking of a division register (D) 9, a monitoring register (Ü) and a binary counter (BZ) in the Off position is canceled, the on position of the division shift register (D) being stored in the monitoring register (Ü) and after the information and test block has been received in the serial-parallel converter (SPU), the information block (m ) from the serial-parallel converter (SPU) into an assigned memory register (Z) takes place when the monitoring register (Ü) and the binary doctor # Lhler (BZ) are in the on position and the division shift register (D) is in off again -Position and when reaching the off-position .; of the binary counter (BZ) the division shift register (D), the monitoring register (Ü) and the binary counter (BZ) are blocked in the off position until the decoding of the following synchronizing look (s) takes place, 2, device according to claim 1, characterized in that each bistable multivibrator of the division shift register (D) is assigned a bistable multivibrator of the monitoring register (Ü). 3. Device according to claim 1 and 21, characterized in that only the last bistable flip-flop of the division shift register (D) is assigned a bistable Kippsohaltung the monitoring register (Ü), 4. Device according to claim 1 to 3, characterized in that the memory register (Z) an information block is stored until the following from the serial-parallel converter (SPU) is taken over, 59 Device according to Claims 1 to 4, characterized in that the storage register (Z) is cleared when the pulse-pause ratio of the incoming pulses Data blocks, the clock signals of the clock generator (TG) t, the signals of a bistable multivibrator (St) for starting character recognition and / or the signals of the takeover command exceed or fall below the permitted tolerances provided.