DE1549530A1

DE1549530A1 - Circuit arrangement for adding and subtracting

Info

Publication number: DE1549530A1
Application number: DE19671549530
Authority: DE
Inventors: Heinz Dipl-Ing Wagner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1967-06-06
Filing date: 1967-06-06
Publication date: 1971-03-04

Description

Schaltungsanordnung zum Addieren und Subtrahieren Die Erfindung bezieht sich auf eine aus Stufen bestehende, taktimputogesteuerte ächaltungeanordnung zum Addieren und Subtrahieren zweier binärcodierter Zahlen, bei der die Anzahl der Stufen gleich der Anzahl der der Ziffern einer Zahl Bind und bei der zur Addition/Subtraktion die Ziffern der er-s ten Zahl den einzelnen Stufen gleichzeitig zuge.fiihr t und gespeichert und die Ziffern der zweiten Zahl den einzelnen Stufen gleichzeitig zugeführt werden. Derartige Schaltungsanordnungen zum Addieren und Subtrahieren sind bereits bekannt. So ist in der US-Patentsebrift 2 954 168 eine Addier/Subtrahier-Schaltungsanordnung beschrieben, bei der die zu addierenden bzw. zu subtrahierenden Zahlen der Schaltungsanordnung aus Registern gleichzeitig zugeführGwerden und bei der nach erfolgter Addition in den einzelnen Stufen festgestellt wird, ob sich ein Übertrag ergeben hat, der danach von Stufe zu Stufe weitergegeben wird. Durch diese stufenweise Weitergabe der Überträge wird eine erhebliche Zeit benötigt, um das vollständige Ergebnis zu ermitteln. In der genannten US-Patentschrift ist ferner eine Schaltungsanordnung beschrieben, bei der nach erfolgter Addition/ Subtraktion in allen Stufen gleichzeitig der Übertrag bestimmt und bei der Erbobnisbildung berücksichtigt wird.Circuit arrangement for adding and subtracting The invention relates to based on a clock pulse-controlled switching arrangement for the Adding and subtracting two binary-coded numbers with the number of levels equal to the number of digits in a number bind and for addition / subtraction the digits of the first number are assigned to the individual levels at the same time and stored and the digits of the second number fed to the individual stages at the same time will. Such circuit arrangements for adding and subtracting are already available known. For example, U.S. Patent 2,954,168 shows add / subtract circuitry described in which the numbers to be added or subtracted in the circuit arrangement from registers at the same time and in the case of the after addition in the individual stages it is determined whether there has been a carry over is passed on from level to level. Through this gradual passing on of the carry-overs it takes a considerable amount of time to determine the full result. In the aforementioned US patent also describes a circuit arrangement, in which, after addition / subtraction in all stages, the carryover is carried out at the same time is determined and taken into account in the formation of the inheritance.

Hei einer derartigen Schaltungsanordnung wird also zunächst die Zeitspanne zwischen einem ersten Taktimpuls zum Einschreiben der zu addierenden Zahlen in die Register undeinem zweiten Taktimpuls zum Bilden des vorläufigen Ergobninson in den Addier/Sub trahier-Schaltungen benötigt. Danach wird eine zusätzliche Zeitnpanne zur Bildung der Überträge ünd zur Berücksichtigung der Überträge in dem vorher bestimmten vorläufigen Ergebnis benötigt. Die Erfindung hat die Aufgabe die für die Addition/Subtraktion zweier Zahlen benötigte; Zeitspanne weiter zu verringern. Dies geschieht erfindungsgemäß bei einer eingangs beschriebenen Schaltungsanordnung dadurch, daß in jeder Stufe ein Register, eine Eingangsschaltung, eine Rechenschaltung und eine Ubertragsschaltung vorgesehen ist, daß in jeder Stufe die Ziffer der ersten Zahl mit dem ersten Taktimpuls in das Register eingespeichert wird und die Ziffer der 'zvteiten Zahl. in die Eingangsschaltung eingegeben wird, daß aus diesen beiden Ziffern mit Hilfe der Obertragsschaltung je Stufe ein eventl. Übertrag bestimmt, int die Eingangsschaltung der der Ziffer mit dem nächsthöheren Stellent.rert zugeördneten Stufe eingegeben: und zur dort eingegebenen Ziffer der zweiten Zahl addiert wird und daß mit dem ztreiten Taktimpuls mit Hilfe der Rechenschaltungen aller Stufen das Ergebnis ermittelt wird. Bei der Schaltungsanordnung gemäß der Erfindung erfolgt also nach der Aufnahme der zu addierenden Zahlen mit dem ersten Taktiripuls vor der Addiibn%Subtraktion bereits die Bestimmung eines eventl. Übertrages aus den in die jeweilige Stufe eingegebenen Ziffern. Dieser ermittelte Übertrag wird a bereits vor der Ermittlung des Ergebnisses in die dem nächsthöheren Stellenwert zugeordneten Stufe gegeben und bei der mit dem zweiten Taktinpuls erfolgenden Ermittlung des Ergebnisses berücksichtigt. Zur vollständigen Ermittlung des Ergebnisses wird also lediglich die Spanne zwischen zi-,ei aufeinanderfolgenden Taktimpulsen benötigt.In such a circuit arrangement, the time period is first of all between a first clock pulse for writing the numbers to be added into the Register and a second clock pulse for forming the provisional Ergobninson in the Adding / subtracting circuits required. After that there will be an additional period of time to form the Carry-overs and to take carry-overs into account required in the preliminary result determined beforehand. The invention has the task the one needed to add / subtract two numbers; To further reduce the time span. According to the invention, this takes place in a circuit arrangement described at the outset in that in each stage a register, an input circuit, a computing circuit and a transfer circuit is provided that in each stage the digit of the first Number is stored in the register with the first clock pulse and the number the second number. that is entered into the input circuit from these two Digits with the help of the transfer circuit for each stage an eventl. Carry over determined, int the input circuit of the digit with the next higher digit Level entered: and the second number is added to the digit entered there and that with the second clock pulse with the help of the arithmetic circuits of all stages the result is determined. In the circuit arrangement according to the invention takes place so after the recording of the numbers to be added with the first clock pulse the Addiibn% subtraction already determines a possible. Carry over from the digits entered in the respective level. This determined carry is already a before determining the result in the one assigned to the next highest priority Level given and at the occurring with the second clock pulse Determination of the result taken into account. To fully determine the result is therefore only the span between zi, ei successive clock pulses needed.

Die Schaltungsanordnung gemäß der Erfindung kann derart ausgestaltet werden, daß in der Rechenschaltung eine Sub- en traktion erfolgt und für eine Addition zweier Zahl in den EinganGpchaltungen zunächst jeweils das Komplement der Ziffern der zweiten Zahl gebildet wird. In diesem Fall kann als Ubertragsschaltung eine einfache Vergleicherschaltung benutzt werden, da zur Bestimmung des Übertrages lediglich zu ermitteln ist, ob die jeweilige Ziffer der ersten Zahl größer, kleiner oder gleich der zugehörigen Ziffer der zweiten Zahl ist. Ein Übertrag tritt nur auf, wenn die Ziffer der zweiten Zahl größer als die der ersten ist. Wird dagegen in der Rechenschaltung eine Addition vorgenommen, so ist für die Ubertragsschaltung ein größerer Auftand erforderlich, da für alle Ziffernkombinationen, bei denen Überträge entstehen, Verknüpfungsschaltungen zur Bestimmung des Übertrages vorgesehen werden müssen. Sind die zu addierenden Ziffern in m-aus-n-Code codiert und tritt auch.das Ergebnis im m-aus-n-Code auf, so kann auf sehr einfache Weise eine Überwachung erfolgen. Die Erfindung wird an Hand eines in der Figur dargestellten Ausführungsbeispiels der Erfindung näher erläutert. Die erfindungsgemäße Schaltungsanordnung besteht aus den Stufen I, II,..., wobei mit steigender Stufennummer der Stcllemiert der in ihnen verarbeiteten Ziffern steigt. 1`Iit dem ernten Taktimpuls wird in jeder Stufe die Ziffer der ersten Zahl über die Klemmen r1,...,r5 in das Register lt eingespeichert. Dabei wird in diesem fall angenommen, daß die Ziffern jeweils im 2-aus-5-Code codiert sind. Es kann jedoch auch irgendcircandere Form der binären Codierung gewählt werden. Die Ziffer der zweiten Zahl wird in jeder Stufe über die Klemmen e1 , : . . , e5 in die 'Eingangsschaltung E ::irigegeben. Die Ziffern der zweiten Zahl können beispUls,-;icise während den gesamten Verarbeitungsvorganges an den Klemmen cl,...',e5 anstehen oder in der Eingangsschal tune E gespeichert werden. ;lur Feiatlegung der Rechunopevation wild bei Addition rin dLe N,1,#mme Add und liei -:Subtraktion an die Klemme Sub der isiLiit;ting,ssclifiitungeri E ein Signal gelei;l', Erfolgt beinpiel:3iieirsc! In der Rechenschaltung Rech eine Addition, so wird :;ur l,rit cti führuril; Llner üubtral; ! ioji in der Ei cigarigASCliciltung ni t Hilfe dos" Signal ,3 an d": L i ngani g- hlomme Sub dae Koilplc;,,@Qnt ddr iri div Eingnugs.ichal t.ung E e@ngn3obenoi. Ziffer gobaldet, wflhre.-iid b(".i @urc:t@fi@lirang riner Addi ior, a.eine Komple.;elitbtl(liirig vorgL-iiomcuc:ii vil@d. Erfolgt in der Rechenschaltung jedoch eine Subtraktion, so wird zur Addition zweier Zahlen in der Eingangsschaltung E reit Hilfe des an der Klemme Add anliegenden Signals das Komplement der Ziffer der zweiten Zahl gebildet. Das zur Konplementbildung benutzte Schaltnein ach den bei- splelsweise in den Huch "Arithnetic Operations in Digital Computers" v. Richards auf Seite 241-244 angegebenen Regeln aufgebaut sein. Die am Ausgang der Eingangsschaltung E und am Ausgang des Registers R auftretenden Ziffern liegen an den Eingängen der Rechensch<<lturig Rech und an den Eingängen der Übertrags- scliriltung Ü. Mit llilfe dieser übertragssehal tung wird be- stimmt, ob sieb nach Verarbeitung der beiden Ziffern ein in der Stufe mit dem nä(:hs thiihcren Stellenwert zu berücksichtigen-- der Übertrag ergibt. Es ::ei angenommen, daß die Iteuhen- sclialtunt; Rüch r)ine Subtraktion durclifiilirt, d.li. bei. einer dtircitzlifiilircndeli Adtiitic,n anaß iit ricr EingangssuliiiI-tung E d.a:: Koi:iple;i,@nt zi"i oirig rb;:iier. Ziffer dc@r@ zi@eitei>. Zahl gabi l det i;cirdr@ri. .in dieser, , Fz:t L1 ist es bei eüter Subtraktion .@ilorci,,rlich, dfiß die iib@:rtr@g @scliitlturig ein clen Über- i.:" i:iüi@if;c7tdc@ 5igrt_ll iri di, Stufe nii L dci,i ni:irlis-tliüheren t^11 enirei t gibt, trenn (11 @ am ,usgang dor finati, -ss,-hal cui@g E aiif-t i": t. nai "l i ff.@z grUer a1:3 die aw tlii -3gang fies Rugi .i Fers i; actl ti#®t ^n,tu Z.i t f, r l or ersten Jalil ist, während bv L f- i.nr r Addition ein den Übertrag anzeigendes Signal abgegeben wird, wenn die am Ausgang der Eingangsschaltung E auftretende Ziffer kleiner oder gleich der am Ausgang des Registers R auftretende Ziffer ist. Die Ubertragsschaltung vergleicht die beiden an ihren Eingängen anliegenden Ziffern miteinander und gibt gegebenenfalls ein den Übertrag anzeigendes Signal in die folgende Stufe. Die Ubertragssehaltung braucht also lediglich einen Vergleich zwischen den beiden anliegenden Ziffern durchzuführen. Sie besteht aus einem Schaltnetz, das nach den Regeln der Schaltalgebra aufgebaut ist. Das den Übertrag kennzeichnende Signal gelangt in der dem nächsthöheren Stellenwert zugeordneten Stufe, beispielsweise in der Stufe II, in die Eingangsschaltung E. Dort wird die eingegebene Ziffer der zweiten Zahl um eins erhöht. Diese "erhöhte" Ziffer oder ihr Komplement liegt dann an einem Eingang der Übertragssehaltung Ü der Stufe TI, und aus ihr und der am Ausgang des Registers R dieser Stufe auftretenden Ziffer wird ein eventl. Übertrag für die Stufe III-bestimmt. Es werden also vor Durchführung der eigentlichen Addition/Subtraktion in allen Stufen bereits die Überträge bestimmt und berücksichtigt.The circuit arrangement according to the invention can be designed in such a way that a sub- en traction takes place and for an addition of two numbers in For each input circuit, the complement of the digits of the second number is formed first. In this case, a simple comparator circuit can be used as the transfer circuit, since all that needs to be determined to determine the transfer is whether the respective digit of the first number is greater than, less than or equal to the associated digit of the second number. A carryover only occurs if the digit of the second number is greater than that of the first. If, on the other hand, an addition is carried out in the arithmetic circuit, a greater effort is required for the carry-over circuit, since logic circuits for determining the carry-over must be provided for all combinations of digits in which carry-over occurs. If the digits to be added are coded in m-out-of-n code and the result also occurs in the m-out-of-n code, monitoring can be carried out in a very simple manner. The invention is explained in more detail using an exemplary embodiment of the invention shown in the figure. The circuit arrangement according to the invention consists of stages I, II, ..., the number of digits processed in them increasing as the stage number increases. With the harvested clock pulse, the digit of the first number is stored in the register lt via terminals r1, ..., r5 in each stage. In this case, it is assumed that the digits are each coded in the 2-out-of-5 code. However, any other form of binary coding can also be selected. The digit of the second number is shown in each stage via terminals e1,:. . , e5 in the 'input circuit E :: irigued. The digits of the second number can, for example, be pending at terminals cl, ... ', e5 during the entire processing process or be stored in the input switch E. ; lur celebration of Rechunopevation wild with addition rin dLe N, 1, # mme Add and liei -: subtraction on the terminal Sub of the isiLiit; ting, ssclifiitungeri E lei; l ', Is done like: 3iieirsc! In the computing circuit right one Addition becomes:; ur l, rit cti Führuril; Llner uubtral; ! ioji in the egg cigarigASCliciltung not help the "Signal, 3 an d": L i ngani g- hlomme Sub dae Koilplc; ,, @ Qnt ddr iri div Einnugs.ichal t.ung E e @ ngn3obenoi. Digit gobaldet, wflhre.-iid b (". I @urc: t @ fi @ lirang riner Addi ior, a.eine Komple.; elitbtl (liirig vorgL-iiomcuc: ii vil @ d. If, however, a subtraction takes place in the arithmetic circuit, the complement of the digit of the second number is formed in order to add two numbers in the input circuit E with the aid of the signal applied to the terminal Add. That switching no used for supplement formation after the two Partly in the Huch "Arithnetic Operations in Digital Computers" v. Richards on pages 241-244. The at the output of the input circuit E and at the output of the Numbers appearing in register R are at the inputs the arithmetic logic and at the inputs of the transfer scliriltung Ü. With the help of this transfer is correct whether after processing the two digits an in the level with the next (: hs thiihcren importance to be considered-- the carryover results. It is assumed that the sclialtunt; Ruch r) ine subtraction determined, i.e. left at. one dtircitzlifiilircndeli Adtiitic, n anass iit ricr introductory solution E da :: Koi: iple; i, @ nt zi "i oirig rb;: iier. digit dc @ r @ zi @ eitei>. number gabi l det i; cirdr @ ri. .in this, Fz: t L1 is at eüter subtraction . @ ilorci ,, rlich, dfiß die iib @: rtr @ g @scliitlturig a clen over- i .: "i: iüi @ if; c7tdc @ 5igrt_ll iri di, level nii L dci, i ni: irlis-tliüheren t ^ 11 enirei t there, separ (11 @ am, usgang dor finati, -ss, -hal cui @ g E aiif-t i ": t. Nai" li ff. @ Z grUer a1: 3 die aw tlii -3gang nasty Rugi .i Fers i; actl ti # ®t ^ n, tu Zi tf, rl or first Jalil is, while bv L f- i.nr r Addition, a signal indicating the carry is emitted when the number appearing at the output of the input circuit E is less than or equal to the number appearing at the output of the register R. The carry circuit compares the two digits present at its inputs and, if necessary, sends a signal indicating the carry to the following stage. The carry-over maintenance therefore only needs to carry out a comparison between the two adjacent digits. It consists of a switching network that is constructed according to the rules of switching algebra. The signal characterizing the carry arrives in the stage assigned to the next highest value, for example in stage II, in the input circuit E. There the entered digit of the second number is increased by one. This "increased" digit or its complement is then at an input of the carry hold Ü of the stage TI, and from it and the number appearing at the output of the register R of this stage is an eventl. Carryover for stage III-intended. So before the actual addition / subtraction is carried out in all stages, the carries are already determined and taken into account.

Die Verarbf;ätung in der Eingangsschaltung E und der Übertrßgsschaltung Ü erfolgt mit Hilfe von Verknüpfungsgliedern die nicht von den Taktimpulsen gesteuert werden, sondern lediglich von den zu verarbeitenden Signalen. Diese Verarbeitung kann daher nach dem Auftreten des ersten und vor dem Auftreten des zweiten Taktimpulses erfolgen.The processing in the input circuit E and the transfer circuit Ü takes place with the help of logic elements which are not from the clock pulses are controlled, but only by the signals to be processed. This processing can therefore after the occurrence of the first and before the occurrence of the second clock pulse take place.

Mit der an der Klemme T auftretenden zweiten Taktimpuls werden in der Rechenschaltung Rech die beiden anliegenden Ziffern voneinander subtrahiert und das Ergebnis in das Register R eingeschrieben. Durch das Einschreiben wird gleichzeitig die mit dem ersten Taktimpuls in dieses Register eingeschriebene Ziffer der ersten Zahl gelöscht. Nach dem zweiten Taktimpuls ist also das Ergebnis der Rechenoperation äii-die Register R aller Stufen eingeschrieben.With the second clock pulse occurring at terminal T, in the computing circuit Rech subtracts the two adjacent digits from each other and the result is written into the R register. The registered mail will be at the same time the first digit written into this register with the first clock pulse Number deleted. So after the second clock pulse is the result of the arithmetic operation äii-the registers R of all stages are inscribed.

Die Arbeitsweis derartiger Rechenschaltungen ist beiapi.31sweise in dem Ruch "Arithmetio Operations in Digital Computers" v. Richards, 1956, S. 239-244,.S.81-135 beschrieben.The mode of operation of such computing circuits is shown in api.31 in the phrase "Arithmetio Operations in Digital Computers" v. Richards, 1956, pp. 239-244, pp. 81-135 described.

Ist die Rechenschaltung derart ausgebildet, daß in ihr eine Addition vorgenommen wird, so kann eine der Schaltungsanordnung aus der DAS 1 100 344 entsprechende Rechenschaltung benutzt werden..If the computing circuit is designed in such a way that an addition is carried out, one of the circuit arrangements from DAS 1 100 344 can be used Arithmetic circuit can be used.

Es sei bemerkt, daß bei Durchführung einer Subtraktion darauf zu achten ist, daß die Ziffern der größeren Zahl als erste Zahl in die Register R eingespeichert worden. Da bei einer Addition das Ergebnis stets positiv ist, kann hier beliebig bestimmt werden, welches die erste und welches die zweite Zahl sein soll. ferner sei darauf hingewiesen, daß in der dargestellten Schaltungsanordnung die einzelnen Ziffern nicht nur im r-aus-n-Code in die Stufen eingegeben werden, sondern daß auch bei der Verarbeitung diese Codierung beibehalten wird, so daß jeder Zeit eine Fehlerüberwachung möglich ist.It should be noted that care should be taken when performing a subtraction is that the digits of the larger number are stored in the register R as the first number been. Since the result is always positive with an addition, can here it can be determined at will which is the first and which the second number target. It should also be noted that in the circuit arrangement shown the individual digits are not only entered into the levels in the r-out-of-n code, but that this coding is also retained during processing, so that everyone Time error monitoring is possible.

Claims

P atent claims 1. A clock pulse-controlled circuit arrangement consisting of stages for adding and subtracting two binary coded numbers, in which the number of stages is equal to the number of digits of a number and in the case of addition / subtraction the digits of the first number of the individual stages simultaneously supplied and stored and the digits of the second number are supplied to the individual stages simultaneously, characterized in that in each stage, I, II, ...) a register, R), an input circuit; E), a computing circuit, rake; and a transfer circuit; Ü) it is provided that in j "ler stage I, II, ...) the relevant digit of the first number is stored with the first clock pulse in the register, R) and the assigned digit of the second number in the input circuit., E) is entered that a possible carry is determined from these two digits with the help of the Ubcrtrags.scha7.-device (3) per stage (I, II ....), into the input circuit (E) that of the Enter the digit with the next highest value assigned to the level (II ....) and add the second number to the digit entered there and daƒ with the second clock pulse with the help of the arithmetic circuit (Rech) of all levels' I, II, ...) the Result is ormittolt. 2a circuit arrangement according to claim 1, characterized _ draws, draws, is, sat, sat the one arithmetic circuit subtraction takes place, @, techa like that and dap fair an addition of two numbers in the input circuits : (E) first the complement of the digits of the number is formed. 3. Circuit arrangement according to claim 1 ,, or 2, dadürch-ge was composed of digits encoded in the m-out-of-n code existing numbers are processed.