DE1549481C

DE1549481C - Computing arrangement

Info

Publication number: DE1549481C
Authority: DE
Inventors: Wappingersfall Spencer William John La Grangeville NY Campano. Frank John (VStA)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Publication date: 1971-04-15

Description

Die Erfindung betrifft eine Rechenanordnung zur Inkrementierung bzw. Dekrementierung einer Zahl um Zweierpotenzwerte mit einem Register, dessen bistabile Sturen nach Art eines Zählers zur Weiterleitung binärer Überträge bzw. Borger miteinander verbunden sind und denen über Tore Inkrementier- bzw. Dekrementiersignale zugeführt werden.The invention relates to a computing arrangement for incrementing or decrementing a number around powers of two with a register whose bistable controls are like a counter for forwarding binary transfers or borrowers are connected to each other and to which incrementing resp. Decrement signals are supplied.

Es ist bei Datenverarbeitungsanlagen häufig notwendig, Zahlenwerte wiederholt um einen bestimmten Betrag zu erhöhen bzw. inkremen tieren oder zu verringern bzw. dekrementieren. Dies ist z. B. bei Befehls- oder Datenadressen der Fall, die nach jeder Ausführung eines Befehls jeweils um Eins weiterzuschalten oder um einen anderen festen Wert zu erhöhen sind. Operationen dieser Art werden üblicherweise im Leitwerk einer Datenverarbeitungsmaschine ausgeführt. Zur regelmäßigen Adresseninkrementierung um Eins dienen bei bekannten Anlagen Zähler, die mit jeder Befehlsausführung um Eins weitergeschaltet werden.In data processing systems it is often necessary to repeat numerical values by a certain number Increase or increment the amount or reduce or decrement the amount. This is e.g. B. at command or data addresses that advance by one after each execution of an instruction or to increase some other fixed value. Operations of this type are common executed in the tail unit of a data processing machine. For regular address incrementation by one, counters are used in known systems, which advance by one with each command execution will.

Mit derartigen Anordnungen ist es jedoch relativ umständlich, von Eins abweichende Modifizierungen durchzuführen. Beispielsweise sind bei Inkrementierungen um Acht dem Zähler für jede Inkrementierungsoperation acht Weiterschaltimpulse zuzuführen, wofür ein erheblicher Zeitaufwand benötigt wird. Hinzu kommt, daß die Übertragsverarbeitung in einem derartigen Zähler relativ langsam erfolgt, so daß auch bei Inkrementierungen um Eins eine relativ langsame Arbeitsgeschwindigkeit erzielt wird. Es sind deshalb auch bereits Datenverarbeitungsanlagen bekanntgeworden, in denen für diese Operationen ein separates Addier-Subtrahierwerk vorgesehen wird, dem die ursprüngliche Adresse und der Inkrement- bzw. Dekrementwert zugeführt werden und an dessen Ausgang ein Register angeschlossen ist zur Aufnahme der modifizierten Adresse (»Digitale Rechenanlagen« von A. P. Speiser, Berlin, 1961, S. 288). Diese Ausführungsform erfordert einen relativ hohen Aufwand, der einerseits durch das Addierwerk selbst und andererseits durch die Notwendigkeit zusätzlicher Register bedingt ist. Da das Adreßregister nicht in einem Takt zugleich die alte Adresse an den Eingang des Addierwerkes abgeben und die neue Adresse vom Ausgang des Addierwerkes empfangen kann, muß entweder ein Addierwerk mit einem Akkumulatorregister verwendet oder ein zusätzliches Adreßregister vorgesehen werden.With such arrangements, however, it is relatively cumbersome to make modifications other than one perform. For example, for increments by eight, the counter is for each increment operation feed eight switching impulses, for which a considerable amount of time is required. In addition, the carry processing in such a counter takes place relatively slowly, see above that a relatively slow working speed is achieved even with increments by one. There are therefore data processing systems have already become known in which one for these operations separate adder-subtracter is provided to which the original address and the incremental or decrement value and at the output of which a register is connected for recording the modified address ("Digitale Rechenanlagen" by A. P. Speiser, Berlin, 1961, p. 288). This Embodiment requires a relatively high effort, on the one hand by the adder itself and on the other hand is due to the need for additional registers. Since the address register is not in a Clock at the same time deliver the old address to the input of the adder and the new address from Output of the adder can receive either an adder with an accumulator register used or an additional address register provided.

Es sind Zähleinrichtungen bekannt, die ein Zählstandregister und einen an dessen Ausgang angeschlossenen Übertragsgenerator mit einem nachgeschalteten Paralleladdierwerk aufweisen, dessen Ausgänge an die Eingänge des Zählstandregisters zurückgeführt sind (USAi-Patent 3 145 293). Zwei Steuerleitungen, die mit den Eingängen des Übertragsgenerators verbunden sind, liefern Einstell- und Zählsignale für die wahlweise Ausführung der Operationen + 1 und — 1. Eine solche Einrichtung erfordert einen erheblichen Aufwand an Schaltmitteln. Außerdem ist es ungünstig, daß die Signale bis zur Rückspeicherung des inkrementierten oder dekrementierten Wertes in das Zählstandsregister auf Kosten der Zählncschwindigkeit eine relativ große Anzahl Logikstufen zu passieren haben.Counting devices are known which have a count register and one connected to its output Have carry generator with a downstream parallel adder, whose Outputs are fed back to the inputs of the count register (USAi Patent 3,145,293). Two Control lines, which are connected to the inputs of the carry generator, provide setting and Counting signals for the optional execution of operations + 1 and - 1. Such a device requires a considerable amount of switching means. In addition, it is unfavorable that the signals up to Storage of the incremented or decremented value in the counter register at the expense the counting speed a relatively large number Logic stages have to pass.

Es sind auch einfachere Zähleinrichtungen bekanntgeworden, bei denen die Zählsignale den einzelnen stabilen Stufen eines Zählregisters gleichzeitig zugeführt werden (Richards, Arithmetic Operations in digital Computers, Verlag Van Nostrand Company, Incorporated, New York, 1955, S. 195). Dies geschieht über Und-Schaltungen in Abhängigkeit vom binären Speicherzustand aller vorausgehenden Zählstufen. Die Schaltung kann für beide Zählrichtungen durch Verkuppelung der Und-Schaltungen ausgelegt werden. Sie hat aber den Nachteil, daß die Und-Schaltungen der höherstelligen Zählstufen wegen der Abhängigkeit von allen vorausgehenden Stufen eine große Anzahl Eingänge aufweisen müssen. Da die Zahl der Eingänge einer Und-Schaltung je nach Art der zur Anwendung kommenden Schaltkreistechnik begrenzt ist, kann es notwendig sein, die Funktion der Und-Schaltungen dieser Stufen auf mehrere Und-Schaltungen aufzuteilen, was jedoch mit zunehmender Zählstellenzahl den Aufbau der Einrichtung kompliziert.Simpler counting devices have also become known, in which the counting signals of the individual stable stages of a counting register simultaneously (Richards, Arithmetic Operations in digital Computers, Van Nostrand Company, Incorporated, New York, 1955, p. 195). This is done using AND circuits depending on the binary memory status of all of the preceding ones Counting levels. The circuit can be used for both counting directions by coupling the AND circuits be interpreted. But it has the disadvantage that the AND circuits because of the higher-digit counting levels must have a large number of inputs depending on the dependence on all preceding stages. There the number of inputs of an AND circuit depending on the type of circuit technology used is limited, it may be necessary to limit the function of the AND circuits of these stages to several And-circuits to divide what, however, the structure of the device with increasing number of counting places complicated.

Die Erfindung beabsichtigt, Zähleinrichtungen der letztgenannten Art unter Vermeidung der oben erläuterten Nachteile zu verbessern. Gemäß der Erfindung wird dies dadurch erreicht, daß jeder Stufe parallel angeordnete Einstell- und Rückstelltore vorgeschaltet sind, daß die binären Null- und Eins-Ausgänge einer jeden Stufe als Konditionierungseingänge an die Einstell- und Rückstelltore der gleichen Stufe rückgeführt sind und außerdem zur Übertragsweiterleitung mit den Einstell- bzw. Rückstelltören der nächsthöheren Stufe verbunden sind, daß die Einstell- und Rückstelltore einer jeden Stufe an eine Inkrementier-Steuerleitung und an eine Dekrementier-Steuerleitung angeschlossen sind, über die die Tore während einer Inkrementierungsoperation für eine Umschaltung und Übertragsweiterleitung bzw. während einer Dekrementierungsoperation für eine Umschaltung und Borgerweiterleitung geöffnet werden, und daß die Einstell- und Rückstelltore der dem Inkrementwert bzw. Dekrementwert zugeordneten Stufen mit einer Inkrementierleitung und einer Dekrementierleitung verbunden sind, über die eine Inkrementier- bzw. Dekrementieroperation auslösende Umschaltsignale zu den betreffenden Stufen geleitet werden.The invention intends to provide counting devices of the last-mentioned type while avoiding those explained above Cons to improve. According to the invention this is achieved by having each stage in parallel arranged setting and resetting gates are connected upstream that the binary zero and one outputs of a returned to the setting and reset gates of the same level as conditioning inputs for each level are and also for forwarding the carry with the setting or resetting of the next higher Stage are connected that the setting and resetting gates of each stage to an increment control line and are connected to a decrement control line via which the gates during a Increment operation for a switchover and carry forward or during a decrement operation are opened for a switchover and borrower forwarding, and that the setting and resetting gates of the incremental value or decrement value associated stages with an incrementing line and a decrementing line are connected, via which an incrementing or decrementing operation triggering switching signals to be directed to the relevant stages.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind aus den Ansprüchen ersichtlich. Nachfolgend ist ein Ausführungsbeispiel der Erfindung an Hand von Zeichnungen beschrieben. Es zeigtFurther advantageous refinements of the invention are evident from the claims. The following is an embodiment of the invention described with reference to drawings. It shows

F i g. 1 ein vereinfachtes Blockdiagramm einer Datenverarbeitungsanlage, die mit der erfindungsgemäßen Anordnung ausgestattet ist,F i g. 1 shows a simplified block diagram of a data processing system, which is equipped with the arrangement according to the invention,

F i g. 2 ein Schaltbild einer bistabilen Stufe, wie sie im Inkrement-Dekrement-Register von F i g. 1 verwendet wird,F i g. 2 is a circuit diagram of a bistable stage as shown in the increment-decrement register of FIG. 1 used will,

F i g. 3 ein detailliertes Blockschaltdbild des Inkremen t-Dekrement-Registers von F i g. 1,
, Fig. 4 ein Blockschaltbild der Inkrement-Vorausschau-Steuerschaltung von F i g. 1,F i g. 3 is a detailed block diagram of the increment / decrement register of FIG. 1,
FIG. 4 is a block diagram of the increment lookahead control circuit of FIG. 1,

F i g. 5 ein Blockschaltbild der Dekrement-Vorausschau-Steuerschaltung von F i g. 1 undF i g. 5 is a block diagram of the decrement lookahead control circuit from F i g. 1 and

F i g. 6 ein Zeitdiagramm zur Erläuterung der Wirkungsweise des Ausführungsbeispiels.F i g. 6 shows a timing diagram to explain the mode of operation of the embodiment.

In den Zeichnungen ist ein Ausführungsbeispiel der Erfindung zur Modifizierung von Adressen in einer Datenverarbeitungsanlage dargestellt. Die Adressen sind achtstellige Binärzahlen, die wahlweise um einen vorbestimmten festen Wert zu inkrementieren oder zu dekrementieren sind. Eine geeignete Datenverarbeitungsanlage 10 (Fig. 1) liefert die Signale, die die zu modifizierenden Adressen darstellen, auf einer Sammelleitung 41 bis 48. Diese Signale werdenIn the drawings, an embodiment of the invention for modifying addresses in a data processing system shown. The addresses are eight-digit binary numbers that are optionally available are to be incremented or decremented a predetermined fixed value. A suitable data processing system 10 (Fig. 1) supplies the signals which represent the addresses to be modified, on a bus 41 to 48. These signals are

^{3 43 4}

einem Inkrement-Dekrement-Register 11 zugeführt den Transistor T 4 fließt über den Widerstand 31, so und von dort zu einer Inkrement-Vorausschau-Steuer- daß der Transistor T3 eine Vorspannung in Durchschaltung 12 und einer Dekrement-Vorausschau- laßrichtung erhält, die ihn veranlaßt, leitend zu wer-Steuerschaltung 13 weitergeleitet. Das Register 11 ist den, wodurch die Spannung am Widerstand 33 sinkt ein Acht-Bit-Register, das acht Stufen Bl bis BS auf- 5 und die Leitung 17 ein Potential annimmt, das negaweist, von denen jede ein echtes und ein komplemen- tiver ist als das Potential BX^Die Spannung an der tiertes Ausgangssignal zur Anzeige des jeweils in ihr Basis von T2 ist jedoch gleich der Spannung am Kolgespeicherten Bits liefert. Diese Stufen können durch lektor des Transistors T 4 bis auf den Spannungs"-bekannte Flipflops gebildet werden. Sie sind in bezug abfall an der Basisemitterstrecke des Transistors Π auf den Stellenwert der zugeordneten Adressenziffer io und hat einen solchen Wert, daß der Transistor Tl in aufsteigender Reihenfolge angeordnet, indem der gesperrt wird. Die Leitung 18 nimmt daher über den Flipflop Sl der niedrigsten Ziffernstelle, der Flipflop: Widerstand 32 das Potential von BX an und ist da- B 2 der nächsthöheren Ziffernstelle usw. zugeordnet durch positiver als die Leitung 17. Wenn der Flipist. Der Ausgang 9 des Registers 11 ist mit denjeni- ; flop FF eingestellt ist, d. h. sich im Ein-Zustand begen Teilen der Datenverarbeitungsanlage 10 verbun- 15 findet, sind die vorausgehend erläuterten Bedingunden, in denen die modifizierten Adressen verwendet ' gen umgekehrt: Tl und Tl sind »eingeschaltet«, Γ4 werden. leitet weniger als Tl und ist »ausgeschaltet«, T3 istThe transistor T 4 is fed to an increment-decrement register 11 and flows through the resistor 31, so and from there to an increment-look-ahead control that the transistor T3 receives a bias in through-connection 12 and a decrement-look-ahead direction which it receives caused to be forwarded to who control circuit 13 conductive. The register 11 is the one, whereby the voltage at the resistor 33 drops, an eight-bit register, which has eight stages B1 to BS and the line 17 assumes a negative potential, each of which is a real and a complementary one is as the potential BX ^ The voltage at the tated output signal for displaying the respective in their base of T2 is, however, equal to the voltage at the Kolgesstored bits supplies. These stages can be formed by the lector of the transistor T 4 up to the voltage "-known flip-flops. They are in relation to the base-emitter path of the transistor Π on the value of the assigned address digit io and has such a value that the transistor Tl in increasing . order arranged by locking the line 18 thus takes over the flip-flop Sl of the lowest digit place, the flip-flop: resistor 32, the potential of BX, and is DA B 2 of the next higher digit position, etc. associated with more positive than the line 17. When the flip is. The output 9 of the register 11 is set with the flop FF, ie it is connected to parts of the data processing system 10 in the on state, the conditions explained above, in which the modified addresses are used, apply vice versa: Tl and Tl are "switched on", Γ4 is less conductive than Tl and is "switched off", T3 is

Die Flipflops des Registers 11 sind untereinander gesperrt, Leitung 17 positiv und Leitung 18 ist negagleich ausgebildet, so daß es genügt, einen einzigen an tiy. Der Flipflop FF schaltet von einem Zustand zum Hand von F i g. 2 zu beschreiben. Jede Stufe des Re- so anderen beim Empfang negativer Impulsspitzen auf gisters besteht aus einem Flipflop FF, der eine Ein- j Leitungen 14 oder IS, die von Torschaltungen 19 bis stelleitung 14, eine Rückstelleitung 15, eine Gleich- 24 erzeugt werden. . .
strom-Rückstelleitung 16 und Ausgangsleitungen 17 Die Torschaltungen 19 bis 24 sind untereinander und 18 zur Anzeige der im Flipflop gespeicherten gleich ausgebildet. Jede besteht aus zwei Widerstän-Binärziffer aufweist. Die Ausgangsleitung 17 ist dem as den 34 und 35, die mit einem Kondensator 36 zu Einstellzustand oder der Eins-Seite und die Ausgangs- einem ÄC-Netzwerk geschaltet sind, das über eine leitung 18 dem Rückstellzustand oder der Null-Seite Diode 38 und die zugeordnete Einstell- oder Rückdes Flipflops zugeordnet. Der Flipflop FF besteht stelleitung an dem Emitter der Transistoren Tl oder aus zwei NPN-Transistoren Tl und T4, die so mit- T4 angeschlossen ist. Die Torschaltung 21 besitzt nur einander verbunden sind, daß sie in relativ engen 30 einen Widerstand 37, der mit einem Kondensator 36 Grenzen zwischen zwei stabilen Zuständen umge- parallelgeschaltet ist zur Bildung eines CÄ-Netzwerschaltet werden können, wobei der eine Transistor kes mit kurzer Zeitkonstante, das über eine Diode 38 jeweils einen größeren Stromfluß aufweist als der und die Einstelleitung 14 zum Emitter von Transistor andere Transistor und weder der eine noch der an- Tl geführt ist. Ein Umschaltimpuls wird durch Andere Transistor in den Sättigungszustand oder in den 35 legen eines negativen Konditionierungssignals an Sperrzustand gelangt. Es sind außerdem zwei weitere jeden der Widerstände einer Torschaltung und durch NPN-Transistoren Γ 2 und T 3 vorgesehen, deren Ba- Zuführung einer negativen Stirnflanke eines Rechtecksen an die Emitter der Transistoren Tl und T4 an- impulses zum Kondensator dieser Torschaltung ergeschlossen sind. Während der Umschaltung werden zeugt. Diese Signale werden durch das i?C-Netzwerk die kleinen Übergangsimpulse, die von den Transisto- 40 differenziert; wodurch die Stirnflanke die Diode 38 ren Tl und T4 erzeugt werden, durch die Transisto- passiert und als negative Impulsspitze zur Umschalren T 2 oder T 3 verstärkt und festgehalten, indem tung des Flipflops FF dient. Die den Kondensatoren einer dieser Transistoren jeweils gesperrt und der an- 36 zugeführte negative Flanke wird nachfolgend als dere leitend ist. Die Kollektoren der Transistoren T 2 Übergangssignal bezeichnet. Weder das Übergangsund T 3 sind an die Ausgangsleitungen 17 und 18 an- 45 signal noch die Konditionierungssignale an den Wigeschlossen. Diese Ausgangsieitungen führen stets derstanden 34,35 bzw. 37 können für sich einen Umkomplementär zueinander liegende Potentiale, d.h., schaltimpuls auslösen. .' :
wenn die eine Leitung positives Potential führt, ist Der Umschaltimpuls bewirkt, daß der Flipflop FF das Potential der anderen Leitung negativ. Der Flip- von dem einen stabilen Zustand in den anderen staflop FF befindet sich im Null-Zustand, wenn die Lei- so bilen Zustand übergeht. Dies geschieht dadurch, daß tung 17 ein negatives und die Leitung 18 ein positives der Transistor, zu welchem der Umschaltimpuls gePotential aufweist, und im Eins-Zustand, wenn die langt, z. B. Tl, weiter ausgesteuert wird als der an-Leitung 17 ein positives und die Leitung 18 ein nega- dere Transistor, z. B.T4, wenn dies nicht schon vor tives Potential aufweist. Diesen beiden Schaltzustän- Auftreten des Umschaltimpulses auf Grund des vorden des Flipflops sind die Binärziffern 0 und 1 züge- 55 liegenden Schaltzustandes so ist. Zur Erläuterung soll ordnet. angenommen werden, daß der Flipflop FF sich imThe flip-flops of register 11 are mutually blocked, line 17 is positive and line 18 is negative, so that it is sufficient to send a single to tiy. The flip-flop FF switches from one state to the hand of FIG. 2 to describe. Each stage of the other when receiving negative pulse peaks on registers consists of a flip-flop FF, which generates an input line 14 or IS, which are generated from gate circuits 19 to line 14, a reset line 15, and a DC link. . .
current reset line 16 and output lines 17 The gate circuits 19 to 24 are designed to be identical to one another and 18 to display the ones stored in the flip-flop. Each is made up of two resistive binary digits. The output line 17 is the as the 34 and 35, which are connected with a capacitor 36 to the setting state or the one-side and the output an ÄC network, which is connected via a line 18 to the reset state or the zero-side diode 38 and the associated adjustment or return of the flip-flop. The flip-flop FF consists of a line at the emitter of the transistors T1 or two NPN transistors T1 and T4, which is connected to T4. The gate circuit 21 is only connected to each other that it can be switched in a relatively narrow 30 a resistor 37, which is switched in parallel with a capacitor 36 limits between two stable states to form a CÄ network, the one transistor kes with a short time constant , which has a greater current flow via a diode 38 than the and the setting line 14 to the emitter of transistor other transistor and neither the one nor the Tl is led. A switching pulse is passed through other transistors in the saturation state or in the 35 placing of a negative conditioning signal in the blocking state. There are also two more resistors each of a gate circuit and provided by NPN transistors Γ 2 and T 3, the Ba feed of a negative end edge of a square to the emitter of the transistors Tl and T4 are connected to the capacitor of this gate circuit. During the switchover are witnessed. These signals are differentiated by the i? C network, the small transition pulses, which are differentiated by the transistor 40; whereby the front edge of the diode 38 ren Tl and T4 are generated, passed through the transistor and amplified and held as a negative pulse peak for switching T 2 or T 3 by the direction of the flip-flop FF is used. The capacitors of one of these transistors are blocked and the negative edge supplied is subsequently considered to be conductive. The collectors of the transistors T 2 denotes transition signal. Neither the transition and T 3 are connected to the output lines 17 and 18 nor are the conditioning signals connected to the Wi. These output lines always lead in a resistive manner 34, 35 and 37 can for themselves trigger potentials that are uncomplementary to one another, ie, trigger switching impulses. . ' :
if one line has a positive potential, the switchover pulse causes the flip-flop FF to negate the potential of the other line. The flip from one stable state to the other staflop FF is in the zero state when the stable state passes over. This is done in that device 17 is a negative and line 18 is a positive of the transistor, to which the switching pulse has gePotential, and in the one state when that reaches, z. B. Tl, is further controlled than the on line 17 is a positive and the line 18 is a nega- dere transistor, z. B. T4, if this does not already have tive potential. These two switching states - occurrence of the switchover pulse due to the preceding of the flip-flop - the binary digits 0 and 1 are added to the switching state. For clarification should arrange. assume that the flip-flop FF is in

Wenn der Flipflop FF rückgestellt ist, sich also im Rückstellzustand befindet und daß es erwünscht ist, Null-Zustand befindet, ist der Transistor Γ4 »ein- ihn durch Anlegen geeigneter Signale an die Torgeschaltet« und führt einen stärkeren Strom als der schaltung 19 in den Einschaltzustand zu überführen. Transistor T1. Unter diesen Umständen entsteht über ^6o Durch Anlegen von Konditionieningssignalen zu den den Widerstand 27 ein größerer Spannungsabfall als ; Widerständen 34 und 35 der Torschaltung 19 und über den Widerstand 26, wodurch der Kollektor des ^! einer darauffolgenden Zuführung des Übergangs-Transistors T 4 negativer ist als der Kollektor des signals zum Kondensator 36 wird ein negativer UmTransistors Tl. Auf Grund der Überkrcuzverbindun- j schaltimpuls erzeugt, der über die Einstelleitung 14 gen der Kollektoren und Basen von Tl und T4 durch 65J zum Emitter des Transistors Tl gelangt. Die Imdie Leitungen 28 und 29 hat T4 größere Vorspan- !pulsspitze verursacht eine momentane Vorspannung nung in Durchlaßrichtung als Tl. Der Schaltzustand in Durchlaßrichtung an diesem Transistor, die ausdes Flipflops FF ist daher stabil. Der Strom durch reichend groß ist, die Stabilität des Flipflops kurz-When the flip-flop FF is reset, that is, it is in the reset state and, that it is desired, is in the zero state, the transistor Γ4 "is switched on by applying suitable signals to the gate" and carries a stronger current than the circuit 19 in the To transfer the switch-on state. Transistor T 1. Under these circumstances, ^{a voltage drop greater than 6o occurs over 6o.} By applying Konditionieningssignalen to the resistor 27, a voltage drop greater than; Resistors 34 and 35 of the gate circuit 19 and across the resistor 26, whereby the collector of the ^! a subsequent supply of the transition transistor T 4 is more negative than the collector of the signal to the capacitor 36, a negative UmTransistor Tl. Due to the Überkrcuzverbindunj switching pulse is generated, the via the setting line 14 to the collectors and bases of Tl and T4 through 65J reaches the emitter of the transistor Tl. The lines 28 and 29, T4, have a larger bias pulse peak causing a momentary bias voltage in the forward direction than Tl. The switching state in the forward direction at this transistor, that of the flip-flop FF, is therefore stable. The current through is sufficiently large, the stability of the flip-flop is short-

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zeitig aufzuheben und eine Umschaltung vom Rück- wird in das Register 11 durch Anlegen geeigneter stellzustand in.den Einstellzustand einzuleiten. Die Konditionierungssignale an die Leitungen 41 bis 48, anfängliche Erhöhung des Stromflusses durch den die zu den Und-Schaltungen 21 führen, und durch Transistor Tl und den Widerstand 26 auf Grund der Anlegen eines Adresse-einschreiben-Signals auf einer Impulsspitze reduziert die Vorspannung in Durchlaß- 5 Leitung 49, die ebenfalls zu den Und-Schalturigen 21 richtung am Transistor Γ 4. Hierdurch wird der Strom- führt, eingestellt. Das Signal auf Leitung 49 wirkt als fluß durch den Widerstand 27 reduziert, so daß sich · .Übergangssignal am Eingang der Torschaltungen 21 die Vorspannung in Durchlaßrichtung am Transistor und veranlaßt diejenigen der Flipflops Bl bis B 6, Tl erhöht, bis der durch die Transistoren Tl und Γ 4 deren Torschaltung 21 ein Eins-Signal auf der Kondifließende Strom den stabilen Einstellzustand des Flip- io tionierungsleitung empfängt, vom Null-Zustand in flops FF erreicht. Nachdem der Umschaltimpuls be- den Eins-Zustand umzuschalten. Das Übergangsendet ist, führt daher der Transistor Tl einen größe- bzw. Einstellsignal wird von der Datenverarbeitungsren Strom als der Transistor Γ4, und der Flipflop : anlage 10 (F ί g. 1) der Leitung 49 zugeführt.
FE befindet sich im Ein-Zustand. Durch Anlegen In jeder der Stufen Bl bis BS verbindet eine Lei-to be canceled in good time and a switch from back to register 11 is initiated by creating a suitable setting state in the setting state. The conditioning signals on lines 41 to 48, initial increase in the current flow through which lead to the AND circuits 21, and through transistor Tl and resistor 26 due to the application of an address-write signal on a pulse peak reduces the bias voltage in forward - 5 line 49, which also leads to the AND-Schalturigen 21 direction at transistor Γ 4. This causes the current to be set. The signal on line 49 acts as a flow through the resistor 27 reduced, so that · .transition signal at the input of the gate circuits 21 the bias in the forward direction at the transistor and causes those of the flip-flops B1 to B 6, Tl increases until the through the transistors Tl and Γ 4 whose gate circuit 21 receives a one signal on the condi-flowing current, the stable setting state of the flip-io tioning line, reached from the zero state in flops FF . After the switchover pulse, the one state switches over. The transition ends, the transistor Tl therefore carries a size or setting signal is supplied to line 49 by the data processing system as the transistor Γ4, and the flip-flop system 10 (FIG. 1).
FE is in the on-state. By applying In each of the levels B1 to BS , a line connects

eines Umschaltimpulses an die Rückstelleitung 15 ,15 rung 54 die Ausgangsleitung 17 mit je einem Eingang wird der Flipflop FF vom Ein-Zustand zum Null- _j der Torschaltungen 19 und 20, und ebenso verbin-Zustand in analoger Weise zurückgeschaltet. 1 det eine Leitung 55 die Ausgangsleitung 18 mit jea changeover pulse to the reset line 15, 15 tion 54 the output line 17 with one input each, the flip-flop FF is switched back from the on state to the zero _{j of} the gate circuits 19 and 20, and the connection state in an analogous manner. 1 det a line 55, the output line 18 with each

Die Gleichstrom-Rückstelleitung 16 dient zur Rück- ; einem Eingang der Torschaltungen 22 und 23, so daß stellung des Flipflops FF durch ein negatives Gleich- ein aktives Signal auf den Leitungen 17 oder 18 die strom-Rückstellsignal. Die Leitung 16 ist an die Basis ao entsprechenden Eingänge der Torschaltungen 19 und des Transistors T4 angeschlossen, so daß, wenn der 20bzw. 22 und 23 konditionieren. Der Zweck dieser Transistor Γ4 »eingeschaltet« ist und der Flipflop . Schaltung wird nachfolgend erläutert.
FF seinen Einstellzustand einnimmt, ein negatives Das Register 11 kann beispielsweise dazu bestimmtThe DC reset line 16 is used to reset; an input of the gate circuits 22 and 23, so that the position of the flip-flop FF by a negative equal to an active signal on the lines 17 or 18, the current reset signal. The line 16 is connected to the base ao corresponding inputs of the gate circuits 19 and the transistor T4, so that when the 20bzw. Conditioning 22 and 23. The purpose of this transistor Γ4 is "on" and the flip-flop. Circuit is explained below.
FF assumes its setting state, a negative register 11 can, for example, be used for this purpose

Signal auf der Leitung 16 die Basis des Transistors 4 werden, eine Zahl, die in dieses Register eingespeiin Sperrichtung vorspannt und dadurch den Tran- »5 chert wird, um den Zuwachs von 1 oder 8 zu inkresistor Γ 4 nichtleitend macht, wodurch sich der mentieren oder um eine Reduzierung von 1 zu dekre-Stromfluß durch den Transistor Tl erhöht. Wenn das mentieren. Abweichend von dert angegebenen Zu-Rückstellsignal auf Leitung 16 abidingt, nimmt der wachs- oder Reduktionswerten können beliebige an-Flipflop FF den stabilen Rückstellzustand ein, in wel-^; dere fest vorbestimmte Inkrementierungen oder Dechem der Transistor Π einen größeren Strom als der 30 krementierungen verwendet werden. Die vorerwähn-Transistor TA führt. ten Werte werden lediglich als Beispiel zur Erläute-Signal on line 16 becomes the base of transistor 4, a number that biases into this register in reverse bias and thereby chert the tran- »5 to make the increment of 1 or 8 to incresistor Γ 4 non-conductive, whereby the mentation or increased by a reduction of 1 to decre current flow through the transistor Tl . If that mentions. Deviating from the specified to reset signal on line 16, the increase or decrease values can assume the stable reset state in which any flip-flop FF ^can; whose fixed predetermined increments or dechem the transistor Π a greater current than the 30 increments are used. The aforementioned transistor TA leads. values are only given as an example to explain

Vorausgehend wurde das Beispiel eines Flipflops rung der Arbeitsweise der Erfindung benutzt. Um beschrieben, der in der dargestellten, bevorzugten einen im Registern enthaltenen Wert um Eins zu Ausführungsform der Erfindung verwendet wird. An inkrementieren, liefert die Datenverarbeitungsanlage Stelle des erläuterten Flipflops kann auch eine be- 35 10 ein Inkrement-um-Eins-Konditionierungssignal zur liebige andere Flipflop-Schaltung oder bistabile Leitung 51 und ein Inkrement-ausführen-Signal zur Schaltung benutzt werden, sofern sie zum Betrieb in Leitung 53. Die Leitungen 51 und 53 sind an die Tor-Verbindung mit den in Fig.2 dargestellten Ein- schaltungen 19 und 23 der Flipflop-Stufe Bl angegangs- und Ausgangsleitungen geeignet ist. schlossen. .Da außerdem, wie oben angeführt, die eineThe example of a flip-flop was used above to illustrate the operation of the invention. Around described, the preferred one contained in the register in the illustrated value increases by one Embodiment of the invention is used. On increment, the data processing system delivers Instead of the explained flip-flop, an increment-by-one conditioning signal can also be used any other flip-flop circuit or bistable line 51 and an increment execute signal for Circuit can be used provided they operate on line 53. Lines 51 and 53 are connected to the gate connection with the switch-on circuits 19 and 23 of the flip-flop stage B1 shown in FIG. and output lines is suitable. closed. Since, as mentioned above, the one

Die Fig. 3A bis 3C zeigen den Aufbau des In- 40 oder die andere der Torschaltungen 19 und 23 stets krement-Dekrement-Registers 11 in Form eines Block- durch ein aktives Signal auf den Rückführleitungen Schaltbildes. Die Eintragung 5 bezeichnet diejenigen 54 oder 55 aktiviert ist, wird bei Anlegen der Signale Eingangsleitungen, auf denen das Obergangssignal an die Leitungen 51 und 53 der Flipflop B1 umgeauftritt. Diese Leitungen werden nachfolgend Einstell- schaltet. Die Rückführleitungen 54 und 55 bewirken leitungen genannt. Im Gegensatz hierzu sind die nicht 45 somit eine Steuerung der Eingangssignale, so daß jemit einem 5 bezeichneten Leitungen Konditionie- weils bei Auftreten derartiger Eingangssignale der rungsleitungen. Für den in F i g. 2 dargestellten Flip- Flipflop vom einen Zustand in den anderen geschalflop haben die aktiven Signale negatives Potential tet wird, unabhängig davon, welchen Zustand er vor3A to 3C show the structure of the In-40 or the other of the gate circuits 19 and 23 always increment-decrement register 11 in the form of a block by an active signal on the return lines Circuit diagram. Entry 5 denotes those 54 or 55 that are activated when the signals are applied Input lines on which the transition signal to lines 51 and 53 of flip-flop B1 occurs. These lines are subsequently switched to setting. The return lines 54 and 55 effect called lines. In contrast to this, the not 45 are thus a control of the input signals, so that somebody a 5 denoted lines conditioning because when such input signals occur management lines. For the in F i g. 2 flip-flip-flop shown from one state to the other flip-flop if the active signals have a negative potential, regardless of what state it is before

und auch die Übergangssignale sind negative Impuls-/ Auftreten der Signale einnimmt. :.. and also the transition signals are negative pulse / occurrence signals. : ..

flanken. Es ist jedoch klar, daß statt dessen auch po- 5° Wenn der Flipflop FFl während einer Inkremensitive Impulse bzw. Impulsflanken in Verbindung mit tierung vom Ein-Zustand in den Null-Zustand umgeentspfechend abgewandelten Flipflops benutzt wer- schaltet wird, tritt eine Übertragsbedingung auf, den können. In den Fig. 3A bis 3C werden jedoch die darin besteht, daß ein Übertrag von der Stufe Bl in Analogie zu Fig. 2 die aktiven Signale durch ne- zu den StufenB2 und B3 gelangen kann und daß ein gative Impulse oder Impulsflanken verkörpert. Jede 55 Vorausschauübertrag in der Stufe B 4 und B 5 auftre-Stufe des Registers weist Torschaltungen 19 bis 24 - ten kann, der daraufhin unter geeigneten Bedinaunauf, die als ein Inkrement-Einstelltor, ein Dekrement- gen die Stufen B 6 bis B 8 durchlaufen kann. Zum Einstelltor, ein Adressen-Eingabetor, ein Dekrement- Zwecke der Übertragsausbreitung von Bl zu B 2 Rückstelltor und ein Inkrement-Rückstelltor wirken. undB3 ist die Leitung 54 von Bl durch eine Leitungflank. It is clear, however, that instead of this, also po- 5 ° If the flip-flop FF1 is used during an incremental-sensitive pulse or pulse edge in connection with flip-flops that are correspondingly modified from the on-state to the zero-state, a carry condition occurs that can. In FIGS. 3A to 3C, however, the fact that a carry from stage B1 can pass the active signals through ne- to stages B2 and B3 in analogy to FIG. 2 and that a negative pulses or pulse edges are embodied. Each look-ahead carry in the level B 4 and B 5 of the register has gates 19 to 24, which can then, under suitable conditions, as an increment setting gate, pass through a decrement through levels B 6 to B 8 can. For the setting gate, an address input gate, a decrement purpose of the carry propagation from B1 to B 2 reset gate and an increment reset gate act. andB3 is the line 54 from B1 through a line

Die der Leitung 16 von F i g. 2 entsprechenden 60 54' verlängert, die an die Einstelleitungen der Tore 19 Gleichstrom-Rückstelleitungen der Flipflops Bl bis und 20 von B 2 angeschlossen ist. Hierdurch wirkt B 8 (F i g. 3 A bis 3 C) sind an eine Leitung 40 ange- das negative Signal, das beim Übergang des Flipschlossen, so daß ein von der Datenverarbeitungs- flops FFl in den Null-Zustand auf der Ausgangsanlage 10 zur Leitung 40 geliefertes Register-rückstel- leitung 17 auftritt, als Übergangssignal für die Umlen-Signal eine Umschaltung aller Flipflops Bl bis 65 schaltung von B 2. Ebenso ist die Leitung 54 von B 2 B 8 in ihren Null-Zustand bewirkt, wenn sie zu einem über eine Leitung 54' mit den Torschaltungen 19 und solchen Zeitpunkt nicht bereits diesen Zustand ein- 23 von B 3 verbunden, wodurch die Umschaltung von genommen haben. Die zu modifizierende Adresse FF2 in den Null-Zustand ein Übergangssignal amThe line 16 of FIG. 2 corresponding 60 54 ', which are connected to the adjustment lines of the gates 19 DC reset lines of the flip-flops Bl to and 20 of B 2 is connected. This works B 8 (Fig. 3 A to 3 C) are connected to a line 40 - the negative signal that occurs when the flip lock changes, so that one of the data processing flops FFl in the zero state on the output system 10 register reset line 17 supplied to line 40 occurs as a transition signal for the transfer signal a switchover of all flip-flops B1 to 65 circuit of B 2. The line 54 of B 2 is also B 8 in its zero state causes when it is connected to a line 54 'with the gate circuits 19 and Such a point in time is not already connected to this state on 23 of B 3, thus switching over from have taken. The address to be modified FF2 in the zero state a transition signal on

Eingang der Und-Schaltungen 19 und 23 von 53 aus- 64) und die Ausgangsleitung 18 von Stufe 54 sind ah löst. Die Leitung 51 ist ebenfalls an die Torschaltun- eine Und-Schaltung 65 (F i g. 4) angeschlossen, deren gen 19 und 23 der Stufen B 2 und 53 angeschlossen, Ausgang über die Oder-Schaltung 62 mit der Leitung so daß ein Inkrement-um-Eins-Signal auf Leitung 51 63 verbunden ist, um ein Inkrement-Vorausschaudiese Torschaltung teilweise konditioniert. Zusam- 5 signal auf dieser Leitung zu erzeugen, wenn die Stufe men mit der Rückführungskonditionierung wird so BA im Eins-Zustand steht und ein Inkrement-umein Übertragssignal von einer niedrigstelligen Stufe Acht-Signal vorliegt. Wie vorausgehend bereits erläuzu der nächsthöheren Stufe übertragen. tert wurde, bewirkt das Inkrement-VorausschausignalInput of the AND circuits 19 and 23 of 53 triggers 64) and the output line 18 of stage 54 are ah triggers. The line 51 is also connected to the gate circuit 65 (FIG. 4), whose lines 19 and 23 of the stages B 2 and 53 are connected, output via the OR circuit 62 with the line so that an increment -by-one signal on line 51 63 is connected to an increment look-ahead of this gate circuit partially conditioned. To generate a joint signal on this line when the stage men with the feedback conditioning is so BA is in the one state and an increment by one carry signal from a lower-digit stage eight signal is present. As previously explained, transferred to the next higher level. tert causes the increment look-ahead signal

Der Vorausschauübertrag zu Stufe B 4 wird durch die zusammen mit dem Imkrement-ausf ühren-SignaK auf Inkrement-Vorausschau-Steuerschaltung 12 (F i g. 1) io Leitung 53 eine Umschaltung der Stufe B 5 vom Einsausgeführt. Der Aufbau dieser Schaltung ist aus dem in den Null-Zustand, wobei ein Übertragssignal erBlockschaltbild von Fig. 4 ersichtlich. Die Aus- zeugt wird, das gegebenenfalls durch die StufenB6, gangsleitungen 18 der Stufen Bl bis 53 und die Lei- Bl und BS laufen kann.The lookahead carry to stage B 4 is carried out by a switch of stage B 5 from one together with the increment-execute signal on increment-look-ahead control circuit 12 (FIG. 1) on line 53. The structure of this circuit is shown in the in the zero state, a carry signal being shown in the block diagram of FIG. The training is evidence which is optionally substituted by the step B6, the output lines 18 to 53 and the steps Bl and Bl LEI BS can run.

tung 51 (Überleitung 57) sind an eine Und-Schaltung Eine Dekrementierung um Eins wird eingeleitetdevice 51 (transition 57) are connected to an AND circuit. A decrement by one is initiated

56 angeschlossen.. Auf den Leitungen 18 treten je- 15 durch ein Dekrement-ausführen-Signal auf Leitung 66 weils dann Signale auf, wenn sich die Flipflops FFl und ein Dekrement-um-Eins-Signal auf Leitung 67 bis FF 3 in ihrem Eins-Zustand befinden und dadurch von der Datenverarbeitungsanlage 10. Die Leitungen anzeigen, daß ein Übertrag zu den nächsthöheren ' 66 und 67 sind an die Torschaltungen 20 und 22 der Wertstellen zu leiten ist. Der Ausgang der Und- · Stufe B1 angeschlossen,- so daß die Koinzidenz beider Schaltung 56 führt zu einer Oder-Schaltung 59, die 20'Signale eine Zustandsänderung des Flipflops FFl ein Inkrement-Torsignal auf einer Leitung 60 liefert. zur Folge hat. Bei einer Umschaltung vom Null-Dies geschieht jeweils dann, wenn ein Inkrement-um- Zustand zum Eins-Zustand tritt ein subtraktiver Über-Eins-Signal vorliegt und die Stufen Bl bis 53 Eins- ; trag bzw. eine Borgerbedingung auf. Eine solche Be-Ausgangssignale aufweisen. Die Leitung 60 ist mit dingung ist dadurch gekennzeichnet, daß ein Borger den Torschaltungen 19 und 23 von Stufe B4 verbun- 25 durch die Stufen BI bis BA laufen kann, daß ein den. An diese Torschaltungen ist außerdem die Lei- Vorausschauborger in der Stufe BS auftreten kann tung 53 angeschlossen, auf welcher das Inkrement- und daß ein Borger die Stufen B 6 bis B 8 durchlaufen ausführen-Signal erscheint, so daß das Signal von Lei- kann, wenn der Flipflop FF 5 vom Null- in den Einstung 60 und das Signal von Leitung 53 eine Umschal- Zustand geschaltet wird. Es sei daran erinnert, daß die tung der Stufe B 4 von dem einen Zustand in den an- 30 Umschaltung vom Null- in den Eins-Zustand ein negaderen Zustand bewirken. tives Ausgangssignal auf Leitung 55 erzeugt und daß56 connected .. A decrement execute signal on line 66 causes signals to occur on lines 18 when the flip-flops FF1 and a decrement-by-one signal on lines 67 to FF 3 are in their one -State are and thereby from the data processing system 10. The lines indicate that a carry to the next higher '66 and 67 are to be routed to the gate circuits 20 and 22 of the value places. The output of the AND · stage B 1 is connected - so that the coincidence of the two circuits 56 leads to an OR circuit 59 which supplies an increment gate signal on a line 60 for a change in the state of the flip-flop FFl. has the consequence. When switching from the zero This is done in each case when an increment environmentally-state one state occurs for a subtractive About one signal is present and the steps Bl to 53 oneness; apply or a borrower condition. Have such a Be output signals. The line 60 is characterized by the fact that a borrower connected to the gate circuits 19 and 23 of stage B 4 can run through stages BI to BA that a. In addition, the Lei- Vorschauborger in stage BS can occur device 53 is connected to these gate circuits, on which the incremental signal and that a borrower run through stages B 6 to B 8 appears, so that the signal from Lei can, when the flip-flop FF 5 is switched from zero to setting 60 and the signal from line 53 is switched to a toggle state. It should be remembered that the switching of stage B 4 from one state to the other, switching from zero to one state, causes a more negatively charged state. tive output signal generated on line 55 and that

In der Steuerschaltung 12 sind die Ausgangsleitun- ein derartiges Signal als Übergangssignal am Eingang gen 18 der Stufe B 4 und der Ausgang der Und- verschiedener der Und-Schaltungen 19 bis 23 wirk-Schaltung 56 an eine Und-Schaltung 61 geführt, die sam werden kann. Zur Erzielung des Vorausschauausgangsseitig mit einer Oder-Schaltung 62 verbun- 35 borgers sind die Ausgangsleitungen 17 der Stufen B1 den ist, auf deren Ausgangsleitung 63 ein Inkrement- bis B 4 und die Leitung 67 an eine Und-Schaltung 68 Übertragsvorausschausignal jeweils dann erscheint, (F i g. 5) angeschlossen. Dies geschieht in der Dekrewenn die Stufen J51 bis J54 alle im Eins-Zustand ste- ment-Vorausschau-Steuerschaltung 13 (Fig. 1), für hen und das Inkrement-um-Eins-Signal auf Leitung die die Fig. 5 den detaillierten Aufbau angibt. Die 51 anwesend ist. Die Leitung 63 führt zu den Tor- 40 Und-Schaltung 68 liefert ein Dekrement-Vorausschaltungen 19 und 23 von Stufe B 5, die auch an die schausignal zur Leitung 69, wenn die Stufen B1 bis Leitung 53 angeschlossen sind. Die Kombination B 4 alle im Null-Zustand stehen und gleichzeitig ein eines Inkrement-Vorausschausignals auf Leitung 63 Dekrement-um-Eins-Signal von der Dateriverarbei- und eines Inkrement-ausführen-Signals auf Lei- tungsanlage 10 auf Leitung 67 erzeugt wird. Die Leitung 53 bewirkt daher eine Umschaltung des Flip- 45 tung 69 führt zu den Torschaltungen 20 und 22 der flops FF5. Über Leitungen 54' sind die Stufen B 5 Stufe BS. Ein Signal auf dieser Leitung bewirkt in bis Bl jeweils mit der nächsthöheren Stufe in der in Verbindung mit einem Dekrement-ausführen-Signal Verbindung mit den Stufen Bl bis 53 beschriebenen . auf Leitung 66 eine Umschaltung des Flipflops FF5. Weise verbunden, so daß eine Zustandsänderung in Die Steuersignale »Inkrement-um-Eins«, »Inkrementder Stufe 55 vom Eins-Zustand zum Null-Zustand 5° um-Acht« oder »Dekrement-um-Eins« werden jeweils ein Einstellsignal für den Flipflop FF6 erzeugt. So- für eine Zeit aufrechterhalten, die für einen Durchfern . der Flipflop FF 6 hierdurch in den Null- lauf der Überträge oder Borger durch die aufeinan-Zustand geschaltet wird, liefert er einen Umschaltim- derfolgenden Registerstufen ausreicht,
puls zur Stufe57 usw., so daß ein in die Stufe55 i_m folgenden Teil der Beschreibung wird ein spe-In the control circuit 12, the output lines such as a signal as a transition signal at the input gen 18 of stage B 4 and the output of the AND of various of the AND circuits 19 to 23 active circuit 56 are routed to an AND circuit 61, which are sampled can. To achieve the look ahead output side with an OR circuit 62, the output lines 17 of the stages B 1 den is, on whose output line 63 an increment to B 4 and line 67 to an AND circuit 68 then appears, (Fig. 5) connected. This takes place in the decre if the stages J51 to J54 are all in the one-state step-look-ahead control circuit 13 (FIG. 1), for one and the increment-by-one signal on the line that is shown in FIG. 5, the detailed structure indicates. The 51 is present. The line 63 leads to the gate 40 AND circuit 68 provides a decrement advance circuits 19 and 23 of stage B 5, which are also connected to the viewing signal on line 69 when stages B 1 to line 53 are connected. The combination B 4 are all in the zero state and at the same time an increment look-ahead signal on line 63 decrement-by-one signal from the data processing and an increment execute signal on line system 10 on line 67 is generated. The line 53 therefore causes a switchover of the flip-switch 69 leads to the gate circuits 20 and 22 of the flops FF5. The stages B 5 are stage BS via lines 54 '. A signal on this line causes in to B1 in each case with the next higher level in the connection with the levels B1 to 53 described in connection with a decrement execute signal. on line 66 a switchover of the flip-flop FF5. The control signals "increment by one", "increment of stage 55 from one state to zero state 5 ° by eight" or "decrement by one" are each a setting signal for the Flip-flop FF6 generated. So- maintained for a time, for a passing through. the flip-flop FF 6 thereby switches to the zero run of the carries or borrowers through which the one-on-one state is switched, it provides a switchover in the following register levels is sufficient
pulse to Stufe57 etc., so that in the Stufe55 _m i following part of the description, a spe-

einlaufender Vorausschauübertrag, durch die Stufen 55 zielles Ausführungsbeispiel der Erfindung unter Be- B 6 und B1 läuft. . ; : zugnahme auf das Impulsdiagramm von F i g. 6 wei-incoming lookahead carry through which stages 55 target embodiment of the invention runs under B 6 and B1 . . ; : referring to the timing diagram of FIG. 6 white

Zur Erhöhung der im' Register 11 stehenden Zahl ter erläutert. Zu diesem Impulsdiagramm ist vorausum den Wert 8 wird von der Datenverarbeitungsan- zuschicken, daß es lediglich den Operationsablauf der lage 10 ein Signalinkrement-um-Acht der Leitung 52 dargestellten Anordnung erläutern und nicht eine und ein Inkrement-ausführen^Signal der Leitung 53 ^6o exakte Darstellung der auf den verschiedenen Leizugeführt. Die Leitung 52 ist über eine Oder-Schal- tungen auftretenden Impulse angeben soll. In dem tung 59 mit der Leitung 60 verbunden, die zusam- zugrunde gelegten Operationsbeispiel wird zuerst das men mit der Leitung 53 zur Umschaltung des Flip- Register 11 rückgestellt. Hiernach wird die in Binärflops FF4 vom einen in den anderen Zustand dient. form vorliegende Adresse 00111110 in das Register Der Flipflop FF4 ist das binäre Äquivalent für eine ⁶5 eingeschrieben, die in aufeinanderfolgenden Schritten Inkrementierung um Acht. Wenn sich die Stufe 5 4 ein erstmals um Eins und ein zweitesmal um Eins inim Eins-Zustand befindet, gelangt ein Vorausschau- krementiert, um Eins dekrementiert und schließlich übertrag zur Stufe 55. Die Leitung 52 (über Leitung um Αςίη inkrementiert werden soll.To increase the number in register 11, ter explained. For this pulse diagram the value 8 is sent in advance by the data processing department that it only explains the operational sequence of the position 10, a signal increment-by-eight of the line 52 and not one and one increment-execute ^ signal of the line 53 ^6o exact Representation of the various loans. The line 52 is intended to indicate pulses occurring via an OR circuit. In the device 59 connected to the line 60, the operational example on which this is based, the menu with the line 53 for switching over the flip register 11 is first reset. After that, the one in binary flops FF4 is used in the other state. form present address 00111110 in the register The flip-flop FF4 is the binary equivalent for a ⁶ 5 written, which is incremented by eight in successive steps. When level 5 4 is in the one state for the first time by one and a second time by one, a look-ahead is incremented, decremented by one and finally transferred to level 55. Line 52 is to be incremented by Αςίη via line.

t r\n /ι ι η t r \ n / ι ι η

9 109 10

Zur Zeit TO enthält das Register die Binärzahl zugleich die maximale Zeit, über die dem EingangAt the time TO, the register contains the binary number at the same time as the maximum time over which the input

OUlOOlOl. Dieser Wert wird durch ein Signal auf des Registers 11 zugeführte KonditionierungssignaleOUlOOlOl. This value is determined by a signal on the conditioning signals supplied to the register 11

Leitung 40 zur Zeit Tl gelöscht, so daß nach Abklin- von der Datenverarbeitungsanlage 10 aufrechterhaltenLine 40 deleted at the time Tl, so that maintained after subsided of the data processing system 10

gen dieses Signals zur Zeit T 2 alle Stufen des Re- müssen.With this signal at time T 2, all stages of the requirement.

gistersll im Null-Zustand stehen. Zur Zeit 73 er- 5 Zur Zeit Γ 23 enthält das Registern somit die scheinen auf denjenigen der Leitungen 41 bis 48, die Zahl 00111111. Zu den Zeiten T24 und Γ25 werden zur Einstellung von Einsen dienen, Einstellsignale, ein Inkrement-um-Acht-Signal und ein Inkrement- und zur Zeit Γ4 erscheint auf Leitung 49 das Aresse- ausführen-Signal den Leitungen 52 und 53 zugeführt. einschreiben-Signal, welches bewirkt, daß die zu mo- Das Inkrement-um-Acht-Signal auf Leitung 52 erdifizierende Acht-Bit-Adresse in das Register 11 in io zeugt ein Inkrement-Torsignal und ein Inkrementder oben beschriebenen Weise eingespeichert wird. Vorausschausignal auf den Leitungen 60 und 63 in Der Abstand zwischen den Zeiten T 3 und Γ 4 ent- der beschriebenen Weise. Diese Signale lösen folspricht der Periode, in welcher das .RC-Netzwerk gende Umschaltvorgänge aus: Zur Zeit 726 schalten einer jeden der Torschaltungen 19 bis 23 in den Zu- die Flipflops FF 4 und FF5 vom Eins-Zustand in stand übergeht, daß der negative Übergangsimpuls 15 den Null-Zustand, zur Zeit Γ26 schaltet der Flipeine negative Impulsspitze zur Umschaltung des flop FF 6 vom Eins-Zustand in den Null-Zustand, zugeordneten Flipflops erzeugen kann. In jeder Bit- und zur Zeit 7 28 schaltet der Flipflop FF 7 vom stelle existiert eine gewisse Zeitverzögerung durch die Null-Zustand in den Eins-Zustand. Zur Zeit Γ 29 Schaltungspärameter, der das Interwall A T zwischen steht somit im Register 11 die Zahl OlOOOlll.
den Zeiten Γ5 und Γ4 zugeordnet ist, so daß nach 20 Es ist hieraus ersichtlich, daß die Übertragsverar-Auftreten des Einstellimpulses zur Zeit 74 die ver- beitung im Register 11 nach folgenden Prinzipien abschiedenen Flipflops erst etwa zur Zeit Γ5 ihren läuft: Während der Inkrementierung, wenn eine addineuen Schaltzustand einnehmen. Zur Zeit 76 befindet tive Übertragsbedingung in einem niedrigstelligen sich die Binärzahl 00111UO im Register 11. Zur Zeit Flipflop vorliegt, werden alle aufeinanderfolgenden Tl wird ein Inkrement-um-Eins-Signal an die Lei- as im Eins-Zustand befindlichen Flipflops höherer tung 51 angelegt, und zur Zeit T 8 bewirkt ein Inkre- Stellenordnung und der erste im Null-Zustand bement-ausführen-Signal auf der Leitung 53 eine Um- findliche Flipflop in der Reihe der höherstelligen schaltung des Flipflops FFl vom Null-Zustand in Flipflops in den entgegengesetzten Schaltzustand den Eins-Zustand. Dies geschieht zur Zeit 79. Zur umgeschaltet und die übrigen Flipflops in ihrem je-ZeitriO befindet sich somit die Binärzahl 0111111 30 weiligen Schaltzustand belassen. Während einer Deim Register 11. Bei 711 und 712 wird durch ein wei- krementierung, wenn eine subtraktive Übertragsteres Inkrement-um-Eins-Signal und ein weiteres In- bzw. Borgerbedingung vorliegt, werden die aufeinankrement-ausführen-Signal eine Umschaltung des Flip- derfolgend im Null-Zustand befindlichen Flipflops flops FF1 aus dem Eins-Zustand in den Null-Zustand der höheren Registerstellen und der erste im Einsbewirkt. Diese Umschaltung des Flipflops FFl er- 35 Zustand befindliche Flipflop umgeschaltet, und die zeugt ein Übertragssignal, welches FF2 in den Null- übrigen Flipflops behalten ihren Schaltzustand bei. Zustand schaltet, wodurch in der Folge ein weiteres Der Ausdruck »Übertrag« wird dabei sowohl für Übertragssignal auch FF 3 in den Null-Zustand schal- einen additiven Übertrag, der bei einer Inkrementietet. Die Umschaltung von FFl bis FF3 erfolgt zu rung auftritt, als auch für einen subtraktiven Überden Zeiten T13, Γ14 und T15. Mittels der Voraus- 4° trag verwendet, der bei einer Dekrementierung aufschauschaltung 12 werden die Flipflops FF4 und tritt, wenn ein Flipflop vom Null-Zustand in den FF 5 zur Zeit Γ13 umgeschaltet, und durch das bei Eins-Zustand umgeschaltet wird. Das Übertragssignal der Umschaltung von FF5 erzeugte Übertragssignal gelangt stets zu der benachbarten höherstelligen Rewird zur.Zeit Γ14 FF6 umgeschaltet. Dies bewirkt gisterstufe, um den eventuellen Durchlauf eines Überin der Folge auch eine Umschaltung von FF7 von 45 träges durch die übrigen Registerstellen auszulösen, dem Null-Zustand in den Eins-Zustand zur Zeit T15. Eine andere Art eines Übertragssignals liegt vor, wenn Da FF7 nicht vom Ein-Zustand in den Null-Zustand Inkrement-ausfuhren- und Dekrement-ausführengeschaltet wird, wird kein weiterer Übertrag erzeugt. Signale zu bestimmten höherstelligen Flipflops ge-Das Register 11 enthält somit zur Zeit Γ16 die Bi- leitet werden, um die Ausführung einer Vorausschaunürzahl 01000000. 5° Übertragsoperation zu bewirken. Eine derartige Ope-gistersll be in the null state. At time 73, 5 At time Γ 23, the registers thus contain the numbers on lines 41 to 48, the number 00111111. At times T24 and Γ25, 1s, setting signals, an increment-by-eight are used. Signal and an incremental signal, and at time Γ4, the execute signal appears on line 49, fed to lines 52 and 53. write-in signal, which causes the eight-bit address to be stored in register 11 in io, generating an increment gate signal and an increment in the manner described above. Look-ahead signal on lines 60 and 63 in the interval between times T 3 and Γ 4 in the manner described. These signals trigger consequently the period in which the .RC network lowing switching processes from: At time 726 each of the gate circuits 19 to 23 switch to the flip-flops FF 4 and FF5 from the one state to stand that the negative Transition pulse 15 the zero state, at time Γ26 the flip switches a negative pulse peak to switch the flop FF 6 from the one state to the zero state, associated flip-flops can generate. In each bit and at time 7 28 the flip-flop FF 7 switches from the point there is a certain time delay through the zero state to the one state. At the moment Γ 29 circuit parameters, the interval AT between is thus the number OlOOOlll in register 11.
is assigned to times Γ5 and Γ4, so that after 20. It can be seen from this that the carry-over processing of the setting pulse at time 74. The processing of flip-flops in register 11 according to the following principles does not begin until about time Γ5: During incrementation when adopting an add-on new switching state. At the time 76 is tive carry condition in a to low digit binary number 00111UO in the register 11. At the time the flip-flop is present, all successive Tl is applied an increment-by-one signal to the LEI as in one state located flipflops higher tung 51 , and at time T 8 an incremental order and the first in the zero state bement-execute signal on line 53 causes a resilient flip-flop in the series of the higher-order circuit of the flip-flop FFl from the zero state in flip-flops to the opposite Switching state the one state. This happens at time 79. To switch over and the other flip-flops are in their respective time, the binary number 0111111 30 is left in the current switching state. During a Deim Register 11. At 711 and 712, an incrementing, if a subtractive carry-most increment-by-one signal and a further incrementing or borrowing condition is present, the one-increment-execute signal will switch the flip the flip-flops that are subsequently in the zero state flops FF 1 from the one state into the zero state of the higher register positions and the first into one. This switchover of the flip-flop FF1 switches the flip-flop in its 35 state, and it generates a carry signal, which FF2 in the zero-remaining flip-flops retain their switching state. The term "carry" is switched to the zero state for both the carry signal and FF 3 - an additive carry that rivets with an increment. The switchover from FF1 to FF3 occurs when the time occurs, as well as for a subtractive over the times T 13, Γ14 and T15. By means of the advance 4 ° used, the flip-flops FF4 and occurs when a flip-flop switches from the zero state to the FF 5 at time Γ13, and is switched over by the one state. The carry signal switching from FF5 generated carry signal always come to the neighboring higher digit Rewird zur.Zeit Γ14 FF6 switched. This causes a register stage to trigger the eventual passage of an over in the sequence also a switchover of FF7 from 45 sluggish through the other register positions, the zero state to the one state at time T 15. Another type of carry signal is present when Da FF7 is not switched from the on-state to the zero-state execute increment and execute decrement, no further carry is generated. Signals to certain higher-order flip-flops. Register 11 thus contains at time Γ16 which are bi-conducts in order to cause the execution of a look-ahead number 01000000. 5 ° carry operation. Such an ope-

Zu den Zeiten 717 und T18 werden ein Dekre- ration löst zur gleichen Zeit, wenn die Umschaltung ment-um-Eins-Signal und ein Drekrement-ausführen- der Flipflops niederigerer Stellenordnung erfolgt, Signal an die Leitungen 66 und 67 angelegt. Diese eine Umschaltung höherstelliger Flipflops aus, so-Signale bewirken, daß FFl zur Zeit Γ19 vom Null- fern eine Übertragsbedingung oder eine Bogerbedin-Zustand in den Eins-Zustand umschaltet. Hierbei 55 gung vorliegt. Eine derartige Übertrags- oder Borgerwird ein Borgersignal erzeugt, welches durch FF2 bedingung hängt davon ab, ob einer oder mehrere der und FF3 läuft und deren Umschaltung vom NuIl-Zu- Flipflops umzuschalten sind, damit die Bits der darstand zu den Zeiten T20 und T21 auslöst. Der De- gestellten Zahl während der Inkrementierung oder krementborger gelangt ferner zu FF4 und schaltet Dekrementierung in Übereinstimmung mit den bediesen zur Zeit Γ22 vom Null- in den Eins-Zustand. ^6o kannten Methoden der binären Addition und SubMittels der Vorausschauschaltung 13 wird der Flip- traktion behandelt werden. At times 717 and T 18, a decrementation is triggered at the same time when the switchover ment-by-one signal and a three-increment-executing flip-flops of lower order of digits occur, a signal is applied to lines 66 and 67. This switching of higher-order flip-flops from so signals causes FFl to switch a carry condition or a Bogerbedin state to the one state at time Γ19 from the zero point. In this case, there is a problem. Such a carry or borrow generates a borrowing signal, which depends on condition FF2, whether one or more of the and FF3 is running and their switching from zero to flip-flops is to be switched so that the bits of the current are triggered at times T20 and T21 . The number disabled during incrementation or incremental borrower also reaches FF4 and switches decrementation from zero to one state in accordance with the number entered at time Γ22. ^The known methods of binary addition and sub-means of the anticipation circuit 13, the flip traction will be dealt with.

flop FF5 zur Zeit Γ19 vom Null- in den Eins-Zu- Die Inkrement-um-Eins-, Inkrement-um-Acht- undflop FF5 at time Γ19 from zero to one-to-one, the increment-by-one, increment-by-eight and

stand geschaltet. Hiernach wird auch FF6 zur Zeit Dekrement-um-Eins-Konditionierungssignale sindstood switched. According to this, FF6 will also be decrement-by-one conditioning signals for the time being

T20 vom Null- in den Eins-Zustand und FF7 zur Steuersignale, die zwei Zwecken dienen. Der ersteT20 from zero to one and FF7 for control signals which serve two purposes. The first

ZeitT2l vom Eins- in den Null-Zustand umgeschal- ⁶5 Zweck eines jeden dieser Signale besteht darin, dieZeitT2l of oneness in the zero state switched over 5 ⁶ purpose of each of these signals is the

tet. Die Zeitdiflerenz zwischen T18 und 722 stellt Stufe öl oder B 4 so zu konditionieren, daß der nach-tet. The time difference between T 18 and 722 sets stage oil or B 4 to be conditioned in such a way that the subsequent

die maximale Zeitdauer dar, die für einen Durchlauf folgende Empfang eines Inkrement-ausführen-represents the maximum length of time that the following receipt of an increment-execute-

eines Übertragers oder Borgers benötigt wird. Dies ist oder Drekrement-ausführen-Signals eine Ausfüh-a transformer or borrower is required. This is, or the Drekrement-Execute signal, an execution

rung der entsprechenden Operation durch Umschaltung von Bl oder B 4 einleiten kann. Der andere Zweck ist die Konditionierung der höherstelligen Flipflops während der Übertragsbedingungen, so daß diese ihren Schaltzustand bei Empfang von Übertrags-Signalen ändern können. Eine Art der Übertragssignale ist das Übergangssignal, das von einem Flipflop bei der Umschaltung vom Eins-Zustand in den Null-Zustand während einer Inkrementierung erzeugt wird.the corresponding operation can initiate by switching from Bl or B 4 tion. The other purpose is the conditioning of the higher-order flip-flops during the carry conditions so that they can change their switching state when receiving carry signals. One type of carry signal is the transition signal that is generated by a flip-flop when switching from the one state to the zero state during an incrementation.

Die vorausgehende Beschreibung bezieht sich Iediglich auf ein Beispiel einer Operation des Ausführungsbeispiels, das ausgewählt wurde, um die verschiedenen Umschaltvorgänge und deren zeitlichen Ablauf bei der Übertragsverarbeitung zu erläutern. Deshalb wurde im dargestellten Beispiel eine einzelne Zahl bzw. Adresse mehrmals hintereinander modifiziert, obwohl es in der Praxis wohl häufiger vorkommen wird, daß eine Zahl nur einmal oder höchstens zweimal modifiziert werden muß.The preceding description is merely indicative to an example of operation of the embodiment selected to include the various To explain switchover processes and their timing during carry processing. Therefore, in the example shown, a individual number or address modified several times in a row, although in practice it is probably more common it will happen that a number only needs to be modified once or at most twice.

Das dargestellte Register 11 enthält lediglich beispielsweise acht Stellen. Die Prinzipien der Bildung eines Vorausschauübertrages oder eines Vorausschauborgers zum Zwecke der Geschwindigkeitserhöhung durch Verkürzung der Zeit für die Übertragsausbreitung lassen sich jedoch mit erhöhtem Vorteil bei Registern anwenden, die eine wesentlich höhere Anzahl Bitstellen aufweisen. Es kann außerdem erwünscht sein, daß lediglich Inkrementierungen durchzuführen sind. In diesem Falle sind lediglich die zur Dekrementierung verwendeten Schaltungsteile zu entfernen. Ebenso ist es für das Wesen der Erfindung unerheblich, ob an Stelle der dargestellten Inkrementierung um den konstanten Wert Acht andere Inkrementierungskonstanten verwendet werden oder ob eine Dekrementierung um einen Wert ausgeführt werden soll, der größer als Eins ist.The register 11 shown contains only eight positions, for example. The principles of education a forecast transfer or a forecast organizer for the purpose of increasing the speed however, by shortening the time for carry propagation, this can be done with increased advantage Use for registers that have a significantly higher number of bit positions. It may also be desired be that only increments are to be carried out. In this case, only the for Decrement used to remove circuit parts. It is the same for the essence of the invention It is irrelevant whether other incrementing constants are used instead of the incrementation shown by the constant value eight used or whether a decrement should be carried out by a value that is greater than one.

Claims

Patent claims:

1. Computing arrangement for incrementing or decrementing a number by powers of two with a register, the bistable stages of which are like a counter for forwarding binary Carries or borrowers are connected to one another and to which incrementing resp. .. decrement signals are supplied, thereby. characterized in that each stage is arranged in parallel Setting and resetting gates (19, 20 and 22, 23) are connected upstream so that the binary zero and one outputs of each stage as conditioning inputs to the set and reset gates are returned to the same level and are also used to forward the carry with the setting or reset gates of the next higher level are connected that the setting and reset gates of each stage to an increment control line (51) and to a decrement control line (67) through which the gates are connected during an incremental operation for a switchover and carry forward or during a decrement operation for a switchover and borrower forwarding are opened, and that the setting and resetting gates the stages assigned to the increment value or decrement value with an incrementing line (53) and a decrementing line (66) are connected via which an incrementing or Decrementing operation triggering switching signals are passed to the relevant stages.

2. Arrangement according to claim 1, characterized in that that the increment control line (51) or the decrement control line (67) with the setting and resetting gates (19, 20 and 22, 23) from part of the steps directly and with the Setting and resetting gates from a further part of the stages via a carry advance circuit (21) or a borrowing advance circuit (13) are connected via which the setting and reset gates of the latter stage an incre- ' ment conditioning signal only as a function of the binary one state of several in significance previous stages or a decrement conditioning signal only depending on the binary Feeds zero state of several precedent stages.

3. Arrangement according to claim 1 and 2, characterized in that the stages of the register in Groups are divided, each of which has a carry-ahead circuit (12) and a Borger look-ahead circuit (13) which has an increment conditioning signal or a decrement conditioning signal only depending on the binary one or zero state of all stages of the group concerned, those following in counting direction Group feeds. ·

4. Arrangement according to claim 3 for the optional execution of incrementing or decrementing operations, characterized in that with each of the groups, both a carry and a borrower look-ahead circuit (12 and 13) is also connected.

5. Arrangement according to one of claims 1 to 4, characterized in that each stage two adjustment gates (19, 20) and two reset gates (22, 23), one of which is connected to the Increment control line (51) and the other connected to the decrement control line (67) and that the zero output of the stage for conditioning the setting gates and its one output serves to condition the reset gates.

6. Arrangement nac! one of claims 1 to 5, characterized in that incremental or decrement operations optionally with different increment or decrement values can be carried out by using the level assigned to the relevant value and all higher-value levels Stages a separate incrementing control line or decrementing control line is connected, via the conditioning signals assigned to the respective increment value or decrement value will.

7. Arrangement according to claim 6, characterized in that the separate incrementing or decrementing lines via an OR circuit (59) instead of the output signal of a Carry-over or borrower anticipation circuit (12 or 13) are fed to the incremental or the level assigned to the incremental value is connected.

8. Arrangement according to one of claims I to 7, characterized in that for adjustment of the values to be incremented or decremented, each level has an additional setting gate (21), which is triggered by a value input control signal from a connected processing unit (10) can be conditioned.

For this purpose 2 sheets of drawings