DE1537992C

DE1537992C - Bistable toggle switch

Info

Publication number: DE1537992C
Authority: DE
Inventors: Stanley North Brunswick Ahrons Richard Wilfred Somerville N J Katz (V St A )
Original assignee: RCA Corp
Current assignee: RCA Corp
Publication date: 1971-04-01

Description

Mit dem Aufkommen gewisser neuartiger Halbleiterbauelemente, ζ. B. der gitterisolierten Feldeffekttransistoren, ist es praktikabel geworden, Speicherzellen gänzlich aus aktiven Bauelementen aufzubauen, die (nach der sogenannten integrierten Schaltungstechnik) auf einem gemeinsamen Substrat ausgebildet sind. Eine derartige Speicherzelle in Form einer bi-With the advent of certain novel semiconductor devices, ζ. B. the grid-insulated field effect transistors, it has become practicable to build memory cells entirely from active components, which (according to the so-called integrated circuit technology) formed on a common substrate are. Such a memory cell in the form of a bi

stabilen Kippschaltung ist in Fig. 19b der USA.- io leiterbauelement, die mit ihren Leitungsstrecken Patentschrift 3 191 061 gezeigt. Diese Schaltung ent- (stromführenden Kanälen) in Reihe in einem ersten hält zwei Parallelzweige mit jeweils der Reihenschal- Schaltungszweig angeordnet sind, sowie ein zweites tung eines p-Transistors und eines η-Transistors. Die und ein viertes Halbleiterbauelement, die mit ihren Abflüsse der beiden Transistoren eines Zweiges sind Leitungsstrecken in Reihe in einem zweiten Schaljeweils zusammengeschaltet und über eine Verbin- 15 tungszweig angeordnet sind. Die Ausgangselektroden dung mit vernachlässigbarer Impedanz mit den Git- des ersten und des dritten Bauelements sind zusamtern (Steuerelektroden) der Transistoren des entspre- mengeschaltet und mit der Steuerelektrode des zweichend anderen Zweiges verbunden. Eingangssignale ^ten Bauelements über eine Verbindung mit vernachzum Umschalten des Zellenzustandes können einem lässigbarer Impedanz verbunden, während die Ausden Abflüssen der Transistoren des ersten Zweiges 20 gangselektroden des zweiten und des vierten Bau- und den Gittern der Transistoren des zweiten Zwei- elements zusammengeschaltet und über eine Verbinges gemeinsamen Schaltungspunkt zugeführt werden. dung mit vernachlässigbarer Impedanz mit der Steu-stable flip-flop is shown in Fig. 19b of the USA.- io ladder component, which is shown in patent specification 3,191,061 with its line sections. This circuit ent- (current-carrying channels) in series in a first holds two parallel branches, each with the series circuit branch being arranged, as well as a second device of a p-transistor and an η-transistor. The semiconductor component and a fourth semiconductor component, which, with their outflows from the two transistors of a branch, are line sections interconnected in series in a second circuit and are arranged via a connection branch. The output electrodes with negligible impedance with the gates of the first and third components are connected together (control electrodes) of the transistors of the corresponding and connected to the control electrode of the two other branch. Input signals ^th component via a connection with neglect to switch the cell state can be connected to a permissible impedance, while the outflows of the transistors of the first branch 20 output electrodes of the second and fourth components and the grids of the transistors of the second two-element are connected together and via a connection common node are supplied. with negligible impedance with the control

Da im stationären Zustand (Ruhezustand) einer erelektrode des ersten Bauelements verbunden sincL,-der Transistoren des ersten Zweiges »eingeschaltet« Eingangssignale werden einem den Ausgangselektro-** (leitend) ist und während eines Schaltüberganges 25 den des ersten und des dritten Bauelements gem'einbeide Transistoren eingeschaltet (leitend) sein kön- samen Punkt über den Leitungsweg mindestens eines nen, wird durch einen oder beide dieser Transistoren fünften Halbleiterbauelements zugeführt. Das erste ein Teil des Eingangssignals nach Masse abgeleitet, ""d das dritte Bauelement sind so bemessen, daß ihre wodurch die Schaltzeit sich verlängert. Dies kann Leitungsstreckenimpedanzen bei gleicher Größe der effektiv dadurch vermieden, werden, daß man die 30 Vorspannung in der Flußrichtung höher sind als die vier Transistoren der Speicherzelle so bemißt, daß ~ Impedanzen der Leitungsstrecken des zweiten, des sie einen höheren Widerstand haben' als die Eingangs- vierten und des fünften Bauelements, schaltung. Wenn jedoch sämtliche Transistoren der ^In. den Zeichnungen zeigtSince an er electrode of the first component is connected in the steady state (idle state), the transistors of the first branch are "switched on". Both transistors can be switched on (conductive) point via the conduction path of at least one point, is fed through one or both of these transistors to the fifth semiconductor component. The first part of the input signal is derived from ground, "" d the third component are dimensioned in such a way that their switching time is extended. This can effectively be avoided with the same magnitude of line path impedances by dimensioning the bias voltage in the flow direction higher than the four transistors of the memory cell so that the impedances of the line paths of the second, of which they have a higher resistance, than the input - fourth and fifth component, circuit. However, if all of the transistors of the ^In . shows the drawings

Zelle in dieser Weise hochohmig sind, wird die Er- ^Flß· 1 das Schaltschema einer komplementärsym-Cell have a high impedance in this manner, the ER is ^Fl ß · 1 is a circuit diagram of a komplementärsym-

holzeit (Regenerationszeit), welche die Schaltung be- 35 metrischen bistabilen Speicherzellenschaltung gemäß nötigt, um ihren Endzustand zu erreichen, unnötig ^einer Ausführungsform der Erfindung,recovery time (regeneration time), which the circuit requires in accordance with the metric bistable memory cell circuit in order to reach its final state, unnecessarily ^an embodiment of the invention,

Fig. 2a, 2b und 2c schematische Darstellungen von für die erfindungsgemäße Schaltung verwendbaren Transistoren,2a, 2b and 2c are schematic representations of usable for the circuit according to the invention Transistors,

Fig. 3 das Schaltschema einer abgewandelten Aus- . führungsform der Schaltung nach Fig. 1 undFig. 3 shows the circuit diagram of a modified form. management form of the circuit of Fig. 1 and

Fig. 4 das Schaltschema einer Speicherzelle gemäß einer anderen Ausführungsform der Erfindung. Für die Realisierung der Erfindung kommen als4 shows the circuit diagram of a memory cell according to another embodiment of the invention. For the realization of the invention come as

hocholimigcr Transistoren vermeidet, ist beispiels- 45 Halbleiterbauelemente sogenannte gitterisolierte Feldweise in Fig. 3 der Arbeit »Silicon on Sapphire effekttransistoren oder Bauelemente mit ähnlichen Complementary MOS Memory Systems« von J. F. Eigenschaften in Frage. Daher sind die vorliegenden Allison, J. R. Burns und F. P. He im an auf Speicherzellen als mit gitterisolierten Feldeffekttran-S. 76 der »1967 ISSCC Digest of Technical Papers« sistoren ausgerüstet in der Zeichnung dargestellt und wiedergegeben. Gemäß diesem Vorschlag ist in den 50 nachstehend beschrieben. Es können jedoch auch Überkreuzkopplungszwe'ig zwischen den Abflüssen andere geeignete Bauelemente verwendet werden, der Transistoren des ersten Schaltungszweiges und Ein gitterisolierter Feldeffekttransistor kann allge-avoids high-olimigcr transistors, is for example 45 semiconductor components so-called grid-isolated field-wise in Fig. 3 of the work »Silicon on Sapphire effect transistors or components with similar Complementary MOS Memory Systems «by J. F. Properties in question. Hence the present Allison, J. R. Burns and F. P. He im on memory cells as with grid-insulated field effect trans-S. 76 of the "1967 ISSCC Digest of Technical Papers" sistors shown in the drawing and reproduced. According to this proposal is described in Fig. 50 below. However, it can also Other suitable structural elements are used for the cross-coupling branch between the drains, of the transistors of the first circuit branch and a grid-insulated field effect transistor can generally

den Gittern der Transistoren des zweiten Schaltungs- mein als ein Bauelement mit Majoritätsträgerleitung zweiges ein Transistor eingeschaltet und wird wäh- definiert werden, das einen Körper aus Halbleiterrend des Unischaltens der bistabilen Kippschaltung 55 material mit Quelle (Eingangselektrode) und Abfluß dieser Koppeltransistor abgeschaltet (gesperrt). Da- (Ausgangselektrode) aufweist^ welche die Enden einer durch wird erreicht, daß während des Einschreibvor- Leitungsstrecke oder eines stromführenden Kanals ganges keine Quellcn-Abllußstrecken eines leitenden durch den Körper bilden. Ein Gitter (Steuerelektrode) Transistors an den Eingangspunkt angeschlossen ist. überlagert mindestens einen Teil des Kanals und ist , Fine derartige Anordnung erfordert jedoch nicht nur 60 von diesem sowie von Quelle und Abfluß isoliert, so mindestens einen zusätzlichen Transistor (vorzugs- daß es unter stationären Betriebsbedingungen keinen weise zwei parallele Transistoren entgegengesetzten oder zumindest keinen nennenswerten Strom ent-Lcitungstyp's) im einen Überkreuzkopplungszweig, nimmt. Derartige Transistoren können z.B. entwesontlcrn beansprucht auch zusätzlichen Platz auf dem der p-leitend oder η-leitend sein. Ein p-leitender von der Schaltung eingenommenen Substrat, was in 65 Transistor hat die Eigenschaft, daß die Impedanz !•allen, wo eine große Anzahl von Einzelschaltungen (der Widerstand) seines Kanals, wenn die Gitterspanauf einem ein/igen Substrat integriert sind, von nung positiver als die Quellenspannung ist, einen vergioßcr Bedeutung sein kann. hültnismäßig hohen Wert, dagegen, wenn die Gitterthe grids of the transistors of the second circuit mine as a component with majority carrier conduction branch a transistor switched on and will be defined as a body made of semiconducting end the switching of the bistable flip-flop 55 material with source (input electrode) and drain this coupling transistor switched off (blocked). Da- (output electrode) has ^ which the ends of a is achieved by that during the Einreibvor- line section or a live channel ganges do not form any source-discharge paths of a conductive one through the body. A grid (control electrode) Transistor is connected to the input point. overlays at least part of the channel and is, Such an arrangement not only requires 60 isolated from this, as well as from the source and drain, so at least one additional transistor (preferably that there is no wise two parallel transistors opposite one another or at least no noteworthy current generation type) in a cross-coupling branch, takes. Such transistors can be de-energized, for example also takes up additional space on which the p-conductive or η-conductive. A p-type substrate occupied by the circuit, what in 65 transistor has the property that the impedance ! • all where a large number of individual circuits (the resistor) of its channel when the grid span is up a single substrate are integrated, the voltage is more positive than the source voltage, a forgetting Meaning can be. Significantly high value, however, if the grille

lang. Dies gilt auch für ein Viertransistor-Flip-Flop, bei dem sämtliche Transistoren den gleichen Leitungstyp haben und in jedem Schaltungszweig ein Transistor als Last für den anderen Transistor arbei- 40 tet, indem das Gitter des Lasttransistors mit dessen Quellenelektrode verbunden ist.long. This also applies to a four-transistor flip-flop, in which all transistors have the same conductivity type and in each circuit branch one transistor is working as a load for the other transistor tet by connecting the grid of the load transistor to its source electrode.

Ein Schaltungsvorschlag, der diese unerwünschte Teilung des Eingangssignals ohne die VerwendungA suggested circuit that eliminates this undesirable Division of the input signal without using

spannung negativ gegenüber der Quellenspannung ist, einen verhältnismäßig niedrigen Wert hat. Beim η-leitenden Transistor sind die Verhältnisse umgekehrt, d.h., der Kanalwiderstand ist verhältnismäßig hoch, wenn die Gitterspannung weniger positiv als die Quellenspannung ist. - -voltage is negative compared to the source voltage, has a relatively low value. At the η-conducting transistor, the proportions are reversed, i.e. the channel resistance is proportionate high when the grid voltage is less positive than the source voltage. - -

Zwei bekannte Typen des gitterisoHerten Feldeffekttransistors sind der Dünnschichttransistor (TFT) und der Metall-Oxyd-Halbleiter-Transistor (MOS). Einige der physikalischen und betrieblichen Eigenschaften des Dünnschichttransistors sind in der Arbeit »The TFT — A New Thin-Film Transistor« von P. K. W e i m e r auf S. 1462 bis 1469 der Juniausgabe 1962 der Zeitschrift »Proceedings of the IRE« beschrieben. Der MOS-Transistor ist in einer Arbeit »The Silicon Insulated-Gate Field-Effect Transistor« von S. R. H ο f s t e i η und F. P. H e i m a η in der Septemberausgabe 1963 der Zeitschrift »Proceedings of the IEEE«, S. 1190 bis 1202, beschrieben. Ein dritter, etwas neuerer Typ ist der sogenannte MNS-Transistor, der sich vom MOS-Transistor darin unterscheidet, daß als Isolator zwischen Gitter und Kanal Siliciumnitrid statt Siliciumdioxyd verwendet wird.Two well-known types of lattice-insulated field effect transistor are the thin-film transistor (TFT) and the metal-oxide-semiconductor transistor (MOS). Some of the physical and operational characteristics of the thin-film transistor are in the work "The TFT - A New Thin-Film Transistor" by P. K. W e i m e r on pp. 1462 to 1469 of the June 1962 issue of the journal Proceedings of the IRE «. The MOS transistor is in a work "The Silicon Insulated-Gate Field-Effect Transistor" by S. R. H ο f s t e i η and F. P. H e i m a η in the September 1963 issue of the magazine "Proceedings of the IEEE", pp. 1190 to 1202, described. A third, somewhat newer type is the so-called MNS transistor, which differs from the MOS transistor in that it acts as an isolator between Grid and channel silicon nitride is used instead of silicon dioxide.

Die in F i g. 1 gezeigte bistabile Kippschaltung 10 hat zwei parallele Schaltungszweige. Der erste Zweig enthält einen ersten Transistor 12 des einen Leitungstyps (z. B. des η-Typs) und einen dritten Transistor 14 des entgegengesetzten Leitungstyps (in diesem Fall des p-Typs), die mit ihren Quellen-Abflußstrekken in der angegebenen Reihenfolge zwischen einen Bezugspotentialpunkt, in diesem Fall Masse, und den positiven Pol einer Vorspannquelle 16, z. B. einer Batterie geschaltet sind. Der entsprechend aufgebaute zweite Schaltungszweig enthält die Quellen-Abflußstrecken eines zweiten Transistors 18 (vom η-Typ) und eines vierten Transistors 20 (vom p-Typ).The in F i g. The bistable multivibrator 10 shown in FIG. 1 has two parallel circuit branches. The first branch includes a first transistor 12 of one conductivity type (e.g., η-type) and a third transistor 14 of the opposite conduction type (in this case of the p-type), those with their source-drainage branches in the specified order between a reference potential point, in this case ground, and the positive pole of a bias source 16, e.g. B. are connected to a battery. The accordingly structured second circuit branch contains the source drainage paths of a second transistor 18 (from η-type) and a fourth transistor 20 (p-type).

Die Abflüsse des ersten und des dritten Transistors 12 und 14 sind zusammengeschaltet und über Kreuz mit den Gittern der anderen transistoren 18 und 20 über eine Verbindung mit vernachlässigbarer Impedanz, z. B. Draht, verbunden. In entsprechender Weise sind die Abflüsse des zweiten und des vierten Transistors 18 und 20 zusammengeschaltet und über Kreuz mit den Gittern des ersten und des dritten Transistors 12 und 14 über eine Verbindung mit vernachlässigbarer Impedanz verbunden.The drains of the first and third transistors 12 and 14 are connected together and crossed with the grids of the other transistors 18 and 20 via a connection with negligible impedance, z. B. wire connected. The drains of the second and fourth are similar Transistors 18 and 20 connected together and crossed with the grids of the first and third Transistors 12 and 14 are connected by a negligible impedance connection.

Soweit bisher beschrieben, entspricht die bistabile Kippschaltung schematisch der Anordnung nach Fig. 19b der eingangs genannten USA.-Patentschrift 3 191 061. Der Unterschied liegt in der Wahl bzw. Bemessung der Transistoren. In Fig. 1 sind die Transistoren 12 und 14 im ersten Schaltungszweig so bemessen, daß bei gleicher Größe der Quellen-Gittervorspannung in der Flußrichtung ihre stromführenden Knäle hochohmiger sind als die der Transistoren 18 und 20. das heißt, der Widerstand des Kanals des Transistors 12 ist größer als der Widerstand des Kanals des Transistors 18, wenn die Gitter dieser Transistoren jeweils eine Spannung von -t- V Volt führen. Entsprechend ist der Widerstand des Kanals des Transistors 14 größer als der des Kanals des Transistors 20, wenn die Gitter dieser Transistoren Nullpotential (Massepotential) führen. Die Bedeutung dieses Merkmals wird im weiteren Verlauf noch ersichtlich werden.As far as described so far, the bistable multivibrator corresponds schematically to the arrangement according to FIG. 19b of the USA patent 3 191 061 mentioned at the beginning. The difference lies in the choice or dimensioning of the transistors. In Fig. 1, the transistors 12 and 14 in the first circuit branch are dimensioned so that, given the same magnitude of the source grid bias in the flow direction, their current-carrying channels are more highly resistive than those of the transistors 18 and 20, that is, the resistance of the channel of the transistor 12 is greater than the resistance of the channel of transistor 18 when the grids of these transistors each carry a voltage of -t- V volts. Correspondingly, the resistance of the channel of the transistor 14 is greater than that of the channel of the transistor 20 when the grids of these transistors carry zero potential (ground potential). The importance of this feature will become apparent later.

Der den Abflüssen der Transistoren 12 und 14 gemeinsame Verbindungspunkt 24 bildet den Eingangspunkt des Flip-Flop. Ein fünfter, p-leitender Transistor 26 und ein sechster η-leitender Transistor 28* sind mit ihren Kanälen parallel zwischen den Eingangspunkt 24 und eine gemeinsame Zifferneingangs-Leseleitung 30 geschaltet, die mit einer Zifferntreiber- und Leseschaltung 32 verbunden ist. Diese Schaltung ist vorzugsweise von der in der USA.-Patentschrift 3 275 996 (erteilt am 27. 9. 1966) beschriebenen Art. Die beiden Transistoren 26 und 28 arbeiten als komplementärsymmetrisches Übertragurigsgatter zum Einschreiben von neuer Information in die Speicherzelle. Diese Transistoren sind so bemessen, daß ihre Kanäle niederohmiger sind als die der Transistoren 12 und 14 im ersten Schaltungszweig und vorzugsweise im wesentlichen den gleichen Widerstand bei gleicher Gitter-Quellenvorspannung haben wie die Kanäle der Transistoren 18 und 20.The connection point 24 common to the drains of the transistors 12 and 14 forms the entry point of the flip-flop. A fifth, p-type transistor 26 and a sixth η-conducting transistor 28 * have their channels parallel between the input point 24 and a common digit input read line 30 connected, which is connected to a digit driver and reading circuit 32 is connected. This circuit is preferably of that disclosed in the United States patent 3,275,996 (issued on September 27, 1966). The two transistors 26 and 28 operate as complementary symmetrical ones Transfer gate for writing new information into the memory cell. These transistors are dimensioned in such a way that their channels have a lower resistance than those of the transistors 12 and 14 in the first circuit branch and preferably have essentially the same resistance for the same Grid well bias are like the channels of transistors 18 and 20.

Das Gitter des Transistors 26 ist mit einer Schreibsteuerleitung 38 verbunden, die sämtlichen Speicherzellen des gleichen Wortes in einem wortorganisierten Speicher gemeinsam ist. Ebenso ist die gemeinsame Ziffern-Leseleitung sämtlichen Bits gleichen Stellenwertes in den verschiedenen Wörtern gemeinsam. Die Schreibsteuerleitung 38 ist außerdem mit den Gittern eines Komplementärinverters mit zwei Transistoren 40 und 42 verbunden, deren gemeinsamer Ausgang an das Gitter des Transistors 28 angeschlossen ist.The grid of transistor 26 is connected to a write control line 38, all of the memory cells of the same word is common in a word-organized memory. Likewise is the common Digit reading line for all bits of the same place value in the various words. The write control line 38 is also connected to the grids of a complementary inverter of two Transistors 40 and 42 connected, the common output of which is connected to the grid of transistor 28 is.

Der durch einen den Abflüssen der Transistoren 18 und 20 gemeinsamen Punkt 22 gebildete Ausgang der Speicherzelle ist mit dem Gitter eines pleitenden Transistors 46 verbunden. Man kann stattdessen auch den Verbindungspunkt 24 als Zellenausgang nehmen. Der Transistor 46 ist mit seiner Quelle an den positiven Pol der Spannungsquelle 16 und mit seinem Abfluß an die Quelle eines weiteren p-leitenden Transistors 48 angeschlossen. Der Transistor 48 ist mit seinem Abfluß an die Ziffern-Leseleitung 30 und mit seinem Gitter an eine Lesesteuerleitung 52 angeschlossen, die von einer Signalquelle 56 angesteuert wird und den Auslesegattern sämtlicher Zellen des gleichen Wortes im Speicher gemeinsam ist. Fig. 2 veranschaulicht eine Methode, mit der sich Transistoren mit stromführenden Kanälen unterschiedlichen Widerstands erhalten lassen. Fig. 2a isl ein Schnitt entlang der Linien2«-2<z in Fig. 2b und zeigt ein η-leitendes Halbleitersubstrat mit eindilTundierter erster p+-Zone 60 und zweiter p⁺-Zone 62. Diese beiden Zonen bilden die Quelle bzw. den Abfluß. Eine Schicht 64 aus Isoliermaterial, z. B. Siliciumdioxyd, überlagert die Quelle und den Abfluß sowie den Körper 58. Über einem Teil der Quelle und des Abflusses sowie über dem dazwischen befindlichen Kanal befindet sich eine metallische Gitterelektrode 66 in Kontakt mit der Oberseite der Isolierschicht 64. Der Kanal 68 wird durch den zwischen der Quelle 60 und dem Abfluß 62 sowie unmittelbar unter der Isolierschicht 64 befindlichen Teil des Substrats 58 gebildet.The output of the memory cell, formed by a point 22 common to the drains of transistors 18 and 20, is connected to the grid of a p-conducting transistor 46. Instead, connection point 24 can also be used as the cell output. The transistor 46 has its source connected to the positive pole of the voltage source 16 and its drain to the source of a further p-conducting transistor 48. The transistor 48 has its drain connected to the digit read line 30 and its grid connected to a read control line 52 which is controlled by a signal source 56 and which is common to the readout gates of all cells of the same word in the memory. Fig. 2 illustrates a method by which transistors with current-carrying channels of different resistance can be obtained. 2a is a section along the lines 2 «-2 <z in FIG. 2b and shows an η-conductive semiconductor substrate with a first p + -zone 60 and a second p ⁺ -zone 62 diluted in. These two zones form the source and the drain, respectively . A layer 64 of insulating material, e.g. G. Silicon dioxide, overlays the source and drain and body 58. Over a portion of the source and drain and over the channel therebetween is a metal grid electrode 66 in contact with the top of the insulating layer 64. The channel 68 is through the between the source 60 and the drain 62 as well as part of the substrate 58 located immediately below the insulating layer 64.

Fig. 2b zeigt den Transistor im Grundriß. Wie man sieht, ist die Gitterelektrode 66 etwas'breiter'als die Quellenzone 60 und die Abflußzone 62. Der Hauptteil des Kanals wird durch den unterhalb des Gitters und zwischen Quelle 60 und Abfluß 62 befindlichen Teil gebildet, obwohl eine gewisse Überschneidung oder Überlappung möglich ist. Der Widerstand (Impedanz) des Kanals bei einer gegebenen Quellcn-Abflußspannung ist eine umgekehrte Funk-Fig. 2b shows the transistor in plan. As can be seen, the grid electrode 66 is somewhat "wider" than the source zone 60 and the drainage zone 62. The main part of the channel is through the below the Lattice and part located between source 60 and drain 62 formed, although some overlap or overlap is possible. The resistance (impedance) of the channel at a given Source-discharge voltage is an inverse func-

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tion der Breite des Kanals, gemessen in Richtung teilt, so daß der Eingangspunkt 24 nicht die Spansenkrecht zur Kanalrichtung, d. h. von oben nach nung von +V Volt erhält. Ferner ist längere Zeit unten in Fig. 2b. erforderlich, um die Kapazität auf die Einschalt-Das Bauelement in Fig. 2c ist dem nach Fig. 2b Schwellenspannung des Transistors 18 im zweiten ähnlich, mit Ausnahme der Tatsache, daß die Brei- 5 Schaltungszweig aufzuladen. Aus diesem Grunde werten von Quelle 60' und Abfluß 62>kleiner sind als den die Transistoren 12 und 14 so bemessen, daß in Fig. 2b. Ebenso hat die Gitte&tektrode 66' eine ihre Widerstände verhältnismäßig groß gegenüber den geringere Breite als das Gitter 66 in Fig.2b. Folglich Widerständen der Eingangstransistoren 26 und 28 ist die Breite des Kanals zwischen Quelle und Abfluß sind. Tn diesem Fall erscheint zwischen dem Punkt in Fig. 2c kleiner als in Fig. 2b, so daß der Wider- *° 24 und Masse eine erheblich größere Spannung und stand des Bauelements nach Fig. 2c größer ist. Ein ^die Kapazität zwischen diesen Punkten wird sehr viel daraus sich ergebender Vorteil ist, daß das höher- rascher aufgeladen.tion of the width of the channel, measured in the direction divides, so that the input point 24 does not receive the span perpendicular to the channel direction, ie from the top to voltage of + V volts. Furthermore, a longer time is at the bottom of FIG. 2b. The component in Fig. 2c is similar to that of Fig. 2b, threshold voltage of transistor 18 in the second, with the exception of the fact that the circuit branch is charged. For this reason values of source 60 'and drain 62> are smaller than the transistors 12 and 14 are dimensioned so that in Fig. 2b. Likewise, the grid electrode 66 'has its resistances relatively large compared to the smaller width than the grid 66 in FIG. 2b. Consequently, resistances of input transistors 26 and 28 are the width of the channel between source and drain. In this case, between the point in FIG. 2c appears smaller than in FIG. 2b, so that the resistance 24 and ground have a considerably greater voltage and the component according to FIG. 2c is greater. One of ^the advantages of the capacity between these points is that it charges more quickly.

ohmige Bauelement in einer integrierten Anordnung ^Die Transistoren 18 und 20 sind so bemessen, daß weniger Platz beansprucht, was bei einer Anordnung ^der Widerstand ihrer Kanäle viel kleiner als der mit einer Vielzahl von Bauelementen von großer Be- 15 Kanalwiderstand der Transistoren 12 und 14 ist. Dadeutung ist. Entsprechende p-leitende Bauelemente ^durch kann, sobald die Schaltschwelle dieser Tranmit verhältnismäßig hohem bzw. niedrigem Wider- sistoren 12 und 14 überschritten ist, die verteilte Kastand werden in ähnlicher Weise hergestellt, wobei pazität (angedeutet in Fig. 1 durch den Kondensator in diesem Fall das Substrat 58 p-leitend "ist und die 19) zwischen dem Punkt 22 und Masse schnell auf-Quellen- und Abflußgebiete 60 bzw. 62 n+-leitend 20 geladen und entladen werden. Da es die Spansind nung am Punkt 22 ist, die zu den Gittern der Tran-Resistive component in an integrated arrangement. ^The transistors 18 and 20 are dimensioned so that less space is required, which in an arrangement ^the resistance of their channels is much smaller than that with a large number of components of high loading. Interpretation is. Corresponding p-conducting components ^through ch can, as soon as the switching threshold of this tranmit relatively high or low resistors 12 and 14 is exceeded, the distributed box are produced in a similar way, with capacitance (indicated in FIG. 1 by the capacitor in this If the substrate 58 is "p-type" and 19) between point 22 and ground, source and drainage regions 60 and 62, respectively, are rapidly n + -conducting 20 charged and discharged. Since it is the voltage at point 22 that to the grids of the

Iri der Anordnung nach Fig. 1 werden die relativ sistoren 12 und 14 gelangt, wird durch die Verwen-In the arrangement according to FIG. 1, the relative sistors 12 and 14 are reached, the use of

höherohmigen Kanäle der Transistoren 12 und 14 ^d"ng niederohmiger Transistoren 18 und 20 die Re-,higher-resistance channels of transistors 12 and 14 ^d "ng low-resistance transistors 18 and 20 the Re-,

dadurch erhalten, daß man diese Kanäle (wie in generationsperiode stark verkürzt, so daß sich eine'·obtained by shortening these channels (as in the generation period, so that a '·

Fig. 2c) mit erheblich geringerer Breite ausbildet *5 viel größere Einschreibgeschwindigkeit ergibt. Es istFig. 2c) forms with a considerably smaller width * 5 results in a much higher writing speed. It is

als die Kanäle der Transistoren 18, 20, 26 und 28. ^diese unsymmetrische Flip-Flop-Anordnung, d. h. diethan the channels of transistors 18, 20, 26 and 28. ^This unbalanced flip-flop arrangement, ie the

Auf diese Weise werden nicht nur die Kanalwider- Unsymmetrie der Kanalwiderstände in den beidenIn this way, not only does the channel resistance unbalance become the channel resistances in the two

stände der Transistoren 12 und 14 relativ zu den Schaltungszweigen des Flip-Flops, die in Verbindungstands of the transistors 12 and 14 relative to the circuit branches of the flip-flop that are connected

Kanalwiderständen der Transistoren 18, 20, 25 und ^{mit de}" verhältnismäßig niederohmigen Kanälen derChannel resistances of the transistors 18, 20, 25 and ^{with the} relatively low-resistance channels of the

26 (aus noch ersichtlich werdenden Gründen) kon- 30 Übertragungsgattertransistoren 26 und 28 eine hohe26 (for reasons that will become apparent) con 30 transmission gate transistors 26 and 28 a high

trolliert, sondern wird auch die von der bistabilen Emschreibgeschwmdigkeit ermöglicht.trolled, but is also made possible by the bistable writing speed.

Schaltung eingenommene Substratfläche auf ein Mi- ^Zum Auslesen von Information aus der Zelle wirdCircuit occupied substrate area on a microfiber. ^To read information from the cell is

nimum reduziert ^die Schreibsteuerleitung 38 auf + V Volt gehalten, sonimum reduces ^the write control line 38 kept at + V volts so

Es soll jetzt die Arbeitsweise der Schaltung nach ^{daß die} Transistoren 26 und 28 gesperrt werden. Die Fig. 1 betrachtet werden. Normalerweise wird die 35 Spannung m der Lesesteuerleitung 52 wird von + F ■ Schreibsteuerleitung 38 durch eine Steuersignalquelle Y⁰'^{1 3}J¹J Nullpotential herabgesetzt, so daß der Tran-54 auf +. V Volt gehalten, in welchem Falle der Über- ^slstor f⁸ .^im Lesegirtter ,_{n den} leitenden Zustand getragungsga^rtran⁸sistor26 im gesperrten Zustand ge- «£ ΐ™^£^Χ spannt bleibt Durch die Spannung von +V Volt an J_{n den} ^^j _{Zustand geS}p_annt, _und es den Gittern der Invertertransistoren 40 und 42 wer- 40 _{fließt em Strom vo}/_{der Spann s} ^s £_{lle 16 über die} den der Transistor 40 m den gesperrten und der Tran- _{Leitungsstrecken dieser} Transistoren zur Leseschalsistor 42 in den leitenden Zustand gespannt, wodurch _{tung 32 Die Schaltung 32 ist so} ausgebildet, daß die das Gitter des Transistors 28 unter Sperren dieses Ziffer-Leseleitung 30 durch diese Schaltung nieder-Transistors auf Nullpotential gehalten wird. Unter i_mpedant abgeschlossen und zu diesem Zeitpunkt auf diesen Voraussetzungen kann keine Information in 45 Nullpotential gehalten wird. Der Stromfluß durch die die Speicherzelle 10 eingeschrieben werden. Wenn Transistoren 46 und 48 wird folglich durch die Schal-Information in die Zelle eingeschrieben werden soll, tung 32 wahrgenommen, um den Zustand der Speischaltet die Steuersignalquelle 54 in einen Zustand, cherzelle zu ermitteln. Wenn andererseits während des bei dem sie die Schreibsteuerleitung 38 mit Null- Lesevorgangs der Transistor 18 gesperrt und der potential beschickt. Dadurch wird der Transistor 26 5<> Transistor 20 leitend ist, bleibt der Transistor 46 im direkt und der Transistor 28 über den Komplemen- nichtleitenden Zustand, und es fließt kein Strom in tärinverter in den leitenden Zustand gespannt. der Ziffer-Leseleitung 30. Die Schaltung 32 sprichtIt is now the mode of operation of the circuit according to ^{which the} transistors 26 and 28 are blocked. The Fig. 1 can be considered. Normally the 35 voltage m of the read control line 52 is lowered from + F ■ write control line 38 by a control signal source Y ⁰ ' ^{1 3} J ¹ J zero potential, so that the Tran-54 to +. V volts held, in which case the ^overstorage f ⁸ . ⁱⁿ Lesegirtter, _{n conduction} getragungsga ^ rtran ⁸ sistor26 overall in the locked state "£ ^ £ ^ ΐ ™ Χ remains clamped by the voltage of + V volts is applied to _the J _n ^^ j _{state ges} p _annt, _and the bars of the inverter transistors 40 and 42 are 40 _{em current flows from} / _the ^{voltage s} £ _{lle 16 via which} the transistor 40 m the blocked and the Tran _line sections of these transistors to the reading switch 42 in the conductive state, whereby _{device 32 the circuit 32 is designed so} that the gate of the transistor 28 by blocking this digit reading line 30 is held by this circuit low transistor at zero potential. Under i _mp edant completed and at this point in time on these prerequisites no information can be kept in zero potential. The current flow through which the memory cell 10 is written. When transistors 46 and 48 are consequently to be written into the cell by means of the switching information, device 32 is perceived in order to determine the state of the switching of the control signal source 54 to a state of switching cell. If, on the other hand, the transistor 18 is blocked and the potential is loaded during the during which the write control line 38 is switched off with a zero read operation. As a result, the transistor 26 5 <> transistor 20 is conductive, the transistor 46 remains in the direct and the transistor 28 via the complementary non-conductive state, and no current flows in the tärinverter charged into the conductive state. the digit read line 30. Circuit 32 speaks

Es sei angenommen, daß die Spannung in der ge- auf diesen fehlenden Stromfluß an und gibt eine Anmeinsamen Ziffern-Leseleitung 30 zu diesem Zeit- zeige des Zustands der Speicherzelle. Dieser Ablesepunkt + V Volt beträgt und daß der Punkt 24 der 55 Vorgang ist zerstörungsfrei oder nichtlöschend, da die Speicherzelle unmittelbar vor dem Einsetzen der Lei- Übertragungsgattertransistoren 26 und 28 zu dieser tung der Transistoren 26 und 28 sich auf Nullpoten- Zeit blockiert sind und folglich der Lesevorgang den tial befindet. Es ist die Aufgabe der Übertragungs- Zustand der Speicherzelle nicht verändert, gattertransistoren 26 und 28, die verteilte Schaltungs- Die vorteilhaften Eigenschaften der beschriebenen kapazität, angedeutet in Fig. 1 durch den Konden- 60 Speicherzelle bestehen also erstens in einer-hohen satorl5, zwischen dem Punkt 24 und Masse auf+ V Schaltgeschwindigkeit auf Grund des Übertragungs-Volt aufzuladen. Wenn die Widerstände der Tran- gatter-Ansteuerschemas und der unsymmetrischen sistoren 26 und 28 in ihrer Größe denen der Tran- bistabilen Schaltungsanordnung sowie zweitens in sistoren 12 und 14 vergleichbar sind, wird, wie man einem geringen Leistungsverbrauch im passiven (stasieht, die Eingangsspannung + V annähernd zu glei- 65 tionären) Zustand wegen der komplementären Symchen Teilen auf die Ziffernleitung einerseits und den metrie der bistabilen Schaltung. Ein weiterer Vorteil Eingangspunkt 24 andererseits sowie auf den Ein- ist der verringerte Platzbedarf für die Zelle und die gangspunkt 24 einerseits und Masse andererseits ver- dazugehörigen Gatter, da kein Transistor im Über-It is assumed that the voltage in the corresponding to this lack of current flow and gives a common digit read line 30 at this time to show the state of the memory cell. This reading point is + V volts and that the point 24 of the process is non-destructive or non-erasable, since the memory cell is blocked at zero potential time immediately before the onset of the transmission gate transistors 26 and 28 for this direction of the transistors 26 and 28 and consequently the reading process is the tial. It is the task of the transfer state of the memory cell not changed, gate transistors 26 and 28, the distributed circuit The advantageous properties of the capacitance described, indicated in FIG the point 24 and ground to + V switching speed due to the transfer volt charge. If the resistances of the trans-gate drive schemes and the asymmetrical transistors 26 and 28 are comparable in size to those of the trans-bistable circuit arrangement and, secondly, in transistors 12 and 14, it becomes possible to achieve a low power consumption in the passive (i.e., the input voltage + V approximately the same) state because of the complementary symmetry parts on the digit line on the one hand and the metry of the bistable circuit. Another advantage of the input point 24 on the other hand, as well as the input, is the reduced space requirement for the cell and the output point 24 on the one hand and ground on the other hand for the associated gates, since there is no transistor in the junction.

kreuzkopplungsnetzwerk der bistabilen Schaltung benötigt wird und da die hochohmigen Transistoren 12 und 14 weniger Platz beanspruchen als ein niederohmiger Transistor.Cross-coupling network of the bistable circuit is required and since the high-resistance transistors 12 and 14 take up less space than a low-resistance transistor.

Die Anordnung nach Fig. 3 bedient sich der gleichen bistabilen Kippschaltung sowie des gleichen Auslesegatters. Der Unterschied gegenüber der Anordnung nach Fig. 1 liegt in der Einsclfreibschaltung, indem nur ein einziger p-leitender Transistor 26 mit seiner Leitungsstrecke zwischen den Eingangspunkt 24 und die Ziffer-Eingangsleitung 30 geschaltet ist, während der andere Transistor 28 und die Komplementärinvertertransistoren 40 und 42 weggelassen sind. Wie in Fig. 1 haben die Transistoren 26, 18 und 20 niederohmigere Kanäle als jeder der Transistoren 12 und 14.The arrangement of Fig. 3 makes use of the same bistable flip-flop and the same readout gate. The difference compared to the arrangement according to Fig. 1 is in the Einklfreibkreis, in that only a single p-type transistor 26 with its line route is connected between the input point 24 and the digit input line 30, while the other transistor 28 and complementary inverter transistors 40 and 42 are omitted are. As in Fig. 1, the transistors 26, 18 and 20 have lower resistance channels than each of the transistors 12 and 14.

Ein Merkmal eines einzigen Übertragungsgattertransistors, z. B. des Transistors 26, besteht darin, daß der Transistor als Quellenfolger arbeitet, wenn die Spannung am Punkt 24 auf Nullpotential und die Spannung in der Ziffern-Leseleitung 30 auf + V Volt ist. Wenn der Schreibimpuls zum Transistor 26 gelangt, steigt die Spannung am Punkt 24 gegen + V Volt an. Sie kann jedoch diesen Wert niemals erreichen, da der Transistor abschaltet (gesperrt wird), wenn die Spannungsdifferenz zwischen dem Punkt 24 und dem Gitter des Transistors 26 kleiner als der Leitungsschwellwert ist. Diesem Zustand wird dadurch abgeholfen, daß das Gitter des Transistors 26 statt (wie in der Schaltung nach Fig. 1) zwischen +FVoIt und Nullpotential zwischen +V und — V Volt gesteuert wird. Im übrigen ist die Arbeitsweise die gleiche wie bei der Schaltung nach Fig. 1, und es ergeben sich dieselben Vorteile auf Grund der Unsymmetrie der bistabilen Schaltung.A feature of a single transmission gate transistor, e.g. B. the transistor 26, is that the transistor operates as a source follower when the voltage at point 24 is at zero potential and the voltage in the digit read line 30 is at + V volts. When the write pulse reaches transistor 26, the voltage at point 24 rises towards + V volts. However, it can never reach this value, since the transistor switches off (is blocked) when the voltage difference between the point 24 and the grid of the transistor 26 is less than the conduction threshold value. This condition is remedied in that the grid of the transistor 26 rather than (as in the circuit of Fig. 1) between + and FVoIt zero potential between V + and - is controlled V volts. Otherwise, the mode of operation is the same as in the circuit according to FIG. 1, and the same advantages result due to the asymmetry of the bistable circuit.

Die Anordnung nach Fig. 4 entspricht allgemein der nach Fig. 3, mit Ausnahme der Tatsache, daß sämtliche Transistoren den gleichen Leitungstyp, beispielsweise den p-Typ haben. Die Transistoren 80 und 82 arbeiten als aktive Lastelemente für die Transistoren 12 und 18, zu welchem Zweck ihre Gitter mit einem Punkt festen Potentials, und zwar den Abflüssen dieser Transistoren verbunden sind. Ferner sind die Quellen der Transistoren 80 und 82 geerdet und die Quellen der Transistoren 12 und 18 an den positiven Pol der Vorspannquelle 16 angeschlossen.The arrangement of FIG. 4 corresponds generally to that of FIG. 3, with the exception of the fact that all transistors have the same conductivity type, for example p-type. The transistors 80 and 82 act as active load elements for transistors 12 and 18, for whatever purpose their grids are connected to a point of fixed potential, namely the drains of these transistors. Further the sources of transistors 80 and 82 are grounded and the sources of transistors 12 and 18 are grounded positive pole of the bias source 16 connected.

Wie bei den beiden anderen Schaltungen sind die Transistoren 12 und 80 so bemessen, daß ihre Kanäle hochohmiger sind als die der Transistoren 18, 82 und 26. Die Schaltung nach Fig. 4 arbeitet nicht ganz so schnell wie die komplementärsymmetrische Speicherzelle, da die Gitterspannungen der Transistoren 80 und 82 stets auf dem gleichen Wert gehalten werden. Dagegen hat diese Anordnung den Vorteil, daß Transistoren nur eines Leitungstyps benötigt werden, so daß sich die Schaltung leichter in integrierter Form herstellen läßt.As with the other two circuits, transistors 12 and 80 are sized so that their channels have a higher resistance than those of transistors 18, 82 and 26. The circuit according to FIG. 4 does not work quite as fast as the complementary symmetrical memory cell, since the grid voltages of the transistors 80 and 82 are always kept at the same value. In contrast, this arrangement has the Advantage that transistors of only one conductivity type are required, so that the circuit is easier to use can be produced in an integrated form.

Die Ausdrücke »vernachlässigbarer Widerstand« (bzw. »vernachlässigbare Impedanz«) und »Verbindung mit vernachlässigbarem Widerstand« bezeichnen im vorliegenden Falle die Art und Weise, in der die beiden Transistoren eines Zweiges der bistabilen Schaltung untereinander sowie über Kreuz mit den Transistoren des anderen Schaltungszweiges verbunden sind. In den verschiedenen Schaltbildern sind diese Verbindungen als Drähte dargestellt, und bekanntlich hat ein kurzer Draht einen sehr kleinen Widerstand, praktisch gleich Null. In der Praxis kann es jedoch vorkommen, daß die Verbindung einen gewissen zufälligen Widerstand aufweist. Dies kann beispielsweise bei einer Schaltung der Fall sein, die in monolithischer Form nach der integrierten Schaltungstechnik aufgebaut ist. Häufig können dabei in der Praxis sogenannte Überkreuzungen von Verbindungsleitungen nicht vermieden werden. In diesem Falle führt man manchmal eine der Verbindungsleitungen durch einen Tunnel im Halbleitermaterial oderThe terms "negligible resistance" (or "negligible impedance") and "connection with negligible resistance «denotes in the present case the manner in which the two transistors of a branch of the bistable circuit with each other and cross with the Transistors of the other circuit branch are connected. In the various circuit diagrams are these connections are represented as wires, and as is well known, a short wire has a very small one Resistance, practically zero. In practice, however, it can happen that the connection has a certain exhibits random resistance. This can be the case, for example, with a circuit that is built in monolithic form according to the integrated circuit technology. Often in in practice, so-called crossovers of connecting lines cannot be avoided. In this Sometimes one of the connecting lines is led through a tunnel in the semiconductor material or

ίο durch eine »Bohrung«. Mitunter kann die Verbindung sogar einen kleinen Abschnitt aus Halbleitermaterial enthalten. In allen diesen Fällen kann ein gewisser »zufälliger« Widerstand auftreten. Die Ausdrücke »vernachlässigbarer Widerstand« und »Verbindung mit vernachlässigbarem Widerstand« sind daher hier allgemein zu verstehen und schließen solche zufälligen Widerstände ein.ίο through a »hole«. Sometimes the connection can even contain a small section of semiconductor material. In all of these cases a a certain "accidental" resistance may appear. The terms "negligible resistance" and "connection with negligible resistance «are therefore to be understood here generally and inferred such random resistances.

Claims

Claims: 20

1. Bistable multivibrator with four semiconductor components, each with an input electrode and an output electrode and control electrode and a current-carrying channel between the input and output electrodes, the output electrodes of the first and third components via connections with negligible resistance connected to each other and crossed with the control electrode of the second component and the output electrodes of the second and fourth components via connections to negligible resistance among each other as well as crosswise with the control electrode of the first Component are connected, characterized in that the same size of the Bias in the flow direction the resistances of the channels of the first (12) and the third (14) components are greater than the resistances of the channels of the second (18) and fourth (20) Component, and that to one of the output electrodes of the first and the third component common point (24) an input device (26, 28) is connected.

2. Circuit arrangement according to claim 1, wherein the four components are grid-insulated field effect transistors which are arranged on a common substrate and in which the channel resistance of the channel width is reversed is proportional, characterized in that the width of the channels of the first and the third transistor is considerably smaller than the width of the channels of the second and fourth Transistor.

3. Circuit arrangement according to claim 1, wherein the input device is an input terminal and at least one with its channel between the input terminal and one of the output electrodes of the first and the third component common point connected fifth semiconductor component contains, characterized in that the resistance of the channel of the fifth component with the same size of the bias in the flow direction is smaller than. the resistances of the channels of the first and the third component.

4. Circuit arrangement according to Claim 2 and 3, in which the fifth component also has a lattice arranged on the common substrate

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isolated field effect transistor is characterized in that the width of the channels of the first and the third transistor is considerably smaller than the width of the channels of the second, fourth and fifth transistor.

5. Circuit arrangement according to circuit 3

or 4, characterized in that the resistance of the channel of both the second and of the fourth transistor with the same size of the source grid voltage in the flow direction im is essentially the same as the channel resistance of the fifth transistor.

1 sheet of drawings