DE1499174C

DE1499174C - Dividing device for digital computers

Info

Publication number: DE1499174C
Authority: DE
Inventors: James Edward St Paul Minn. Thornton (V.St.A.)
Original assignee: Control Data Corp
Current assignee: Control Data Corp
Publication date: 1971-01-07

Description

1 21 2

Die Erfindung betrifft eine parallel im reinen Weiterbildungen der Erfindung sind in den Unter-Binärcode arbeitende Dividiervorrichtuni» für Digital- ansprüchen gekennzeichnet.The invention relates to a parallel in the pure further developments of the invention are in the sub-binary code working dividing device »marked for digital demands.

rechner, mit einem Registersatz zur Speicherung von Durch die Zusammenfassung des ersten und zwei-computer, with a set of registers for storing By combining the first and two

Vielfachen des Divisors, mit einem ersten Register ten Registers sowie die jeweilige Einspeisung vonMultiples of the divisor, with a first register th register and the respective feed of

zum Speichern des Dividenden, mit einer der Anzahl 5 Quotientenbits in die niedrigsten Stellen des erstento store the dividend, with one of the number 5 quotient bits in the lowest digits of the first

der Divisorvielfachen entsprechenden Anzahl von Registers bei gleichzeitiger schrittweiser Vcrschie-number of registers corresponding to the divisor multiple with simultaneous step-by-step differentiation

Subtrahiercrn und mit elektronischen Schaltern zur bung des Dividenden bzw. Subdividenden in das an-Subtracters and with electronic switches to exercise the dividend or sub-dividend in the other

Weilergabe jedes der Divisorvielfachen an die züge- schließende zweite Register läßt sich die gesamteBy passing each of the divisor multiples to the second register that closes the move, the entire

ordneten Subtrahierer sowie mit den Subtrahierern erforderliche Stellenzahl der beiden Register gegen-arranged subtractor as well as the number of digits required with the subtractors of the two registers

nachgeordneten Vorzeichenabfrageschaltimgen. io über einer Dividiervorrichtung mit zwei getrenntensubordinate sign query switching. io over a dividing device with two separate

Derartige Vorrichtungen sind z. B. bekannt aus Registern wesentlich verringern, was dem ange-Such devices are, for. B. known from registers significantly reduce what

IRE-Transactions on Electronic Computers, Juni strebten einfachen Aufbau sowie dem schnellerenIRE Transactions on Electronic Computers, June aimed for a simple structure as well as a faster one

1961, S. 169 bis 174. Arbeiten zugute kommt.1961, pp. 169-174. Work benefits.

Bei den bekannten Dividiervorrichtungen der er- Ein Ausführungsbeispiel der Erfindung ist nachwähnten Art wird das für jeden Teildivisionsvorgang 15 stehend an Hand der Zeichnung näher erläutert, ermittelte richtige Divisorvielfache von dem gesamten welche ein Ausführungsbeispiel mit drei Subtra-Dividenden subtrahiert, und es sind sowohl für den hierern entsprechend dem Divisor sowie dessen dop-Dividenden als auch für den Quotienten je ein be- peltem und dreifachem Wert in Blockschaltbilddarsonderes Register vorgesehen. stellung zeigt.In the known dividing devices of the An embodiment of the invention is mentioned Art this is explained in more detail for each partial division process 15 on the basis of the drawing, found correct divisor multiples of the total which an embodiment with three subtra-dividends subtracted, and there are correspondingly for this one the divisor as well as its dop dividends as well as a coated and triple value for the quotient in the block diagram Register provided. position shows.

Zweck der vorliegenden Erfindung ist die Schaf- 20 Mit der höchsten Stelle eines ersten Registers Q The purpose of the present invention is the sheep with the highest digit of a first register Q.

fung einer demgegenüber vereinfachten und schneller zur Speicherung eines Dividenden ist die niedrigsteIn contrast, a simplified and faster way to store a dividend is the lowest

arbeitenden Dividiervorrichtung. Erreicht wird dies Stelle eines zweiten Registers A verbunden. Mittelsworking dividing device. This is achieved by connecting a second A register. Means

durch folgende Schaltungseinzelheiten: einer (nicht veranschaulichten) Verschiebeeinrichtungby the following circuit details: a displacement device (not shown)

a) mit der höchsten Stelle des ersten Registers zur ^t *<* ^a _n ^{m Anfa}»ß eines jeden Arbeitszyklus der Speicherung des Dividenden ist die niedrigste ²⁵ Inhalt der Reg.sterkombination ß, ^ um zwei Schritte Stelle eines zweiten Registers verbunden; " "^{ach lmks}, verschieben, was einer Multiplikation mita) with the highest point of the first register to ^ t * <* ^a _n ^{m Anfa} »ß of each working cycle of the storage of the dividend is the lowest content of ²⁵ Reg.sterkombination ß ^ connected by two steps instead of a second register; "" ^{oh lmks} , move what a multiplication with

4 entspricht, wenn fur die in der Registerkombi-4 corresponds if for the

b) an die unter a) bezeichnete Registerkombination _natj_on Q_t α enthaltenen Ziffern der 8-4-2-1-Code zuist eine Verschiebeeinrichtung angeschaltet, die ■ gmnde gclect wird.b digits of 8-4-2-1-code contained in the designated under a) register combination _nat _on j Q _t α) zuist a displacement device turned on, the ■ gmnde is gclect.

am Anfang eines jeden Arbeitszyklus den Inhalt ₃₀ Dem Register A ist eine Gruppe von drei Subtra-at the beginning of each work cycle the content ₃₀ The register A is a group of three subtracts

dieser Registerkombination jeweils um η Schritte hierern 100, 102, 104 über ein taktgesteuertes UND-this register combination by η steps here 100, 102, 104 via a clock-controlled AND

(/2 > 2) nach links zu verschieben, also eine Glied 26 nachgeschaltet, welche bei jedem Zyklus(/ 2> 2) to move to the left, so a link 26 connected downstream, which at each cycle

Multiplikation mit 2" auszuführen gestattet; _nacn entsprechender Verschiebung eines jeweiligenMultiplication by 2 "allowed; _{after a} corresponding shift of a respective

c) es sind in der Verbindung zwischen dem zweiten Zifrerninhaltes An des Registers A um zwei Stellen Register mit jedem der Subtrahierer elektro- 35 eine Zahl AAn eingespeichert erhalten. Ein Divisornische Schalter vorhanden, durch die ausschließ- Registersatz bestehend aus Registern 110, 112, 114 lieh der Inhalt des zweiten Registers parallel für einen Divisor χ bzw. dessen doppelten oder dreijedem der Subtrahierer zuführbar ist und bei ^fachen Wert 2* bzw. 3x sind über zugeordnete taktdcren Ansteuerung in Verbindung mit der An- gesteuerte UND-Glieder 20, 22, 24 mit je einem steuerung der dem Registersatz zugeordneten 4° zweiten zugeordneten Eingang der Subtrahierer 100, elektronischen Schalter in den Subtrahierern 102, 104 verbunden. Der Subtrahierer 100 bildet Subtraktionen ausgeführt werden; demgemäß die Differenz 4An - x; der Subtrahiererc) in the connection between the second digit content An of the register A, registers of two places with each of the subtractors electrical, a number AAn are received. A Divisornische switches, through which set of registers exclusively consisting of registers 110, 112, 114, the contents of the second register lent parallel for a divisor χ or its double or three each of the subtractor is fed and at ^{times the} value 2 * or 3x are associated clocked control in connection with the controlled AND elements 20, 22, 24 each with a control of the 4 ° second assigned input of the subtracters 100 assigned to the register set, electronic switches in the subtractors 102, 104 connected. The subtracter 100 forms subtractions to be performed; accordingly the difference 4An - x; the subtracter

..... _{o L} , . , 102 die Differenz Λ An - Ix; der Subtrahierer 104..... _{o L,.} , 102 the difference Λ An - Ix; the subtracter 104

d) an die Ausgange der den Subtrahierern nach- _{dje Diffcrenz} _4An _ _3jC-. _{Je e}in Ausgang jedes geordneten Vorzeichenabfrageschaltungen ist ein ₄₅ Subtrahiere« 100, 102, 104 ist mit einer zugeord-Codeumsetzer mit einer der Anzahl von Vor- _neten Vorzeichenabfrageschaltung 28, 36, 44 verbunzeichenabfrageschaltungen entsprechenden An- _{den>
welche jeweils bejm} Vorliegen eines positiven zahl von Eingangen und einer der Anzahl von Vorzeichens des von dem zugeordneten Subtrahierer Ausgangen, die fur die binare Darstellung der gebildeten Resultates ein Binärzeichen 0, beim Vor-Anzahl der Eingänge ausreicht, angeschlossen, _5o „ _{eines negativen} Vorzeichens ein Binärzeichen 1 der die Anzahl der eine positive oder Nulldine- crzeueend) to the outputs of the subtractors _{according to the difference} _4An _ _3jC- . _{In each} output of each ordered sign _{interrogation circuit there is a 45} subtracter 100, 102, 104 is with an associated code converter with one of the number of _{preceding sign interrogation circuits} 28, 36, 44 connection corresponding to the sign interrogation circuits, _{which in each case} if a positive number is present of inputs and one of the number of signs of the outputs of the assigned subtracter, which for the binary representation of the formed results a binary sign 0, sufficient for the number of inputs, _5o "of _{a negative} sign a binary sign 1 that the number of one positive or zero dines

renz anzeigenden yorzeichenabfrageschaltungen _{An den Ausgiingen der} Vorzeichenabfrageschal-sign interrogation circuits _{at the outputs of the} sign interrogation circuit

iir binarer Darstellung ausdruckt und die Binar- , _{28 36 44} ,£ _{t jn Rdhe mjt je einem} iir binary representation and the binary, _{28 36 44} , £ _{t jn rdhe with one each}

Stellungen als partielle Quot.entenbits in die un- _{ordneten NICHT}-Glied 30, 38, 46 ein taktgesteuertesPositions as partial quotation bits in the _{disordered NOT} element 30, 38, 46 a clock-controlled

tcrsten Wertstellen des ersten Registers eingibt; _{55 UND}-Glied 32, 40, 48. Die Ausgänge der UND-enters the first value digits of the first register; _{55 AND} element 32, 40, 48. The outputs of the AND

e) zwischen dem zweiten Register und jedem Glieder 40,48 sind unmittelbar, der Ausgang des Subtrahierer ist jeweils eine aus einem UND- UND-Gliedes 32 über ein weiteres UND-Glied 34 mit Glied bestellende Übertragungseinrichtung vor- untersten Wertstellen Q 1, Ql des Registers Q verhanden, wobei jedes UND-Glied zwei weitere bunden. An einem Steuereingang des UND-Gliedes Steuereiiigäiige aufweist, jeder der Steuerein- 6° 34 liegt ein NICHT-Glied 42, das cingangsseitig mit gänge mit einer zugeordneten sowie einer be- dem Ausgang des NICHT-Gliedes 38 verbunden ist. nachbarten nicht zugeordneten Vorzeichenab- Die Bauelemente 30, 38, 46, 42, 34, 32, 40, 48 bilden frageschaltung verbunden ist und diese Über- zusammen einen Codeumsetzer, welcher in Verbintragungseiiirichtungen von den Vorzeichen- dung mit den Vorzeichenabfrageschaltungen 28,36, abfragesclialtungen derart gesteuert werden, daß 65 44 in der nachfolgenden erläuterten Weise arbeitet,
jeweils der Inhalt des Subtrahierers mit der Liefern alle drei Subtrahierer 100, 102, 104 Resulkleinsten noch nicht negativen Differenz den täte mit positivem Vorzeichen (wobei eines der Inhalt des /weiten Registers ersetzt. Resultate auch gleich 0 sein kann), so geben die Vor-e) between the second register and each member 40,48 are directly, the output of the subtracter is in each case one of an AND-AND member 32 via a further AND member 34 with member ordering transmission device upstream of the lowest value points Q 1, Ql des Register Q , with each AND element tying two more. At a control input of the AND element, each of the control inputs has a NOT element 42, which is connected on the input side to an assigned output and to an output of the NOT element 38. The components 30, 38, 46, 42, 34, 32, 40, 48 form an interrogation circuit and this is connected via a code converter, which interrogates the sign interrogation with the sign interrogation circuits 28, 36 be controlled so that 65 44 operates in the manner explained below,
each the content of the subtractor with the delivery of all three subtractors 100, 102, 104 result, the smallest not yet negative difference would have a positive sign (one of which replaces the content of the / wide register. Results can also be 0), then the default

3 43 4

zeichenabfrageschaltungen 28, 36, 44 jeweils ein bzw. 44 verbunden- ist, während der andere Steuer-Binärzeichen O an die NICHT-Glieder 30, 38, 46 ab, eingang bei den beiden dem einfachen sowie dem so daß diese letzteren wiederum ein Binärzeichen 1 doppelten Wert des Divisors χ zugeordneten UND-an die UND-Glieder 32, 40, 48 abgeben. Zusätzlich Gliedern 50, 52 unmittelbar mit dem Ausgang der wird jedoch vom Ausgang des NICHT-Gliedes 38 5 dem doppelten bzw. dreifachen Wert des Divisors ein Binärzeichen 1 an den Eingang des NICHT- zugeordneten Vorzeichenabfrageschaltung 36 bzw. 44 Gliedes 42 abgegeben, das, wiederum ein Binär- und bei dem UND-Glied 54, das dem dreifachen zeichen 0 an den Steuereingang des UND-Gliedes 34 Wert des Divisors χ zugeordnet ist, mit dem Ausgang liefert und dieses sperrt. Es wird daher seitens der des dem doppelten Wert des Divisors zugeordneten UND-Glieder 40, 48 je ein Binärzeichen 1 an den io NICHT-Gliedes 38 verbunden sind.
Speicher Q entsprechend einem partiellen Quotienten- ' Eine notwendige Voraussetzung für das Anbitll abgegeben, was einer Dezimalziffer 3 ent- sprechen irgendeines der UND-Glieder 50, 52, 54 bespricht. Dies besagt nichts anderes, als daß der in steht darin, daß das Resultat irgendeines der Subtraden Subtrahierern jeweils enthaltene Dividend bzw. hierer 100, 102, 104 ein positives Vorzeichen auf-Subdividend AAn groß genug ist, um bei hoch posi- 15 weist und daß infolgedessen das NICHT-Glied 30 tivem Resultat das Dreifache des Divisors χ abziehen bzw. 38 bzw. 46 dieses Subtrahierers ein Binärzu können, so daß sich bei diesem Teildivisionsvor- zeichen 1 an das zugeordnete UND-Glied 50 bzw. 52 gang eine Quotientenstelle 3 ergibt. bzw. 54 abgibt. Liegen in den Subtrahierern nurcharacter interrogation circuits 28, 36, 44 each one or 44 is connected, while the other control binary character O to the NOT elements 30, 38, 46, input for both the simple and the so that the latter in turn a binary character 1 double the value of the divisor χ assigned AND to the AND gates 32, 40, 48. In addition, members 50, 52 directly with the output, however, from the output of the NOT member 38 5 double or triple the value of the divisor, a binary character 1 is output to the input of the NOT assigned sign interrogation circuit 36 or 44 member 42, which, in turn a binary and in the AND element 54, which is assigned to the triple character 0 at the control input of the AND element 34, the value of the divisor χ , supplies with the output and blocks it. Therefore, on the part of the AND elements 40, 48 assigned to twice the value of the divisor, a binary character 1 is connected to the io NOT element 38.
Memory Q corresponding to a partial quotient- 'A necessary prerequisite for the Anbitll given, which corresponds to a decimal digit 3 of any of the AND gates 50, 52, 54 discusses. This means nothing else than that the in stands in the fact that the result of any of the subtrades subtractors respectively contained dividend or here 100, 102, 104 a positive sign on-subdividend AAn is large enough to point at high positive and that As a result, the NOT element 30 tive result can be subtracted three times the divisor χ or 38 or 46 of this subtracter can be a binary, so that with this partial division sign 1 at the associated AND element 50 or 52, a quotient position 3 results . or 54 delivers. Lies in the subtractors only

Weisen indessen lediglich die Resultate der Sub- negative Resultate vor, so werden diese nicht in dasHowever, if only the results of the sub- show negative results, these are not included in the

trahierer 100, 102 ein positives Vorzeichen auf (oder 20 Register/i als Subdividend übertragen,tractors 100, 102 have a positive sign on (or 20 registers / i transferred as a subdividend,

ist das Resultat des Subtrahierers 102 gleich 0), wäh- Wie sich im übrigen aus der Zeichnung ergibt,the result of the subtracter 102 is equal to 0), as can be seen from the drawing,

rend das Resultat des Subtrahierers 104 ein nega- wird beim Vorliegen positiver Resultate in mehrerenThe result of the subtracter 104 becomes negative when there are positive results in several

tives Vorzeichen aufweist, so erfolgt eine Sperrung der Subtrahierer 100, 102, 104 lediglich dasjenige derHas tive sign, the only blocking of the subtractors 100, 102, 104 is that of the

des UND-Gliedes 48, während das UND-Glied-34 UND-Glieder 50, 52, 54 geöffnet, dem der Subtra-of the AND gate 48, while the AND gate 34 AND gates 50, 52, 54 open, the subtract

ebenfalls gesperrt bleibt. Es wird, daher lediglich ein 25 hierer mit dem kleinsten positiven Resultat zuge-also remains blocked. It is, therefore, only one 25 here with the smallest positive result.

partielles Quotientenbit 10 entsprechend einer Dezi- ordnet ist. Dieses kleinste positive Resultat wirdpartial quotient bit 10 is distributed according to a decimal. This smallest positive result will

malziffer 2 in das Quotientenregister Q übertragen. danach als Subdividend in das Register A übertragentimes digit 2 is transferred to the quotient register Q. then transferred to register A as a sub-dividend

Weisen die Resultate der Subtrahierer 102, 104 und durch erneute Stellenverschiebung um zwei Ein-Assign the results of the subtractors 102, 104 and by shifting the digits again by two

beide ein negatives Vorzeichen auf und ist lediglich heiten einer Multiplikation mit dem Faktor 4 unter-both have a negative sign and are only subject to a multiplication by a factor of 4.

das Resultat des Subtrahierers 100 positiv (oder hat 3° worfen, wobei dieser Subdividend wieder in diethe result of the subtracter 100 is positive (or has thrown 3 °, this subdividend being returned to the

dieses Resultat den Wert 0), so werden die UND- Subtrahierer 100, 102,104 im nächsten ArbeitszyklusIf this result has the value 0), the AND subtractors 100, 102, 104 will be in the next operating cycle

Glieder 40, 48 beide gesperrt, nachdem an beiden eingespeist wird.Links 40, 48 both blocked after feeding is carried out on both.

NICHT-Gliedern 38 ein Binärzeichen 0 erscheint. Da Liefern beispielsweise die Subtrahierer 100, 102 jedoch der Ausgang des NICHT-Gliedes 38 mit dem ein positives und der Subtrahierer 104 ein negatives Eingang des NICHT-Gliedes 42 verbunden ist, 35 Resultat, so ist das von dem Subtrahierer 102 geerscheint an dem Ausgang des letzteren das Binär- lieferte Resultat notwendigerweise kleiner als das zeichen 1, so daß das UND-Glied 34 geöffnet wird von dem Subtrahierer 100 gelieferte. Da in diesem und ein partielles Quotientenbit 1 entsprechend einer Fall die Vorzeichenabfrageschaltung 36, mit welcher Dezimalziffer 1 an das Register Q abgibt. der eine Steuereingang des UND-Gliedes 50 verbun-NOT elements 38 a binary character 0 appears. However, since the subtracters 100, 102, for example, supply the output of the NOT element 38 to which a positive input and the subtracter 104 is connected to a negative input of the NOT element 42, 35 result, this is what appears from the subtracter 102 at the output of the the latter, the binary result delivered necessarily smaller than the character 1, so that the AND gate 34 is opened by the subtracter 100 delivered. Since in this case and a partial quotient bit 1, the sign interrogation circuit 36 outputs the decimal digit 1 to the register Q according to one case. the one control input of the AND gate 50 is connected

Weisen schließlich die Resultate aller drei Subtra- 4° den ist, ein Binärzeichen 0 abgibt, ist das UND-Glied hierer 100, 102, 104 ein negatives Vorzeichen auf, 50 aus diesem Grund bereits gesperrt. Da ferner das so erfolgt keine Abgabe einer Binärzahl an das NICHT-Glied 46 wegen des negativen Resultates des Register Q, und es wird danach in der Register- Subtrahierers 104 ein Binärzeichen 0 an den einen kombination Q, A eine neue Verschiebung um Steuereingang des UND-Gliedes 54 abgibt, ist dieses 2 Stellen entsprechend einer Multiplikation mit 4 45 aus diesem Grund bereits ebenfalls gesperrt. Hindurchgeführt. Danach wird in die Subtrahierer ein gegen liegt an beiden Steuereingängen des UND-neuer Subdividend eingespeist, welcher größer als das Gliedes 52 jeweils das Binärzeichen. 1, weil bei dem Vierfache des vorangehend enthaltenen Subdividen- angenommenen Beispiel sowohl die Vorzeichenden ist. Mit diesem nunmehr größeren Subdividend abfrageschaltung 44 als auch das NICHT-Glied 38 werden erneut Probesubtraktionen mit dem Divisor 50 jeweils das Binärzeichen 1 abgeben. In analoger bzw. dessen doppeltem oder dreifachem Wert durch- Weise ergeben sich die Verhältnisse für eine andere geführt. Sind hierbei die Resultate aller Subtrahierer Reihenfolge der Vorzeichen der Resultate der wiederum negativ, so wird wiederum keine Binärzahl Subtrahierer 100,102,104. Finally, if the results of all three subtracts show a binary sign 0, the AND element here 100, 102, 104 has a negative sign, and 50 is already blocked for this reason. Since there is also no output of a binary number to the NOT element 46 because of the negative result of the register Q, and then in the register subtractor 104 a binary character 0 is added to the one combination Q, A, a new shift by the control input of the AND - Member 54 outputs, this 2 digits corresponding to a multiplication by 4 45 is already blocked for this reason. Passed through. Thereafter, an opposite is fed into the subtracters at both control inputs of the AND-new subdividend, which is greater than the element 52 in each case the binary character. 1, because in the case of four times the subdivide contained above - the assumed example is both the sign. With this now larger subdividend interrogation circuit 44 as well as the NOT element 38, sample subtractions with the divisor 50 are again each outputting the binary symbol 1. In an analogous way, or its double or triple value, the ratios for another result. If the results of all the subtractors are negative in the order of the signs of the results, then again there is no binary number subtracter 100,102,104.

in das Register Q eingespeist und es erfolgt eine Im Betrieb werden zuerst der Divisor χ in dasis fed into register Q and a During operation, the divisor χ is first entered into the

erneute Stellenverschiebung um zwei Einheiten usw., 55 Register 110 und dessen doppelter bzw. dreifacherAnother position shift by two units, etc., 55 register 110 and its double or triple

bis endlich der in den Subtrahierern 100, 102, 104 Wert in die Register 112 bzw. 114 eingespeist. Vonuntil finally the value in subtractors 100, 102, 104 is fed into registers 112 and 114, respectively. from

enthaltene Subdividend groß genug ist, daß zumin- einem Speicher wird ferner der gewünschte DividendThe subdividend contained therein is large enough that at least one memory is also the desired dividend

dest einer der Subtrahierer ein positives Resultat in das Register Q unter Steuerung durch das UND-at least one of the subtractors a positive result in the register Q under control of the AND

liefert. Glied 16 eingespeist, und zwar dergestalt, daß dassupplies. Member 16 fed, in such a way that the

Je ein zweiter Ausgang der Subtrahierer 100, 102, 60 Bit des Dividenden mit dem höchsten StellenwertA second output each of the subtractors 100, 102, 60 bits of the dividend with the highest priority

104 ist mit je einer aus einem UND-Glied 50, 52, 54 die höchste Stelle des Q-Registers einnimmt. Der104 is the highest position of the Q register with one each from an AND element 50, 52, 54. the

bestehenden Übertragungseinrichtung verbunden, wo- Stellenwert der Register Q, A soll bei dem Ausfüh-existing transmission facility, where the value of the registers Q, A should be

bei diese UND-Glieder ausgangsseitig in einem Punkt rungsbeispiel von rechts nach links zunehmen.at these AND gates increase from right to left on the output side in a point approximation example.

56 miteinander verbunden sind. Jedes UND-Glied 50, Nunmehr erfolgt eine erste Verschiebung des56 are connected to each other. Each AND element 50, now a first shift of the

52, 54 weist zwei weitere Steuereingänge auf, von 65 Dividenden um zwei Stellen nach links, wobei die52, 54 has two further control inputs, of 65 dividends two places to the left, with the

denen der eine Steuereingang jeweils mit dem Aus- beiden höchsten Stellen des Dividenden in die beidenthose of the one tax input each with the two highest digits of the dividend in the two

gang des NICHT-Gliedes 30 bzw. 38 bzw. 46 der niedrigsten Stellen des Registers A gelangen. Mittransition of the NOT element 30 or 38 or 46 of the lowest digits of the register A. With

zugehörigen Vorzeichenabfrageschaltung 28 bzw. 36 dieser nunmehr in dem Register A befindlichenassociated sign interrogation circuit 28 or 36 of these now located in register A.

Binärzahl wird der erste Arbeitszyklus der Vorrichtung durchgeführt, an dessen Ende ein bei diesem Arbeitszyklus erhaltener Rest in das Register A eingespeist wird. Danach erfolgt eine Stellenverschiebung dieses Restes zusammen mit dem in dem Register Q enthaltenen Teil des ursprünglichen Dividenden um zwei Stellen nach links, was einer Multiplikation des Restes mit dem Faktor 4 und einer zuzüglichen Addition der dritt- und vierthöchsten Stelle des ursprünglichen Dividenden entspricht. Mit diesem neuen Subdividenden wird in der Vorrichtung ein neuer Arbeitszyklus durchgeführt, usw. Am Ende jedes Arbeitszyklus wird ein hierbei erhaltener Teilquotient in die jeweils untersten Wertstellen Ql, Q2 des Registers Q eingespeist, nachdem zu Beginn des betrelTenden Arbeitszyklus die bisher an diesen Stellen des Registers Q befindlichen Quotientenbils zusammen mit dem Dividenden um zwei Stellen nach links verschoben wurden. Hs können so viele Arbeitszyklen durchgeführt werden, bis entsprechend der Stellenzahl des Registers Q eine ausreichende Stellenzahl des Quotienten ermittelt wurde. Hierbei erfolgt, wie ersichtlich, eine optimale Raumausnützung der beiden Register Q, A. Binary number, the first operating cycle of the device is carried out, at the end of which a remainder obtained in this operating cycle is fed into register A. This remainder is then shifted by two digits to the left together with the part of the original dividend contained in register Q , which corresponds to a multiplication of the remainder by a factor of 4 and an additional addition of the third and fourth highest digits of the original dividend. With this new sub-dividend, a new work cycle is carried out in the device, etc. At the end of each work cycle, a partial quotient obtained in this way is fed into the respective lowest value places Ql, Q 2 of the register Q , after at the beginning of the work cycle in question, the previously at these points of the Register Q located quotient bil together with the dividends have been shifted two places to the left. Hs can be carried out as many work cycles until a sufficient number of digits of the quotient has been determined according to the number of digits in the register Q. As can be seen, the two registers Q, A.

Claims

Patent claims:

1. Dividing device for digital computers working in parallel in pure binary code, with a Register set for storing multiples of the divisor, with a first register for storing of the dividend, with a number of subtractors corresponding to the number of divisor multiples and with electronic switches for passing each of the divisor multiples to the assigned subtractor as well as sign query circuits downstream of the subtractors, characterized by the following circuit details:

a) the lowest digit of a second register [A) is connected to the highest digit of the first register (Q) for storing the dividend;

b) A shifting device is connected to the register combination referred to under a), which shifts the content of this register combination (A, Q) to the left by η steps (n> 2) at the beginning of each work cycle, i.e. executing a multiplication by 2 "permitted;

c) there are electronic switches (26) in the connection between the second register (A) and each of the subtractors (1 (M), 102, 104) through which only the content of the second register (A) is parallel to each of the subtractors can be supplied and when it is activated in conjunction with the activation of the electronic switches (20, 22, 24) assigned to the register set (110, 112, 114), subtractions are carried out in the subtractors;

d) Subtract to the outputs of the! (100, 102, 104) downstream sign interrogation circuit (28, 36, 44) is a code converter (30, 38, 46, 42, 34, 32, 40, 48) with a number of inputs and one corresponding to the number of pre / calibration interrogation circuits Number of outputs, which is sufficient for the binary representation of the number of inputs, connected, which expresses the number of sign query circuits indicating a positive or zero difference in binary representation and enters this binary representation as partial quotient bils in the lowest value places (Ql, Q2) of the first register ;

e) between the second register (A) and each subtractor there is a transmission device consisting of an AND element (50, 52, 54), each AND element having two control inputs, each of the control inputs with an associated one and not an adjacent one associated sign interrogation circuit is connected and these transmission devices are controlled by the sign interrogation circuits (28, 36, 44) in such a way that the content of the subtractor (100, 102, 104) with the smallest not yet negative difference replaces the content of the second register.

2. Apparatus according to claim 1, characterized in that the shifting device for shifting the content of the register combinations (A, Q) is designed in each case by two steps corresponding to a multiplication by 4. and three dividend storage registers (HO, 112, 114) and associated subtractors (100, 102, 104) and sign interrogation circuits (28, 36, 44) are provided for storing or processing the divisor along with its double and triple value.

3. Apparatus according to claim 2, characterized in that the code converter (30, 38, 46, 42, 34, 32, 40, 48) in each case a clocked AND element connected downstream of each sign interrogation circuit (32, 40, 48) and also a series connection of a NOT element (42) and a AND gate (34) comprises, in which the input of the NOT gate (42) at the output the sign interrogation circuit (36) assigned to twice the value of the divisor and a The second input of the AND element (34) is at the output of that AND element (32) which which corresponds to the sign interrogation circuit assigned to three times the value of the divisor.

4. Device according to one of claims 2, 3, characterized in that each sign interrogation circuit (28, 36, 46), when a negative sign is present, is designed to output a binary character corresponding to the value 1 is and between each sign interrogation circuit and the downstream one taktgcsteuertcn AND element (32, 40, 48) an associated NOT-Gücd (30, 38, 46) is provided is.

5. Device according to one of claims 2 to 4, characterized in that of the two Stcucre inputs of each of the transmission means forming AND gates (50, 52, 54) of the a control input each with the output of the NOT element (30, 38, 46) of the associated Sign Abfiageschaltung and the other

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Control input for the two assigned to the single and double value of the divisor AND gates (50, 52) directly to the output of the double or triple Value of the sign query associated with the divisor (36 or 44) and for the AND element (54), which is three times the value of the divisor is assigned, with the output of the NOT element assigned to twice the value of the divisor (38) is connected.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings